WO2016084202A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

　レーザートリミングにより切断したヒューズ素子が、導電性のある残留物などによりリークすることを防ぐ。そのための手段として、エピタキシャル基板の主面上の溝内の素子分離領域上にヒューズ素子を形成する場合において、素子分離領域とヒューズ素子との間に、熱伝導率が高く、比較的密着性が低い絶縁膜を形成する。レーザートリミングを行ってヒューズ素子を切断する際には、ヒューズ素子の一部と、ヒューズ素子の当該一部の下の絶縁膜とを除去する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置の製造方法および半導体装置に関し、ヒューズを有する半導体装置の製造に利用できるものである。
　半導体装置の製造プロセスにおいて、回路のパターンの一部をレーザー光によって切断することで、回路特性の調整または不良となった回路の排除を行うレーザートリミングが知られている。レーザートリミングは、半導体ウエハ上のヒューズ素子にレーザー光線を照射することにより実行される。すなわち、ポリシリコン配線または金属配線により形成された複数のヒューズ素子のうち、所定のヒューズにレーザー光線を照射し、そのヒューズ素子を溶断することでレーザートリミングを行う。
　特許文献１（特開２００４－１１１６８０号公報）には、切断対象である薄膜抵抗の上に導電性膜を形成することで、レーザー光による薄膜抵抗の切れやすさを向上させることが記載されている。
特開２００４－１１１６８０号公報
　ヒューズ素子上の層間膜の膜厚のばらつき、レーザートリミング装置の性能のばらつきなどに起因して、ヒューズ素子にレーザー照射をしても照射部のヒューズ素子が完全に除去されない場合がある。この場合、導電性のある残留物がヒューズ素子の下の素子分離膜の表面に付着し、当該残留物がヒューズ素子の切断部を跨ぐことでリーク経路となり、切断したヒューズ素子が導通する。このような残留物が残ることは半導体装置の良品率の低下の原因となるため、ヒューズ素子をレーザートリミングする際、導電性のある残留物を確実に除去する必要がある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　一実施の形態である半導体装置は、素子分離領域上にヒューズ素子を形成する場合において、素子分離領域とヒューズ素子との間に、熱伝導率が高く、比較的密着性が低い絶縁膜を形成するものである。
　また、他の実施の形態である半導体装置の製造方法は、素子分離領域上にヒューズ素子を形成する場合において、素子分離領域とヒューズ素子との間に、熱伝導率が高く、比較的密着性が低い絶縁膜を形成するものである。
　一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、レーザートリミングを行ったヒューズ素子のリークを防ぐことができる。
実施の形態１である半導体装置の平面図である。 実施の形態１である半導体装置の断面図である。 実施の形態１である半導体装置の平面図である。 実施の形態１である半導体装置の断面図である。 実施の形態１である半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 実施の形態２である半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 実施の形態２である半導体装置の平面図である。 実施の形態２である半導体装置の断面図である。 実施の形態２である半導体装置の変形例の断面図である。 実施の形態２である半導体装置の変形例の断面図である。 比較例である半導体装置の断面図である。 比較例である半導体装置の断面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、符号「－」および「＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ－」、「Ｎ＋」の順に不純物濃度が高くなる。ただし、不純物濃度に関係なく、各半導体層の導電型をＮ型またはＰ型と呼ぶ場合もある。つまり、「Ｎ－」、「Ｎ」、「Ｎ＋」などの各種の濃度を有する半導体層をＮ型層と総称し、また、「Ｐ－」、「Ｐ」、「Ｐ＋」などの各種の濃度を有する半導体層をＰ型層と総称する場合がある。例えば、Ｐ＋型層のことをＰ型層と呼ぶ場合がある。
　＜半導体装置の構造について＞
　本実施の形態のヒューズ素子は、１つの半導体チップ内において回路のパターンの一部を構成するものであり、半導体装置の製造プロセスにおいて、回路特性の調整または不良となった回路の排除などを行う必要がある場合に、レーザー光によって切断されるものである。ただし、ヒューズ素子は半導体装置の製造工程において必ず切断されるものではない。例えば、当該ヒューズ素子が接続された回路が所望の特性で動作する場合には切断されない。
　回路特性の調整とは、例えば、所定の回路に対して複数のバイポーラトランジスタが並列に接続されている場合において、各バイポーラトランジスタのベースとエミッタとの間に接続されたヒューズを切断させることで、特定のバイポーラトランジスタを選択的にオンさせ、これにより、当該回路に流す電流の大きさを調整することなどを指す。
　本実施の形態の半導体装置の構造について、図１～図４を用いて説明する。図１および図３は、本実施の形態の半導体装置の平面図である。図２および図４は、本実施の形態の半導体装置の断面図であり、図２の左側には図１のＡ－Ａ線における断面図を示している。図４は図３のＢ－Ｂ線における断面図である。図１および図２は、レーザー光を照射していない場合における図であり、図３および図４は、レーザー光を照射して切断されたヒューズ素子を含む図である。
　図１には、本実施の形態の半導体装置を構成するヒューズ素子ＦＥを複数示している。なお、図１では半導体基板上に形成された素子分離領域（第１絶縁膜）ＲＬと、その上に形成された複数のヒューズ素子ＦＥのみを示しており、ヒューズ素子ＦＥと素子分離領域ＲＬとの間に形成された熱伝導用の絶縁膜ＴＣ（図２参照）、並びに、ヒューズ素子ＦＥと素子分離領域ＲＬとの上の層間絶縁膜、配線、コンタクトプラグ、ビア、およびカバー絶縁膜などの図示は省略している。
　図１に示すように、各ヒューズ素子ＦＥは、半導体基板として用いられるエピタキシャル基板（図示しない）の主面に沿うＸ方向に沿って延在している。ヒューズ素子ＦＥは長手方向（Ｘ方向）の両方の端部において、半導体基板（図示しない）の主面に沿うＹ方向において幅が広いコンタクト部を有している。Ｙ方向は、Ｘ方向に対して直交している。なお、以下ではエピタキシャル基板の主面に沿う方向を、単に横方向と呼ぶ場合がある。コンタクト部は、ヒューズ素子ＦＥの端部の上面にコンタクトプラグを接続するための部分である。ヒューズ素子ＦＥは、Ｘ方向において並ぶ一対のコンタクト部同士の間を結ぶ、幅の小さい延在部を有する素子であり、ヒューズ素子ＦＥを切断する際には、当該延在部にレーザー光を照射する。
　当該延在部、つまり、レーザー照射により切断させる部分のヒューズ素子ＦＥのＹ方向の幅は、例えば０．３～３μｍである。また、Ｘ方向において並ぶコンタクト部同士を繋ぐ当該延在部のＸ方向における長さは、例えば１～５０μｍである。また、Ｙ方向において隣り合う２つのヒューズ素子ＦＥ同士のそれぞれの延在部同士の間の距離は、例えば０．５～５０μｍである。なお、本実施の形態では、延在部よりも幅が広いコンタクト部を形成する場合について説明したが、コンタクト部はコンタクトプラグを接続することができる幅を有していればよく、必ずしも延在部よりも幅が広くなければいけないわけではない。
　図２では、図の左側にヒューズ素子ＦＥの断面図を示し、図の右側に、ヒューズ素子ＦＥと同一の半導体チップに形成されたバイポーラトランジスタＴＲの断面図を示している。つまり、図の左側にはヒューズ領域１Ａを示し、図の右側にはトランジスタ領域１Ｂを示している。
　図２に示すように、本実施の形態の半導体装置は半導体基板ＳＢと、半導体基板ＳＢ上に形成され、半導体基板の一部として用いられるエピタキシャル基板ＥＰとを有している。エピタキシャル基板は半導体基板上にエピタキシャル成長法により形成された半導体層である。エピタキシャル基板ＥＰは、Ｎ型の不純物（例えばＰ（リン））が導入されたＮ－型のＳｉ（シリコン）膜であり、比較的低い不純物濃度を有している。
　まず、ヒューズ領域１Ａの構造について以下に説明する。
　ヒューズ領域１Ａにおいて、エピタキシャル基板ＥＰの上面には溝が形成されている。なお、ヒューズ領域１Ａの断面図において、当該溝の側壁は示していない。つまり、ヒューズ領域１Ａにおいて、エピタキシャル基板ＥＰの上面の高さは、トランジスタ領域１Ｂの活性領域におけるエピタキシャル基板ＥＰの上面の高さよりも低くなっている。ヒューズ領域１Ａのエピタキシャル基板ＥＰの上面に形成された当該溝内には、素子分離領域ＲＬが形成されている。
　素子分離領域ＲＬは、例えばＬＯＣＯＳ（Local Oxidization of Silicon）構造またはＳＴＩ（Shallow Trench Isolation）構造を有している。素子分離領域ＲＬは、例えば主に酸化シリコン膜からなる。素子分離領域ＲＬの上面は、トランジスタ領域１Ｂの活性領域におけるエピタキシャル基板ＥＰの上面の高さとほぼ同等の高さか、またはエピタキシャル基板ＥＰの当該上面の高さよりも少し高い位置において平坦な面を有する。
　素子分離領域ＲＬ上には、絶縁膜ＴＣ（第２絶縁膜）と、絶縁膜ＴＣ上に形成されたヒューズ素子ＦＥとからなる積層パターンが形成されている。絶縁膜ＴＣの下面は素子分離領域ＲＬの上面に接しており、ヒューズ素子ＦＥの下面は絶縁膜ＴＣに接している。絶縁膜ＴＣは、平面視において、図１に示すヒューズ素子ＦＥと同様のパターンを有している。絶縁膜ＩＦ４の膜厚は例えば５０～４０００Åである。ここでは、絶縁膜ＩＦ４を１５００Åの膜厚で形成する。ヒューズ素子ＦＥの膜厚は、例えば２５００Åである。
　絶縁膜ＴＣは、例えばＳｉＮ（窒化シリコン）膜またはＳｉＣ（炭化シリコン）膜からなる。これらの窒化シリコン膜または炭化シリコン膜からなる絶縁膜ＴＣは、素子分離領域ＲＬを構成するＳｉＯ（酸化シリコン）膜に比べて熱伝導率が高い膜である。具体的には、酸化シリコンの熱伝導率は１．３８（Ｗ／ｍ・Ｋ）であり、窒化シリコンの熱伝導率は２０～２８（Ｗ／ｍ・Ｋ）であり、炭化シリコンの熱伝導率は１５０～１７０（Ｗ／ｍ・Ｋ）である。
　また、これらの窒化シリコン膜または炭化シリコン膜からなる絶縁膜ＴＣは、比較的、下地の酸化シリコン膜に対する密着性が低い膜である。具体的には、酸化シリコン膜に対するポリシリコン膜の密着性よりも、酸化シリコン膜に対する絶縁膜ＩＦ４の方が密着性が低い。
　物質間の密着性は、密着する物質同士の熱膨張係数または線膨張率の差が大きいほど低いと考えられる。ここで、酸化シリコン（ＳｉＯ２）の熱膨張係数０．５１～０．５８（×１０－６／Ｋ）であるのに対して、シリコン（Ｓｉ）は、２．４（×１０－６／Ｋ）であり、窒化シリコン（ＳｉＮ）は、３～３．５（×１０－６／Ｋ）であり、炭化シリコン（ＳｉＣ）は、４～４．５（×１０－６／Ｋ）である。よって、Ｓｉ膜よりＳｉＮ膜またはＳｉＣ膜の方が、ＳｉＯ２膜の表面から剥がれやすい。
　本実施の形態の半導体装置の主な特徴は、ヒューズ素子ＦＥと素子分離領域ＲＬとの間に、熱伝導率が高く、下地に対して密着性の低い絶縁膜ＴＣを設けていることにある。
　ヒューズ素子ＦＥは、図では一層の膜として示しているが、例えばポリシリコン膜と、当該ポリシリコン膜上に積層された導電膜（図示しない）との積層構造により構成されている。当該導電膜は、例えばタングステンおよびシリコンを含むＷＳｉ膜またはコバルトシリコン（ＣｏＳｉ）膜からなる。ヒューズ素子ＦＥを構成するポリシリコン膜には高い濃度でＮ型の不純物（例えばＡｓ（ヒ素））が導入されている。つまり、当該ポリシリコン膜はＮ＋型の半導体膜である。また、ヒューズ素子ＦＥはポリシリコン膜のみにより構成されていてもよい。
　素子分離領域ＲＬ、絶縁膜ＴＣおよびヒューズ素子ＦＥの上には、素子分離領域ＲＬの上面と、絶縁膜ＴＣおよびヒューズ素子ＦＥからなる積層膜とを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１には複数のコンタクトホールが開口されており、各コンタクトホールの底部には、ヒューズ素子ＦＥの延在方向におけるヒューズ素子ＦＥの両側の端部の上面、つまりコンタクト部の上面の一部が露出している。
　複数のコンタクトホールのそれぞれの内部には、例えば主にタングステンからなるコンタクトプラグＣＰが埋め込まれている。各コンタクトプラグＣＰの上面と層間絶縁膜ＩＬ１の上面とは同じ高さにおいて平坦化されており、各コンタクトプラグＣＰの底面は、ヒューズ素子ＦＥの端部の上面に接続されている。つまり、ヒューズ素子ＦＥの長手方向の一方の端部であるコンタクト部にはコンタクトプラグＣＰが接続され、ヒューズ素子ＦＥのもう一方の端部であるコンタクト部には他のコンタクトプラグＣＰが接続されている。
　層間絶縁膜ＩＬ１およびコンタクトプラグＣＰの上には、例えば主にアルミニウムからなる配線Ｍ１のパターンが複数形成されている。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続されている。平面視において、配線Ｍ１は、ヒューズ素子ＦＥの長手方向における両方の端部の間の延在部と重なっていない。層間絶縁膜ＩＬ１および配線Ｍ１の上には、層間絶縁膜ＩＬ１の上面および配線Ｍ１を覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。
　層間絶縁膜ＩＬ２には複数のビアホールが開口されており、各ビアホールの底部には、配線Ｍ１の上面の一部が露出している。複数のビアホールのそれぞれの内部には、例えば主にタングステンからなるビアＶ１が埋め込まれている。各ビアＶ１の上面と層間絶縁膜ＩＬ２の一部の上面とは同じ高さにおいて平坦化されており、各ビアＶ１の底面は、配線Ｍ１の上面に接続されている。
　層間絶縁膜ＩＬ２およびビアＶ１の上には、例えば主にアルミニウムからなる配線Ｍ２のパターンが複数形成されている。配線Ｍ２の底面は、ビアＶ１の上面に接続されている。平面視において、配線Ｍ２は、ヒューズ素子ＦＥの長手方向における両方の端部の間の延在部と重なっていない。
　層間絶縁膜ＩＬ２の上面上および配線Ｍ２上には、カバー絶縁膜ＣＶ１、ＣＶ２が順に積層されている。カバー絶縁膜ＣＶ１は、例えば酸化シリコン膜からなり、カバー絶縁膜ＣＶ２は、例えばＳｉＯＮ（窒酸化シリコン）膜からなる。
　ここで、層間絶縁膜ＩＬ２、カバー絶縁膜ＣＶ１およびＣＶ２を含む積層膜の上面には、層間絶縁膜ＩＬ２の途中深さまで達する開口部ＯＰ１が形成されている。平面視において、開口部ＯＰ１は、ビアＶ１、配線Ｍ１、Ｍ２およびコンタクトプラグＣＰとは重なっていない。また、平面視において、開口部ＯＰ１は、コンタクトプラグＣＰが接続されたヒューズ素子ＦＥの端部とは重なっておらず、ヒューズ素子ＦＥの長手方向における中央部、つまり延在部と重なっている。なお、開口部ＯＰ１は層間絶縁膜ＩＬ２を貫通し、層間絶縁膜ＩＬ１の上面まで達していてもよい。
　開口部ＯＰ１の底面からヒューズ素子ＦＥの上面まで層間絶縁膜（第３絶縁膜）の距離は、例えば５００～８０００Åである。開口部ＯＰ１は、レーザートリミングを行う際に、レーザー光がヒューズ素子ＦＥに適当に照射されるように、障害となる層間絶縁膜ＩＬ２の一部とカバー絶縁膜ＣＶ１、ＣＶ２とを予め除去することで設けられた溝である。
　カバー絶縁膜ＣＶ２の上面は、ポリイミド膜からなるパッシベーション膜ＰＩにより覆われている。ただし、開口部ＯＰ１の直上と、開口部ＯＰ１の近傍にはパッシベーション膜ＰＩは形成されていない。
　次に、トランジスタ領域１Ｂの構造について以下に説明する。
　エピタキシャル基板ＥＰの上面には、複数の溝が形成されており、当該複数の溝のそれぞれの内側には素子分離領域ＲＬが埋め込まれている。隣り合う素子分離領域ＲＬにより挟まれた領域はアクティブ領域であり、アクティブ領域では、エピタキシャル基板ＥＰの上面が素子分離領域ＲＬに覆われていない。
　エピタキシャル基板ＥＰの下面には、アクティブ領域の直下において、Ｎ＋型の半導体層である埋込Ｎ＋型層ＣＮが形成されている。つまり、エピタキシャル基板ＥＰと半導体基板ＳＢとの界面に接するエピタキシャル基板ＥＰ内には、埋込Ｎ＋型層ＣＮが形成されている。エピタキシャル基板ＥＰ内には、埋込Ｎ＋型層ＣＮの端部から、エピタキシャル基板ＥＰの主面に亘って、Ｎ型の半導体層であるコンタクトＮ型層ＣＣＮが形成されている。つまり、コンタクトＮ型層ＣＣＮの一部はエピタキシャル基板ＥＰの主面に形成され、他の一部は埋込Ｎ＋型層ＣＮに接続されている。
　埋込Ｎ＋型層ＣＮには、Ｎ型の不純物（例えばＳｎ（アンチモン））が導入されており、コンタクトＮ型層ＣＣＮには、Ｎ型の不純物（例えばＰ（リン））が導入されている。埋込Ｎ＋型層ＣＮはバイポーラトランジスタＴＲのコレクタ層を構成する。
　アクティブ領域の横のエピタキシャル基板ＥＰの下面には、Ｐ＋型の半導体層である埋込Ｐ＋型層ＳＰが形成されている。埋込Ｐ＋型層ＳＰの直上のエピタキシャル基板ＥＰの主面の一部には、素子分離領域ＲＬに覆われていない領域が存在し、当該領域の上面から埋込Ｐ＋型層ＳＰに亘って、Ｐ型層ＰＬが形成されている。エピタキシャル基板ＥＰの主面近傍において、Ｐ型層ＰＬは、横方向において並ぶ素子分離領域ＲＬにより挟まれている。
　埋込Ｐ＋型層ＳＰおよびＰ型層ＰＬには、Ｐ型の不純物（例えばＢ（ホウ素））が導入されている。埋込Ｐ＋型層ＳＰおよびＰ型層ＰＬは、エピタキシャル基板ＥＰに複数並んで形成される半導体素子同士を分離するために設けられた素子分離層である。
　埋込Ｎ＋型層ＣＮの直上のエピタキシャル基板ＥＰの主面には、素子分離領域ＲＬよりも形成深さが浅いＰ－型層ＢＰおよびＰ＋型層ＧＰが並んで形成されている。Ｐ－型層ＢＰおよびＰ＋型層ＧＰは、エピタキシャル基板ＥＰの主面にＰ型の不純物（例えばＢ（ホウ素））を注入して形成したＰ型の半導体層であり、Ｐ－型層ＢＰよりもＰ＋型層ＧＰの方が不純物濃度が高い。Ｐ－型層ＢＰは、一対のＰ＋型層ＧＰに挟まれており、Ｐ－型層ＢＰと、当該一対のＰ＋型層ＧＰとは互いに接している。Ｐ－型層ＢＰおよびＰ＋型層ＧＰのそれぞれの形成深さはほぼ同一である。Ｐ－型層ＢＰはバイポーラトランジスタＴＲのベース層を構成する。Ｐ＋型層ＧＰは、ベース層であるＰ－型層ＢＰに電位を供給する接続層である。
　Ｐ－型層ＢＰの上面の一部には、Ｎ＋型層ＥＮが形成されている。Ｎ＋型層ＥＮは、Ｎ型の不純物（例えばＡｓ（ヒ素））が導入された半導体層であり、バイポーラトランジスタＴＲのエミッタ層を構成する。Ｎ＋型層ＥＮはＰ－型層ＢＰよりも形成深さが浅い。Ｎ＋型層ＥＮの横のエピタキシャル基板ＥＰの主面には、Ｐ－型層ＢＰの一部が形成されている。
　エピタキシャル基板ＥＰの主面の大部分は、絶縁膜ＩＦ３により覆われている。絶縁膜ＩＦ３は酸化シリコン膜からなる。絶縁膜ＩＦ３は、Ｐ型層ＰＬ、コンタクトＮ型層ＣＣＮおよびＮ＋型層ＥＮのそれぞれの直上で開口している。アクティブ領域において、Ｐ－型層ＢＰの直上にはエミッタ電極ＥＤが形成されている。エミッタ電極ＥＤはエミッタ層であるＮ＋型層ＥＮの上面に直接接しており、Ｎ＋型層ＥＮの横のＰ－型層ＢＰの直上には、絶縁膜ＩＦ３および絶縁膜ＩＦ４を順に介してエミッタ電極ＥＤの一部が形成されている。つまり、絶縁膜ＩＦ３上に絶縁膜ＩＦ４が形成され、絶縁膜ＩＦ４の上にエミッタ電極ＥＤの一部が形成されており、絶縁膜ＩＦ３およびＩＦ４には、Ｎ＋型層ＥＮの直上において開口部を有しており、当該開口部内にエミッタ電極ＥＤの他の一部が埋め込まれている。
　また、上記アクティブ領域の端部であって、平面視において埋込Ｎ＋型層ＣＮと重ならない領域では、絶縁膜ＩＦ３上に絶縁膜ＩＦ４を介して反転防止用プレートＦＰが形成されている。反転防止用プレートＦＰおよびエミッタ電極ＥＤのそれぞれは、ヒューズ素子ＦＥと同様に、Ｎ＋型のポリシリコン膜と、当該ポリシリコン膜上の金属含有膜との積層構造を有する。なお、図では当該積層構造を構成する膜同士の境界を示していない。また、ヒューズ素子ＦＥ、反転防止用プレートＦＰおよびエミッタ電極ＥＤのそれぞれは、ポリシリコン膜のみにより構成されていてもよい。
　絶縁膜ＩＦ４、絶縁膜ＩＦ３、反転防止用プレートＦＰおよびエミッタ電極ＥＤを覆うように、エピタキシャル基板ＥＰ上には層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には複数のコンタクトホールが開口されており、それぞれのコンタクトホール内には、コンタクトプラグＣＰが埋め込まれている。複数のコンタクトプラグＣＰのそれぞれは、絶縁膜ＩＦ３を貫通して、Ｐ型層ＰＬの上面、コンタクトＮ型層ＣＣＮの上面またはＰ＋型層ＧＰの上面に接続されている。また、他の複数のコンタクトプラグＣＰは、エミッタ電極ＥＤの上面または反転防止用プレートＦＰの上面に接続されている。
　層間絶縁膜ＩＬ１上には、複数の配線Ｍ１と、複数の配線Ｍ１を覆う層間絶縁膜ＩＬ２とが形成されている。複数の配線Ｍ１のそれぞれは、複数のコンタクトプラグＣＰのいずれかの上面に接続されている。層間絶縁膜ＩＬ２を貫通する複数のビアホールのそれぞれの内部には、配線Ｍ１の上面に接続されたビアＶ１が形成されている。層間絶縁膜ＩＬ２上には、ビアＶ１を介して配線Ｍ１に電気的に接続された配線Ｍ２と、層間絶縁膜ＩＬ２の上面および配線Ｍ２を覆うカバー絶縁膜ＣＶ１と、カバー絶縁膜ＣＶ１の上面を覆うカバー絶縁膜ＣＶ２とが形成されている。また、カバー絶縁膜ＣＶ２の上面は、パッシベーション膜ＰＩにより覆われている。
　トランジスタ領域１Ｂには、エミッタ層であるＮ＋型層ＥＮと、ベース層であるＰ－型層ＢＰと、コレクタ層である埋込Ｎ＋型層ＣＮとを有するＮＰＮ型のバイポーラトランジスタＴＲが形成されている。ヒューズ領域１Ａに形成されたヒューズ素子ＦＥの一方の端部は、コンタクトプラグＣＰ、配線Ｍ１、ビアＶ１および配線Ｍ２などを介して、バイポーラトランジスタＴＲのエミッタ電極ＥＤに接続されている。また、ヒューズ素子ＦＥのもう一方の端部は、コンタクトプラグＣＰ、配線Ｍ１、ビアＶ１および配線Ｍ２などを介して、バイポーラトランジスタＴＲのコレクタ層であるＰ－型層ＢＰに接続されている。
　ヒューズ素子ＦＥは、バイポーラトランジスタＴＲのエミッタとコレクタとの間に直列に接続されているため、ヒューズ素子ＦＥが導通している限り、バイポーラトランジスタＴＲのエミッタとコレクタとは同電位となるため、バイポーラトランジスタＴＲはオン状態にならない。つまり、半導体装置の製造工程において、ヒューズ素子ＦＥを切断するか否かを選択することで、バイポーラトランジスタＴＲを使用するか否かを選択することができる。ヒューズ素子ＦＥを切断すればバイポーラトランジスタＴＲのエミッタとコレクタとに異なる電位を印加することができるため、バイポーラトランジスタＴＲを回路においてスイッチング素子または増幅用の素子などとして使用することができる。
　ヒューズ素子ＦＥを切断する際には、図２のヒューズ領域１Ａに形成されたヒューズ素子ＦＥの中央部（延在部）に対し、上方からレーザー光を照射する。本願では、レーザー照射によりヒューズ素子ＦＥを切断することをレーザートリミングと呼ぶ。レーザートリミング工程では、層間絶縁膜ＩＬ１、ＩＬ２により覆われたヒューズ素子ＦＥの上方からレーザー照射を行うため、ヒューズ素子ＦＥの直上の層間絶縁膜ＩＬ１、ＩＬ２も除去される。以下では、図３および図４を用いて、レーザートリミングを行った場合の本実施の形態の半導体装置の構造について説明する。図４では、ヒューズ領域を拡大して示し、図を分かりやすくするため、層間絶縁膜ＩＬ２よりも上の膜などの図示を省略している。
　図３では、素子分離領域ＲＬ上に複数並ぶヒューズ素子ＦＥのうち、１つのヒューズ素子がレーザートリミングにより切断されている。レーザー照射により切断する部分は、Ｘ方向に延在するヒューズ素子ＦＥの長手方向における端部ではなく、延在部の中央部分である。レーザートリミングによりヒューズ素子ＦＥの一部は除去され、ヒューズ素子ＦＥの当該一部が除去された領域では、素子分離領域ＲＬの上面がヒューズ素子ＦＥおよび絶縁膜ＴＣから露出している。
　ここで、ヒューズ素子ＦＥの下に形成されている絶縁膜ＴＣも一部が除去されており、絶縁膜ＴＣの当該一部が除去された領域と、絶縁膜ＴＣが残っている領域との境界近傍において、絶縁膜ＴＣの端部がヒューズ素子ＦＥから露出している。つまり、平面視において、絶縁膜ＴＣの端部はヒューズ素子ＦＥに対して重なっておらず、ヒューズ素子ＦＥよりもレーザー照射部に近い領域で終端している。言い換えれば、レーザートリミングによる絶縁膜ＴＣの後退量は、レーザートリミングによるヒューズ素子ＦＥの後退量よりも小さい。
　図４に示すように、レーザートリミングを行った領域では、ヒューズ素子ＦＥのみでなく、ヒューズ素子ＦＥの下の絶縁膜ＴＣ、ヒューズ素子ＦＥの上の層間絶縁膜ＩＬ１およびＩＬ２のそれぞれの一部が除去され、これにより絶縁膜ＴＣ、ヒューズ素子ＦＥ、層間絶縁膜ＩＬ１およびＩＬ２を含む積層膜を貫通する開口部ＯＰ２が形成される。開口部ＯＰ２の底部には、素子分離領域ＲＬの上面が露出している。開口部ＯＰ２により、ヒューズ素子ＦＥは切断（分断）されている。
　開口部ＯＰ２内の側壁において露出する層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＴＣの側壁は、ヒューズ素子ＦＥに比べてテーパーがついている。レーザートリミングにより切断されたヒューズ素子ＦＥの断面、つまりヒューズ素子ＦＥの側壁は、エピタキシャル基板ＥＰの主面に対して垂直な角度に近い角度を有している。これに対し、開口部ＯＰに露出する層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＴＣの側壁は、エピタキシャル基板ＥＰの主面に対して９０℃よりも低い角度を有している。
　すなわち、開口部ＯＰ２において、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＴＣのそれぞれは、下方から上方に向かうに従って開口幅が広くなっている。このため、開口部ＯＰ２において、ヒューズ素子ＦＥの端部に比べて、絶縁膜ＴＣの端部は、ヒューズ素子ＦＥおよび絶縁膜ＴＣが除去された領域、つまりレーザー照射部の中心に近い位置で終端している。言い換えれば、開口部ＯＰ２の側壁に形成されたヒューズ素子ＦＥの端部よりも、開口部ＯＰ２の側壁に形成された絶縁膜ＴＣの端部の方が、平面視における開口部ＯＰ２の中心に近い位置で終端している。
　レーザートリミング工程では、レーザー光を層間絶縁膜ＩＬ１、ＩＬ２越しにヒューズ素子ＦＥに照射することで、ヒューズ素子ＦＥが熱を吸収し、これによりヒューズ素子ＦＥの一部が気化して排気される。このように、ヒューズ素子ＦＥの一部が除去されることで、ヒューズ素子ＦＥは高抵抗化し、電気的に絶縁された状態となる。このようにして、ヒューズ素子ＦＥは切断される。ヒューズ素子ＦＥが気化して排気される際には、ヒューズ素子ＦＥ上の層間絶縁膜ＩＬ１、ＩＬ２も一部が除去されて開口する。
　ここで、絶縁膜ＴＣは素子分離領域ＲＬまたは絶縁膜ＩＦ３などを構成する酸化シリコン膜よりも熱伝導率が高い膜である。よって、レーザートリミング工程では、レーザー照射時に絶縁膜ＴＣに熱が伝導するため、絶縁膜ＴＣも気化する。
　以下に、本実施の形態の半導体装置の効果について、図２３、図２４に示す比較例の半導体装置を用いて説明する。図２３は、比較例の半導体装置の断面図であって、レーザートリミングを行っていないヒューズ素子を含む断面図である。図２４は、比較例の半導体装置の断面図であって、レーザートリミングを行ったヒューズ素子を含む断面図である。なお、図２３および図２４では、バイポーラトランジスタを示していない。図２３および図２４では、ヒューズ領域を拡大して示し、図を分かりやすくするため、層間絶縁膜ＩＬ２よりも上の膜などの図示を省略している。
　図２３および図２４に示すように、比較例のヒューズ素子ＦＥａおよびその近傍の構造は、図１～図４を用いて説明した本実施の形態のヒューズ素子とほぼ同様の構造を有している。ただし、比較例の半導体装置では、ヒューズ素子ＦＥａは素子分離領域ＲＬの上面に接して形成されており、ヒューズ素子ＦＥａと素子分離領域ＲＬとの間に絶縁膜ＴＣ（図２～図４参照）が形成されていない点で、本実施の形態とは異なる。言い換えれば、比較例において、ヒューズ素子ＦＥａと素子分離領域ＲＬとの間に、酸化シリコン膜よりも熱伝導率が高い絶縁膜は形成されていない。
　このような比較例のヒューズ素子ＦＥａに対してレーザートリミングを行った場合、ヒューズ素子ＦＥａの一部が残渣として残ること、または、一旦気化したヒューズ素子ＦＥａの一部が素子分離領域ＲＬの上面に付着して堆積されることが考えられる。これらの場合、ヒューズ素子ＦＥａが除去された領域であって素子分離領域ＲＬの上面上に、導電性のある残留物ＲＥが形成される。
　これは、レーザートリミング工程において、残留物ＲＥが残らないようにヒューズ素子ＦＥａを除去し、かつ、素子分離領域ＲＬが破壊されて異常形状となることを防ぐことが困難であることに起因する。つまり、レーザー照射の精度を高めることは困難であり、また、ヒューズ素子ＦＥａ上であって開口部ＯＰ１の下の層間絶縁膜ＩＬ１、ＩＬ２の膜厚の精度を高めることは困難である。
　このため、例えばレーザー光の出力が過度に小さい場合、またはヒューズ素子ＦＥａ上の層間絶縁膜ＩＬ１、ＩＬ２の膜厚が大きい場合などには、ヒューズ素子ＦＥａが十分に気化されず、また、気化したヒューズ素子ＦＥａの一部が冷えて素子分離領域ＲＬの上面に付着することが考えられる。ここで、レーザー照射により分断したヒューズ素子ＦＥａの両側のコンタクト部の間に導電性のある残留物ＲＥが付着すると、残留物ＲＥがヒューズ素子ＦＥａの両側のコンタクト部同士の間のリーク経路となる虞がある。つまり、レーザートリミングにより切断したはずのヒューズ素子ＦＥａが残留物ＲＥにより導通することで、半導体装置が正常に動作しなくなる問題が生じる。
　また、レーザー光の出力が過度に大きい場合には、ヒューズ素子ＦＥａは確実に除去されるが、素子分離領域ＲＬの表面がレーザー照射により破壊されて異常形状となり、製品の歩留まりが低下する虞がある。
　また、残留物ＲＥによりヒューズ素子ＦＥａがリークすることを防ぐ方法として、ヒューズ素子ＦＥａの延在する長さを大きくし、レーザー光を照射する範囲（スポットサイズ）を広くすることが考えられる。その場合、レーザー照射により分断されたヒューズ素子ＦＥａを構成する導電膜同士の間に残留物ＲＥが付着しても、リーク経路が形成される可能性を低下させ、または残留物ＲＥによるリーク経路の抵抗値を高めることができるように思える。
　しかし、一度に行うレーザー照射におけるレーザー光の照射範囲を拡げることは困難である。また、レーザー光の照射位置をずらして複数回レーザー照射をすると、レーザー光の照射範囲が重なる位置では過度なレーザー照射により素子分離領域ＲＬが破壊される虞がある。また、レーザー光の照射範囲が重ならない場合、複数のレーザー照射領域同士の間において、レーザー照射がされない領域にヒューズ素子ＦＥの一部が残り、これがリークの原因となる。これらの問題の発生を防ぐために、隣接する領域に精度良く照射位置をずらして複数回レーザー照射を行うことは困難である。
　これに対し、本実施の形態の半導体装置では、図２に示すように、ヒューズ素子ＦＥと素子分離領域ＲＬとの間に、熱伝導率の高い材料からなる絶縁膜ＴＣを設けている。ヒューズ素子ＦＥの下に設けられた絶縁膜ＴＣは、レーザートリミング工程においてヒューズ素子ＦＥと共に除去される。
　これにより、ヒューズ素子ＦＥの残渣などからなる導電性のある残留物ＲＥ（図２４参照）は、ヒューズ素子ＦＥを除去した領域の下の素子分離領域ＲＬの上面に付着しにくくなるため、レーザートリミングを行ったヒューズの抵抗値が残留物ＲＥによって下がることに起因してリークが起きることを防ぐことができる。
　これは、レーザー照射によりヒューズ素子ＦＥが過熱された際に、熱伝導率が高い絶縁膜ＴＣにヒューズ素子の熱が伝わることで、ヒューズ素子ＦＥおよび絶縁膜ＴＣが気化するためである。これにより、絶縁膜ＴＣの気化圧により、ヒューズ素子ＦＥの下側からヒューズ素子ＦＥの気化（揮発）が促進され、より確実にヒューズ素子ＦＥを除去することができる。また、絶縁膜ＴＣは絶縁体からなるため、絶縁膜ＴＣの一部が気化しきれずに残留物として素子分離領域ＲＬの上面に付着して残ったとしても、ヒューズ素子ＦＥのリークの原因とならない。よって、半導体装置の信頼性を向上させることができる。
　また、絶縁膜ＴＣと素子分離領域ＲＬは、素子分離領域ＲＬを構成する酸化シリコン膜に対する密着性が、酸化シリコン膜に対するポリシリコン膜の密着性よりも低い膜であるため、レーザー照射時に絶縁膜ＴＣは素子分離領域ＲＬの方面から剥がれて除去されやすい。したがって、ヒューズ素子ＦＥおよび絶縁膜ＴＣを除去するレーザートリミング工程において、絶縁膜ＴＣと共に下地の素子分離領域ＲＬの表面の一部が剥がれ、素子分離領域ＲＬが異常形状となることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
　また、図２４では、レーザー照射により分断されたヒューズ素子ＦＥａの間のリーク経路は、素子分離領域ＲＬの上面のみであり、比較的短い。これに対して本実施の形態では、図４に示すように絶縁膜ＴＣを設け、かつ絶縁膜ＴＣの一部がレーザートリミングにより除去されている。ここでは、絶縁膜ＴＣを設けているため、レーザー照射により分断されたヒューズ素子ＦＥの間でリーク電流が流れ得る経路は、比較例に比べて長くなっている。
　つまり、開口部ＯＰ２におけるヒューズ素子ＦＥの一方の終端部から、絶縁膜ＴＣのテーパーがついた側壁および素子分離領域ＲＬの上面に沿って他方のヒューズ素子ＦＥの終端部まで達するまでの経路の長さは、図２４に示す比較例において、ヒューズ素子ＦＥａの一方の終端部から、素子分離領域ＲＬの上面のみに沿って他方のヒューズ素子ＦＥａの終端部まで達するまでの経路よりも長い。
　よって、本実施の形態のレーザートリミングにより分断されたヒューズ素子ＦＥの間の残留物ＲＥ（図２４参照）が付着したとしても、リーク電流が流れるための経路が長くなるため、残留物ＲＥによる短絡などを防ぎ、リークの発生を防ぐことができる。また、リーク経路を延伸することができるため、レーザートリミングを行ったヒューズの抵抗値がリークにより低下することを防ぐことができる。これにより、当該ヒューズ素子ＦＥに接続された回路が正常に動作しなくなることを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
　＜半導体装置の製造方法について＞
　本実施の形態の半導体装置の製造方法を、図５～図１３を参照して説明する。
　図５～図１３は、本実施の形態の半導体装置の製造工程中の断面図である。図５～図１３においては、各図の左側にヒューズ領域１Ａを示し、右側にトランジスタ領域１Ｂを示している。ヒューズ領域１Ａにはヒューズ素子が、トランジスタ領域１Ｂにはバイポーラトランジスタが、それぞれ形成される様子を示す。
　まず、図５に示すように、Ｂ（ホウ素）を含むＰ型の半導体基板ＳＢを用意する。その後、トランジスタ領域１Ｂの半導体基板ＳＢの上面の一部にＮ型の不純物であるＳｂ（アンチモン）をイオン注入し、トランジスタ領域１Ｂの半導体基板ＳＢの上面の他の一部にＰ型の不純物であるＢ（ホウ素）をイオン注入し、その後、半導体基板ＳＢを熱処理する。続いて、半導体基板ＳＢ上に、エピタキシャル成長法を用いて、エピタキシャル基板ＥＰを形成する。
　エピタキシャル基板ＥＰは主に、Ｐ（リン）を含み、比較的不純物濃度の薄いＮ－型の半導体からなる。ただし、トランジスタ領域１Ｂのエピタキシャル基板ＥＰの下面においては、Ｂ（ホウ素）をイオン注入した半導体基板ＳＢの上面の直上に、Ｂ（ホウ素）を含む埋込Ｐ＋型層ＳＰが形成されている。また、トランジスタ領域１Ｂのエピタキシャル基板ＥＰの下面においては、Ｓｂ（アンチモン）をイオン注入した半導体基板ＳＢの上面の直上に、Ｓｂ（アンチモン）を含む埋込Ｎ＋型層ＣＮが形成されている。
　次に、図６に示すように、埋込Ｐ＋型層ＳＰの直上のエピタキシャル基板ＥＰ内に、素子間の分離の役割を有するＰ型層ＰＬを形成する。Ｐ型層ＰＬは、エピタキシャル基板ＥＰの主面に対するＢ（ホウ素）のイオン注入、および、熱押込みにより形成することができる。その後、エピタキシャル基板ＥＰの主面に対するＮ型の不純物（例えばＰ（リン））のイオン注入、および、熱押込みにより、エピタキシャル基板ＥＰ内にコンタクトＮ型層ＣＣＮを形成する。コンタクトＮ型層ＣＣＮおよびＰ型層ＰＬはいずれを先に形成してもよい。
　Ｐ型層ＰＬは、埋込Ｐ＋型層ＳＰの直上において、埋込Ｐ＋型層ＳＰの上端からエピタキシャル基板ＥＰの主面に亘って形成される。コンタクトＮ型層ＣＣＮは、埋込Ｎ＋型層ＣＮの端部の直上において、埋込Ｎ＋型層ＣＮの上端からエピタキシャル基板ＥＰの主面に亘って形成される。コンタクトＮ型層ＣＣＮは、埋込Ｎ＋型層ＣＮにエピタキシャル基板ＥＰの主面側から電位を供給するためのコンタクト層である。
　次に、図７に示すように、エピタキシャル基板ＥＰの主面上に熱酸化法などを用いて酸化シリコン膜からなる絶縁膜ＩＦ１を形成した後、絶縁膜ＩＦ１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、窒化シリコン膜などからなる絶縁膜ＩＦ２を形成する。その後、絶縁膜ＩＦ２、ＩＦ１からなる積層膜をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。
　当該積層膜は、ヒューズ領域１Ａにおいてヒューズ素子のパターンを形成する箇所では全て除去される。また、当該積層膜は、トランジスタ領域１Ｂでは、埋込Ｎ＋型層ＣＮの直上およびその近傍の領域のエピタキシャル基板ＥＰの主面を覆い、さらに、当該領域から離間した領域において、Ｐ型層ＰＬの上面を覆っている。埋込Ｎ＋型層ＣＮの直上およびその近傍の領域と、Ｐ型層ＰＬの上面との間のエピタキシャル基板ＥＰの主面を覆っていた上記積層膜は除去される。
　続いて、上記積層膜をマスクとしてドライエッチングを行うことで、エピタキシャル基板ＥＰの主面をエッチバックし、これにより複数の溝を形成する。図に示すヒューズ領域１Ａでは、エピタキシャル基板ＥＰの主面が全面的に後退する。
　次に、図８に示すように、酸化処理を行い、上記複数の溝内に酸化シリコン膜からなる素子分離領域ＲＬを形成する。これにより上記複数の溝内は、素子分離領域ＲＬにより埋め込まれる。その後、絶縁膜ＩＦ２を除去する。トランジスタ領域１Ｂにおいて隣り合う素子分離領域ＲＬに挟まれた活性領域と、Ｐ型層ＰＬの上面とは、絶縁膜ＩＦ１により覆われている。
　次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、トランジスタ領域１Ｂの埋込Ｎ＋型層ＣＮの直上のエピタキシャル基板ＥＰの主面に、Ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことにより、Ｐ－型層ＢＰを形成する。続いて、フォトリソグラフィ技術およびイオン注入法を用いて、トランジスタ領域１Ｂの埋込Ｎ＋型層ＣＮの直上のエピタキシャル基板ＥＰの主面に、Ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことにより、横方向においてＰ－型層ＢＰを挟む一対のＰ＋型層ＧＰを形成する。
　Ｐ＋型層ＧＰはＰ－型層ＢＰと接しており、Ｐ－型層ＢＰよりもＰ＋型層ＧＰの方が不純物濃度は高い。このとき、ヒューズ領域１ＡにはＰ型の半導体層は形成されない。Ｐ－型層ＢＰおよびＰ＋型層ＧＰは、素子分離領域ＲＬよりも形成深さが浅い。
　次に、図１０に示すように、エピタキシャル基板ＥＰの主面上に、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、活性領域上に形成され、素子分離領域ＲＬ上には殆ど形成されない。その後、例えばＣＶＤ法を用いて、エピタキシャル基板ＥＰの主面上に絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の膜厚は例えば５０～４０００Åである。ここでは、絶縁膜ＩＦ４を１５００Åの膜厚で形成する。ヒューズ領域１Ａでは、素子分離領域ＲＬの上面を覆うように絶縁膜ＩＦ４を形成する。トランジスタ領域１Ｂでは、素子分離領域ＲＬおよび絶縁膜ＩＦ３の上面を覆うように絶縁膜ＩＦ４を形成する。
　絶縁膜ＩＦ４は、窒化シリコン膜または炭化シリコン膜からなる。絶縁膜ＩＦ４を構成する窒化シリコン膜または炭化シリコン膜はいずれも、素子分離領域ＲＬおよび絶縁膜ＩＦ３を構成する酸化シリコン膜よりも熱伝導率が高い膜である。具体的には、酸化シリコンの熱伝導率は１．３８（Ｗ／ｍ・Ｋ）であり、窒化シリコンの熱伝導率は２０～２８（Ｗ／ｍ・Ｋ）であり、炭化シリコンの熱伝導率は１５０～１７０（Ｗ／ｍ・Ｋ）である。
　また、絶縁膜ＩＦ４を構成する窒化シリコン膜または炭化シリコン膜はいずれも、素子分離領域ＲＬおよび絶縁膜ＩＦ３を構成する酸化シリコン膜に対する密着性が比較的低い膜である。具体的には、酸化シリコン膜に対するヒューズ素子（ポリシリコン膜）の密着性よりも、酸化シリコン膜に対する絶縁膜ＩＦ４の密着性の方が低い。
　物質間の密着性は、密着する物質同士の熱膨張係数または線膨張率の差が大きいほど低いと考えられる。ここで、酸化シリコン（ＳｉＯ２）の熱膨張係数は０．５１～０．５８（×１０－６／Ｋ）であるのに対して、シリコン（Ｓｉ）は、２．４（×１０－６／Ｋ）であり、窒化シリコン（ＳｉＮ）は、３～３．５（×１０－６／Ｋ）であり、炭化シリコン（ＳｉＣ）は、４～４．５（×１０－６／Ｋ）である。よって、Ｓｉ膜よりＳｉＮ膜またはＳｉＣ膜の方が、ＳｉＯ２膜の表面に対する密着性が低く、ＳｉＯ２膜の表面から剥がれやすい。
　次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、トランジスタ領域１Ｂの絶縁膜ＩＦ４の一部を除去し、その後、絶縁膜ＩＦ４をマスクとしてウェットエッチングを行うことで、絶縁膜ＩＦ３の一部を除去する。これにより、Ｐ－型層ＢＰの上面の一部を露出させる。
　続いて、エピタキシャル基板ＥＰの主面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳを形成する。その後、成膜したポリシリコン膜ＰＳに対して、イオン注入法を用いてＮ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度で打ち込むことで、ポリシリコン膜ＰＳはＮ＋型の半導体膜となる。ここでは、ポリシリコン膜ＰＳのシート抵抗ρｓが１～５０００Ω／□となるように不純物の注入量を調整する。また、ここでは、ポリシリコン膜ＰＳを２００～５０００Åの膜厚で形成する。トランジスタ領域１Ｂでは、露出したＰ－型層ＢＰの上面にポリシリコン膜ＰＳが接する。
　その後、熱処理を行うことで、ポリシリコン膜ＰＳ内のＮ型不純物を、Ｐ－型層ＢＰの上面に拡散させる。これにより、Ｐ－型層ＢＰ内に、Ｎ型の不純物（例えばＡｓ（ヒ素））を含むＮ＋型層ＥＮを形成する。Ｎ＋型層ＥＮはＰ－型層ＢＰよりも形成深さが浅い。Ｎ＋型層ＥＮの上面は、ポリシリコン膜ＰＳに接している。
　次に、図１２に示すように、フォトリソグラフィ技術およびドライエッチング方を用いて、ポリシリコン膜ＰＳおよび絶縁膜ＩＦ４を加工する。これにより、絶縁膜ＩＦ３および素子分離領域ＲＬのそれぞれの上面が露出する。当該加工により、ヒューズ領域１Ａでは、ポリシリコン膜ＰＳからなるヒューズ素子ＦＥが形成される。ヒューズ素子ＦＥは、平面視において１方向に延在するパターンを有し、当該パターンの長手方向における両端部には、同方向における中央の延在部よりも幅が広いコンタクト部のパターンが形成される。ヒューズ素子ＦＥの平面レイアウトは、図１に示す通りである。ここで、ヒューズ素子ＦＥの下の絶縁膜ＩＦ４は、ヒューズ素子ＦＥと同様のパターンに加工され、これにより、絶縁膜ＩＦ２からなる絶縁膜ＴＣ（図１２参照）が形成される。
　上記工程により、トランジスタ領域１Ｂでは、活性領域以外のポリシリコン膜ＰＳおよび絶縁膜ＩＦ４は除去される。また、活性領域内において、活性領域の端部の領域およびＰ－型層ＢＰの直上の領域以外の領域のポリシリコン膜ＰＳおよび絶縁膜ＩＦ４は除去される。活性領域の端部では、エピタキシャル基板ＥＰ上に、絶縁膜ＩＦ３、ＩＦ４を順に介して、ポリシリコン膜ＰＳからなる反転防止用プレートＦＰが形成される。
　また、Ｐ－型層ＢＰの直上には、ポリシリコン膜ＰＳからなるエミッタ電極ＥＤが形成される。Ｎ＋型層ＥＮの直上の領域の横では、エピタキシャル基板ＥＰの主面上に、絶縁膜ＩＦ３、ＩＦ４を順に介してエミッタ電極ＥＤの一部が形成されている。Ｎ＋型層ＥＮの直上には、絶縁膜ＩＦ３、ＩＦ４は形成されておらず、エピタキシャル基板ＥＰの主面に接するエミッタ電極ＥＤの一部が形成されている。
　図１２を用いて説明した工程により、トランジスタ領域１Ｂに、縦型のバイポーラトランジスタＴＲが形成される。つまり、バイポーラトランジスタＴＲは、エミッタ層であるＮ＋型層ＥＮと、ベース層であるＰ－型層ＢＰと、コレクタ層である埋込Ｎ＋型層ＣＮとを有するＮＰＮ型のトランジスタである。
　次に、図１３に示すように、例えばＣＶＤ法を用いて、エピタキシャル基板ＥＰの主面上に層間絶縁膜ＩＬ１を形成することで、絶縁膜ＴＣ、ＩＦ４、ヒューズ素子ＦＥ、エミッタ電極ＥＤおよび反転防止用プレートＦＰなどを覆う。その後、層間絶縁膜ＩＬ１を貫通するコンタクトホールを複数形成した後、それらのコンタクトホールのそれぞれの内側を、主にＷ（タングステン）からなるコンタクトプラグＣＰにより埋め込む。
　ヒューズ領域１Ａにおいて、コンタクトプラグＣＰは、ヒューズ素子ＦＥの両端の上面のそれぞれに接続される。トランジスタ領域１Ｂにおいて、複数のコンタクトプラグＣＰのそれぞれは、絶縁膜ＩＦ４を貫通して、Ｐ型層ＰＬの上面、コンタクトＮ型層ＣＣＮの上面またはＰ＋型層ＧＰの上面に接続される。また、他の複数のコンタクトプラグＣＰは、エミッタ電極ＥＤの上面または反転防止用プレートＦＰの上面に接続される。
　続いて、例えばスパッタリング法を用いて層間絶縁膜ＩＬ１およびコンタクトプラグＣＰのそれぞれの上に金属膜を形成した後、当該金属膜をパターニングすることで、当該金属膜からなる配線Ｍ１を形成する。配線Ｍ１は例えばＡｌ（アルミニウム）膜からなり、ヒューズ領域１Ａおよびトランジスタ領域１Ｂの複数のコンタクトプラグＣＰのそれぞれに接続される。層間絶縁膜ＩＬ１は例えば酸化シリコン膜からなる。
　続いて、層間絶縁膜ＩＬ１および配線Ｍ１のそれぞれを、例えばＣＶＤ法により形成した層間絶縁膜ＩＬ２により覆う。層間絶縁膜ＩＬ２は例えば酸化シリコン膜からなる。その後、層間絶縁膜ＩＬ２を貫通するビアホールを複数形成した後、それらのビアホールのそれぞれの内側を、主にＷ（タングステン）からなるビアＶ１により埋め込む。複数のビアＶ１のそれぞれは、配線Ｍ１の上面に接続される。
　続いて、層間絶縁膜ＩＬ２上に、配線Ｍ１と同様にして配線Ｍ２を形成する。配線Ｍ２は、配線Ｍ１よりも膜厚が大きい。複数の配線Ｍ２のそれぞれは、ビアＶ１の上面に接続される。
　続いて、層間絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、例えばＣＶＤ法を用いて、カバー絶縁膜ＣＶ１、ＣＶ２を順に形成する。カバー絶縁膜ＣＶ１は、例えば酸化シリコン膜からなり、カバー絶縁膜ＣＶ２は、例えばＳｉＯＮ（窒酸化シリコン）膜からなる。
　続いて、ヒューズ素子ＦＥに対してレーザー照射を行う場合のレーザー照射部よりも広い範囲において、当該レーザー照射部およびその近傍のカバー絶縁膜ＣＶ２、ＣＶ１と、層間絶縁膜ＩＬ２の一部とを除去することで、開口部ＯＰ１を形成する。開口部ＯＰ１を形成する上記除去工程は、例えばフォトリソグラフィ技術およびドライエッチング法を用いて行う。開口部ＯＰ１は、平面視において、ヒューズ素子ＦＥの延在部、つまり、レーザー照射部と重なる位置に形成される。開口部ＯＰ１の底面からヒューズ素子ＦＥの上面までの距離は、例えば５００～８０００Åである。
　続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、図示しない領域において、カバー絶縁膜ＣＶ２、ＣＶ１を除去することで、パッドとなる配線Ｍ２を露出させる。続いて、カバー絶縁膜ＣＶ２上に、ポリイミドからなるパッシベーション膜ＰＩからなるパターンを形成する。以上により、本実施の形態の半導体装置を形成する。
　本実施の形態のヒューズ素子ＦＥは、回路特性の調整または不良となった回路の排除などを行う場合に、必要に応じてレーザー光によって切断されるものである。レーザー照射によるヒューズ素子ＦＥを切断する工程、つまりレーザートリミング工程では、以下のような条件でレーザー照射を行う。すなわち、ヒューズ素子ＦＥを切断するために行うレーザー照射の条件は、例えば、照射エネルギーを０．１～０．６μＪ、パルス幅を１０～３０ｎｓ、スポットサイズを１０～４０μｍとするものである。
　本実施の形態の半導体装置の製造方法では、図１３に示すように、ヒューズ素子ＦＥと素子分離領域ＲＬとの間に、熱伝導率の高い材料からなる絶縁膜ＴＣを設けている。レーザートリミング工程を行う場合、ヒューズ素子ＦＥの下に設けられた絶縁膜ＴＣは、ヒューズ素子ＦＥと共に除去される。これにより、図３に示すように開口部ＯＰ２が形成され、ヒューズ素子ＦＥが切断される。以下では、比較例（図２３および図２４参照）を用いて、本実施の形態の半導体装置の製造方法の効果を説明する。
　比較例の半導体装置では、図２３および図２４を用いて説明したように、素子分離領域ＲＬの上面に接するようにヒューズ素子ＦＥａを形成することで、ヒューズ切断部に残留物ＲＥが付着する問題が生じる。つまり、残留物ＲＥがリーク経路となることで、切断を目的としてレーザートリミングを行ったヒューズ素子ＦＥａが導通し、これにより半導体装置の信頼性が低下する問題が生じる。
　しかし、レーザートリミングを行ったヒューズ素子ＦＥａにおけるリークの発生を防ぐ観点、および、レーザー照射により素子分離領域ＲＬの表面が異常形状となることを防ぐ観点から、レーザートリミングには高い精度が要求される。これに対し、レーザートリミング工程においてレーザー照射の精度を高めることは困難であり、また、ヒューズ素子ＦＥａ上であって開口部ＯＰ１の下の層間絶縁膜ＩＬ１、ＩＬ２の膜厚の精度を高めることは困難である。つまり、残留物ＲＥが残らないようにヒューズ素子ＦＥａを除去し、かつ、素子分離領域ＲＬが破壊されて異常形状となることを防ぐことは困難である。このため、製品の良品率が低下することで、半導体装置の歩留まりが低下し、製造コストが増大する問題がある。
　これに対し、本実施の形態では、図１３に示すヒューズ領域１Ａ素子分離領域ＲＬ上に、熱伝導率が高く、酸化シリコン膜に対する密着性が低い絶縁膜ＴＣを形成することにより、図１～図４、図２３および図２４を用いて説明した効果と同様の効果を得ることができる。また、リークの発生およびレーザー照射部の素子分離領域の異常形状の発生を防ぐことができるため、製品の良品率を高めることができる。よって、半導体装置の製造工程における歩留まりを高めることができ、半導体装置の製造コストを低減することができる。
　したがって、レーザートリミング工程におけるレーザー照射の精度、または、図１３に示すヒューズ素子ＦＥ上であって開口部ＯＰ１の下の層間絶縁膜ＩＬ１、ＩＬ２の膜厚の精度などを高めなくても、切断したヒューズ素子ＦＥがリークすることを防ぐことができる。つまり、レーザー照射の精度および、ヒューズ素子ＦＥ上の絶縁膜の膜厚の精度についてマージンを設けることができるため、半導体装置の製造工程が容易となり、これにより半導体装置の製造コストを低減することができる。
　また、本実施の形態では、図１３に示すように、バイポーラトランジスタＴＲの一部である絶縁膜ＩＦ３と同層の膜により絶縁膜ＴＣを形成することができる。また、バイポーラトランジスタＴＲの一部であるエミッタ電極ＥＤおよび反転防止用プレートＦＰと同層の膜によりヒューズ素子ＦＥを形成することができる。したがって、バイポーラトランジスタＴＲとヒューズ素子ＦＥとのそれぞれの構造の一部を共通の工程で形成することができる。このため、バイポーラトランジスタＴＲとヒューズ素子ＦＥとを同一の半導体チップ上に混載する場合に、製造工程を簡易化することができる。
　（実施の形態２）
　以下では、ヒューズ素子の下に熱伝導性の高い膜を形成し、さらに、ヒューズ素子の直下の素子分離領域の上面に凹部を形成することにより、リーク電流の発生を防ぐことについて、図１４～図２０を用いて説明する。本実施の形態は、レーザートリミングを行ったヒューズ素子の切断部において、リーク電流が流れ得るリーク経路を延長することで、リーク電流の発生を防ぐものである。図１４～図１８は、本実施の形態の半導体装置の製造方法を説明する断面図である。図１４～図１８では、図５～図１３と同様にヒューズ領域１Ａおよびトランジスタ領域１Ｂを示している。図１９は、本実施の形態の半導体装置を示す平面図である。図２０は、レーザートリミングを行った場合における図１９のＣ－Ｃ線における断面図である。
　まず、図１４に示すように、図５～図９を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢおよびエピタキシャル基板ＥＰからなる基板上に素子分離領域ＲＬを形成し、当該基板内に、各種半導体層を形成する。
　続いて、フォトリソグラフィ技術と、ドライエッチング法またはウェットエッチング法とを用いて、ヒューズ領域１Ａの素子分離領域ＲＬの上面に凹部である溝Ｄ１を形成する。溝Ｄ１は、素子分離領域ＲＬを貫通せず、素子分離領域ＲＬの途中深さまで素子分離領域ＲＬの上面の一部を後退させて形成した段差部である。溝Ｄ１の側壁は、エピタキシャル基板ＥＰの主面に対して垂直な方向に沿って形成されていることが考えられる。
　ただし、ウェットエッチング法を用いて溝Ｄ１を形成した場合、溝Ｄ１の側壁はエピタキシャル基板ＥＰの主面に対してテーパーがついていることが考えられる。つまり、溝Ｄ１の開口幅は、溝Ｄ１の底部から上方に向かうに従い広くなっていることが考えられる。図では、溝Ｄ１の側壁がエピタキシャル基板ＥＰの主面に対して垂直に形成された構造を示している。溝Ｄ１は、レーザートリミング工程において、レーザー光を照射する領域に形成されている。例えば、溝Ｄ１は、ヒューズ素子ＦＥの延在方向における中心部の直下に形成されている。この場合、ヒューズ素子ＦＥの延在方向における中心部は、レーザー光の照射スポットの中心部である。
　次に、図１５に示すように、図１０を用いて説明した工程と同様の工程を行うことで、素子分離領域ＲＬ上に絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の上面は、ヒューズ領域１Ａの素子分離領域ＲＬ上において、溝Ｄ１の直上の領域を含めて平坦となっていることが望ましいが、図１５に示すように、絶縁膜ＩＦ３の膜厚が比較的薄く、絶縁膜ＩＦ３が溝Ｄ１の側壁に沿って形成され、溝Ｄ１の直上の絶縁膜ＩＦ３の上面に溝が形成されていてもよい。
　次に、図１６に示すように、図１１を用いて説明した工程と同様の工程を行うことで、絶縁膜ＩＦ３上にポリシリコン膜ＰＳを形成する。
　次に、図１７に示すように、図１２を用いて説明した工程と同様の工程を行うことで、バイポーラトランジスタＴＲと、ポリシリコン膜ＰＳからなるヒューズ素子ＦＥとを形成する。ヒューズ素子ＦＥの上面は、溝Ｄ１の直上の領域を含めて平坦となっていることが望ましいが、図１７に示すように、溝Ｄ１の直上のヒューズ素子ＦＥの上面に溝が形成されていてもよい。
　次に、図１８に示すように、図１３を用いて説明した工程と同様の工程を行うことで、ヒューズ素子ＦＥおよびバイポーラトランジスタＴＲを覆う層間絶縁膜ＩＬ１、ＩＬ２およびその他の配線などを形成することで、本実施の形態の半導体装置を形成する。ここで、図１９に、本実施の形態の半導体装置の平面図を示す。図１と同様に、図１９では複数のヒューズ素子ＦＥを示し、それらのヒューズ素子ＦＥ上の層間絶縁膜および配線などの図示を省略している。
　図１９では、溝Ｄ１（図１８参照）の輪郭の一例を破線のパターンＤ２により示している。また、図１９では、溝Ｄ１（図１８参照）の輪郭の他の一例を２点鎖線のパターンＤ３により示している。図に破線で示すように、溝のパターンＤ２は、Ｙ方向において並ぶヒューズ素子ＦＥのそれぞれに対応して形成されていてもよい。つまり、各ヒューズ素子ＦＥの直下の溝溝のパターンＤ２同士は、互いに離間している。これに対し、図に２点鎖線で示すように、Ｙ方向において並ぶヒューズ素子ＦＥのそれぞれが、Ｙ方向に延在する１つの溝のパターンＤ３を共有していてもよい。つまり、１つの溝のパターンＤ３が、平面視において複数のヒューズ素子ＦＥと重なっていてもよい。
　次に、図２０を用いて、レーザートリミング工程においてレーザー光を照射した後のヒューズ素子ＦＥの構造について説明する。レーザー光の照射条件は、前記実施の形態１と同様である。レーザー照射後には、図４を用いて説明したように、開口部ＯＰ２が形成される。ここでは、溝Ｄ１内に形成されていた絶縁膜ＴＣが除去され、溝Ｄ１の内側の表面が露出している点で、図４とは異なる。
　本実施の形態では、前記実施の形態１と同様の効果を得ることができる。また、以下に説明する効果を得ることができる。
　本実施の形態では、レーザー照射によりヒューズ素子ＦＥおよび絶縁膜ＴＣを除去した領域、つまり開口部ＯＰ２の底部において、素子分離領域ＲＬの上面に溝Ｄ１が形成されている。すなわち、開口部ＯＰ２の底面では、溝Ｄ１の側壁および底面が露出している。比較例（図２４参照）を用いて説明したように、切断したヒューズ素子ＦＥの間の素子分離領域ＲＬの上面は、リーク電流の経路になる場合がある。これに対し、本実施の形態では、溝Ｄ１を形成することで、当該リーク電流の経路を延長することができる。つまり、溝Ｄ１が形成されていることで、溝Ｄ１の横の素子分離領域ＲＬの上面と、溝Ｄ１の底面とに対し、溝Ｄ１の内側の側壁が当該リーク電流の経路として加えられる。
　したがって、仮に導電性のある残留物ＲＥ（図２４参照）が、ヒューズ素子ＦＥを除去した領域の素子分離領域ＲＬの上面に付着したとしても、リーク電流が流れるための経路が比較例に比べて長いため、残留物ＲＥによる短絡などを防ぎ、リークの発生を防ぐことができる。また、リーク経路を延伸することができるため、レーザートリミングを行ったヒューズの抵抗値がリークにより低下することを防ぐことができる。これにより、当該ヒューズ素子ＦＥに接続された回路が正常に動作しなくなることを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
　また、上記の導電性のある残留物ＲＥは、レーザー照射によりヒューズ素子ＦＥおよび絶縁膜ＴＣが除去された素子分離領域ＲＬの上面に対し、垂直に降下して堆積される。したがって、溝Ｄ１の側壁は、エピタキシャル基板ＥＰの主面に対して垂直であることが好ましい。これは、溝Ｄ１の側壁が垂直に形成されている場合、素子分離領域ＲＬの上面に対して垂直に降下して堆積される残留物ＲＥが、当該側壁に付着しにくいためである。よって、溝Ｄ１の側壁が垂直に形成されていれば、リーク経路が形成されることを効果的に防ぐことができる。溝Ｄ１の側壁を垂直に形成するためには、図１４を用いて説明した工程において溝Ｄ１を形成する際に、ドライエッチング、つまり異方性エッチングを用いることが望ましい。
　＜変形例について＞
　以下に、図２１および図２２を用いて、本実施の形態の半導体装置の変形例について説明する。図２１および図２２は、本実施の形態の半導体装置の変形例の断面図である。図２１では、レーザートリミングを行っていないヒューズ素子ＦＥを拡大して示し、図２２では、レーザートリミングを行ったヒューズ素子ＦＥを拡大して示す。図２１および図２２では、図を分かりやすくするため、層間絶縁膜ＩＬ２よりも上の膜などの図示を省略している。本変形例と図１８～図２０に示す構造との違いは、図２１および図２２に示すように、溝Ｄ１の側壁が庇状になっている点である。
　すなわち、図２１および図２２に示すように、溝Ｄ１の側壁は、エピタキシャル基板ＥＰの主面に対して逆テーパーのついた角度を有している。つまり、溝Ｄ１の開口幅は、溝Ｄ１の底部から上方に向かうに従って小さくなっている。すなわち、溝Ｄ１の側壁はオーバーハング形状を有している。
　上述したように、導電性のある残留物ＲＥ（図２４参照）は、レーザー照射によりヒューズ素子ＦＥおよび絶縁膜ＴＣが除去された素子分離領域ＲＬの上面に対し、垂直に降下して堆積される。したがって、図２０に示すように、溝Ｄ１の側壁が垂直に形成されている場合に比べて、溝Ｄ１の側壁が庇状の形状を有していれば、溝Ｄ１の側壁に対する残留物ＲＥの付着をより効果的に防ぐことができる。よって、リーク経路が形成されることをより効果的に防ぐことができる。
　本実施の形態のように、溝Ｄ１の側壁を庇状に形成するためには、図１４を用いて説明した工程において溝Ｄ１を形成する際に、ドライエッチング、つまり異方性エッチングを用いることが望ましい。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ　　ヒューズ領域
１Ｂ　　トランジスタ領域
ＣＰ　　コンタクトプラグ
ＣＶ１、ＣＶ２　　カバー絶縁膜
ＥＰ　　エピタキシャル基板
ＦＥ　　ヒューズ素子
ＩＦ３、ＩＦ４　　絶縁膜
ＩＬ１、ＩＬ２　　層間絶縁膜
Ｍ１、Ｍ２　　配線
ＯＰ　　開口部
ＰＩ　　パッシベーション膜
ＲＬ　　素子分離領域
ＳＢ　　半導体基板
ＴＣ　　絶縁膜
ＴＲ　　バイポーラトランジスタ

Claims (15)

  1. 　半導体基板と、
    　前記半導体基板上の第１絶縁膜と、
    　前記第１絶縁膜上に形成された第２絶縁膜と、
    　前記第２絶縁膜上に形成された、シリコンを含む導電膜と、
    を有し、
    　前記導電膜は、ヒューズを構成し、
    　前記第２絶縁膜は、前記第１絶縁膜よりも熱伝導率が高い、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜に対する前記第２絶縁膜の密着性は、前記第１絶縁膜に対するシリコン膜の密着性よりも低い、半導体装置。
  3. 　請求項１記載の半導体装置において、
    前記導電膜の直下の前記第１絶縁膜の上面には、溝が形成されており、
    　前記溝内には、前記第２絶縁膜の一部が埋め込まれている、半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記溝の側壁は、前記半導体基板の主面に対して垂直に形成されている、半導体装置。
  5. 　請求項３記載の半導体装置において、
    　前記溝の側壁は、庇状に形成されている、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記導電膜上には、第３絶縁膜が形成されており、
    　前記第２絶縁膜、前記導電膜および前記第３絶縁膜からなる積層膜は開口部を有し、
    　前記開口部により前記ヒューズは、切断されており、
    　前記開口部の底面において、前記第１絶縁膜の上面が露出している、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記開口部の前記底面において、前記第１絶縁膜の上面に形成された溝の側壁が露出している、半導体装置。
  8. 　請求項６記載の半導体装置において、
    　前記開口部内の側壁において、前記第２絶縁膜は、前記導電膜よりも、平面視における前記開口部の中央に近い位置で終端している、半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜は、酸化シリコンを含み、
    　前記第２絶縁膜は、窒化シリコンまたは炭化シリコンを含む、半導体装置。
  10. 　請求項１記載の半導体装置において、
    　前記第１絶縁膜上に前記第２絶縁膜を介して形成された前記ヒューズを複数有し、
    　複数の前記ヒューズのうちの一部の前記ヒューズは、切断されている、半導体装置。
  11. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｄ）前記第２絶縁膜上に、シリコンを含む導電膜を形成する工程、
    を有し、
    　前記導電膜は、ヒューズを構成し、
    　前記第２絶縁膜は、前記第１絶縁膜よりも熱伝導率が高い、半導体装置の製造方法。
  12. 　請求項１１記載の半導体装置の製造方法において、
    　前記第１絶縁膜に対する前記第２絶縁膜の密着性は、前記第１絶縁膜に対するシリコン膜の密着性よりも低い、半導体装置の製造方法。
  13. 　請求項１１記載の半導体装置の製造方法において、
    （ｂ１）前記（ｃ）工程の前に、前記第１絶縁膜の上面に溝を形成する工程をさらに有し、
    　前記（ｃ）工程では、前記溝内に前記第２絶縁膜の一部を埋め込む、半導体装置の製造方法。
  14. 　請求項１３記載の半導体装置の製造方法において、
    　前記（ｂ１）工程では、異方性エッチングにより前記溝を形成する、半導体装置の製造方法。
  15. 　請求項１１記載の半導体装置の製造方法において、
    （ｅ）前記導電膜上に第３絶縁膜を形成する工程、
    （ｆ）前記導電膜に対してレーザー照射を行うことで、前記第２絶縁膜、前記導電膜および前記第３絶縁膜からなる積層膜を貫通する開口部を形成し、これにより前記ヒューズを切断する工程、
    をさらに有し、
    　前記開口部の底面において、前記第１絶縁膜の上面が露出している、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783550A (zh) * 2017-01-11 2017-05-31 清华大学 在衬底片分区上进行异质外延的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
JP6936027B2 (ja) * 2017-03-09 2021-09-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10163783B1 (en) 2018-03-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced area efuse cell structure
US10923483B2 (en) * 2018-05-31 2021-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse
JP6989460B2 (ja) * 2018-08-10 2022-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11322497B1 (en) * 2021-02-10 2022-05-03 Globalfoundries U.S. Inc. Electronic fuse (e-fuse) cells integrated with bipolar device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084837A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd 半導体集積回路装置
JPS6237944A (ja) * 1985-08-12 1987-02-18 Matsushita Electronics Corp 半導体装置
JPH03241771A (ja) * 1989-06-30 1991-10-28 Texas Instr Inc <Ti> 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法
JP2003037169A (ja) * 2001-06-06 2003-02-07 Samsung Electronics Co Ltd 受動素子を有する集積回路素子
JP2003086709A (ja) * 2001-09-14 2003-03-20 Hitachi Ltd 半導体集積回路装置
JP2007311372A (ja) * 2006-05-16 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009044079A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置、及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2656368B2 (ja) * 1990-05-08 1997-09-24 株式会社東芝 ヒューズの切断方法
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6100116A (en) * 1998-06-18 2000-08-08 Taiwan Semiconductor Manufacturing Company Method to form a protected metal fuse
JP4083441B2 (ja) * 2001-04-24 2008-04-30 富士通株式会社 ヒューズを備えた半導体装置及びヒューズ切断方法
JP3873854B2 (ja) 2002-09-19 2007-01-31 株式会社デンソー 半導体装置の製造方法
KR100568514B1 (ko) * 2003-12-24 2006-04-07 삼성전자주식회사 필드 영역들을 덮는 퓨즈를 갖는 비휘발성 메모리소자 및그것을 제조하는 방법
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
US9899467B2 (en) * 2013-12-10 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and capacitors

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084837A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd 半導体集積回路装置
JPS6237944A (ja) * 1985-08-12 1987-02-18 Matsushita Electronics Corp 半導体装置
JPH03241771A (ja) * 1989-06-30 1991-10-28 Texas Instr Inc <Ti> 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法
JP2003037169A (ja) * 2001-06-06 2003-02-07 Samsung Electronics Co Ltd 受動素子を有する集積回路素子
JP2003086709A (ja) * 2001-09-14 2003-03-20 Hitachi Ltd 半導体集積回路装置
JP2007311372A (ja) * 2006-05-16 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009044079A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置、及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783550A (zh) * 2017-01-11 2017-05-31 清华大学 在衬底片分区上进行异质外延的方法

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