JP2003086709A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 冗長回路を備えた半導体集積回路装置のヒ
ューズの切断マージンを確保する。 【解決手段】 半導体基板１上の周辺回路形成領域に形
成されたヒューズＦを、メモリセル形成領域に形成され
た情報転送用ＭＩＳＦＥＴＱｓのゲート電極Ｇを構成す
る多結晶シリコン膜Ｆａと、このＭＩＳＦＥＴＱｓと情
報蓄積用容量素子Ｃとを接続するプラグ２２を構成する
多結晶シリコン膜Ｆｂとの２層で構成する。その結果、
レーザによって溶断される導電性膜の量（レーザとの反
応層）を確保でき、レーザによる起爆力を大きくするこ
とができる。また、ヒューズＦ上の絶縁膜のエッチング
量を減らすことができ、かかる絶縁膜のエッチングに要
する時間を短縮することができる。
ューズの切断マージンを確保する。 【解決手段】 半導体基板１上の周辺回路形成領域に形
成されたヒューズＦを、メモリセル形成領域に形成され
た情報転送用ＭＩＳＦＥＴＱｓのゲート電極Ｇを構成す
る多結晶シリコン膜Ｆａと、このＭＩＳＦＥＴＱｓと情
報蓄積用容量素子Ｃとを接続するプラグ２２を構成する
多結晶シリコン膜Ｆｂとの２層で構成する。その結果、
レーザによって溶断される導電性膜の量（レーザとの反
応層）を確保でき、レーザによる起爆力を大きくするこ
とができる。また、ヒューズＦ上の絶縁膜のエッチング
量を減らすことができ、かかる絶縁膜のエッチングに要
する時間を短縮することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ヒューズの切断によって不良メモリセ
ル等の救済を行なう冗長回路を備えた半導体集積回路装
置に適用して有効な技術に関する。 【０００２】 【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry)等のメモリＬＳＩは、製造工程で生じた欠陥を救済
するための冗長機能を備えることによって、製造歩留ま
りの向上を図っている。 【０００３】これは、半導体集積回路装置内にあらかじ
め冗長救済用のメモリセル列やメモリセル行（冗長回
路）を用意しておき、メモリアレイ内に欠陥メモリセル
（不良ビット）が生じた場合には、かかる欠陥メモリセ
ルに入るアドレス信号を、冗長救済用のメモリセル列に
入力することによって所望のメモリ動作を行わせるとい
う不良救済機能である。 【０００４】前記欠陥メモリセルと冗長救済用のメモリ
セルとの切り換えは、アドレス切り換え回路に接続され
たヒューズを切断することによって行なわれる。ヒュー
ズの切断には、電流溶断方式やレーザ溶断方式などが採
用されているが、プログラムの自由度が高く、面積効率
上も有利なレーザ溶断方式が主に採用されている。 【０００５】 【発明が解決しようとする課題】このような欠陥救済用
のヒューズは、電極や配線等を構成するメタルや多結晶
シリコンなどの導電性膜で構成され、例えば、半導体基
板上に形成されるＤＲＡＭメモリセル等の半導体素子や
配線を形成する工程中に形成される。そして、半導体集
積回路を構成するこれらの半導体素子や配線が形成され
た最終工程で、いわゆるプローブ検査を行い、これによ
って欠陥セルが見出された場合は、前記ヒューズを切断
することによって、欠陥メモリセルに対応するアドレス
を冗長救済用欠陥セルに割り付けする。 【０００６】ここで、ヒューズの切断に、前述のレーザ
溶断方式を採用する場合、ヒューズを覆っている絶縁膜
が厚いと、照射するレーザのエネルギーがヒューズに到
達せず、ヒューズが切断できないので、ヒューズを覆う
絶縁膜をエッチングしてその膜厚を約０．７μm 程度ま
で薄くしておく必要がある。 【０００７】一方、半導体集積回路装置の微細化、高集
積化により、半導体素子（ＭＩＳＦＥＴ、容量素子等）
や配線の積層化が進んでいる。従って、ヒューズを覆う
絶縁膜は、厚くなる傾向にある。 【０００８】また、ＤＲＡＭ等の容量素子を有するメモ
リセルにおいては、小面積で高容量を得るため、厚い絶
縁膜に溝を形成し、その溝の側壁に沿って容量素子を形
成することで、容量絶縁膜の表面積の増加を図ってい
る。その結果、ヒューズを覆う絶縁膜は、益々厚くなっ
てしまう。 【０００９】逆に、半導体集積回路装置の微細化、高集
積化により、電極や配線等を構成するメタルや多結晶シ
リコンなどの導電性膜は、細幅化し、また、薄膜化する
傾向にある。その結果、例えばヒューズを構成するメタ
ルや多結晶シリコンなどの導電性膜も、細幅化し、ま
た、薄膜化する。このように、溶断される材料が少なく
なるとレーザによる起爆力が小さくなり、ヒューズを覆
う絶縁膜をさらに薄くしないと、的確な切断ができな
い。また、レーザのエネルギーを大きくすることによっ
て、未切断を低減することも考え得るが、高エネルギー
のレーザを照射するとヒューズ下の半導体基板中にまで
影響を与え、却って不良を増加させてしまう。 【００１０】本発明の目的は、冗長回路を備えた半導体
集積回路装置のヒューズの切断マージンを確保すること
にある。 【００１１】本発明の他の目的は、冗長回路を備えた半
導体集積回路装置のヒューズの切断マージンを確保する
ことにより、半導体集積回路装置の特性を向上させるこ
とにある。 【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。 【００１３】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 【００１４】本発明の半導体集積回路装置は、半導体基
板上のメモリセル形成領域に形成された情報転送用ＭＩ
ＳＦＥＴと容量素子から成るメモリセルおよび周辺回路
形成領域に形成されたヒューズとを有する半導体集積回
路装置であって、（ａ）前記情報転送用ＭＩＳＦＥＴ
は、前記半導体基板中に形成されたソースおよびドレイ
ンと、前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成された第１の導電性膜からなる
ゲート電極とを有し、（ｂ）前記情報転送用ＭＩＳＦＥ
Ｔのソースおよびドレイン上には、前記情報転送用ＭＩ
ＳＦＥＴと容量素子とを接続する接続部であって、第２
の導電性膜よりなる接続部が形成され、（ｃ）前記ヒュ
ーズは、前記第１および第２の導電性膜よりなる。 【００１５】 【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。 【００１６】本発明の実施の形態であるＤＲＡＭの製造
方法を図１〜図１１を用いて工程順に説明する。なお、
基板の断面を示す各図の左側部分はＤＲＡＭのメモリセ
ルが形成される領域（メモリセルアレイ部）を示し、右
側部分は周辺回路形成領域を示している。この周辺回路
形成領域には、論理回路を構成するＭＩＳＦＥＴやヒュ
ーズＦが形成される。 【００１７】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１をエッチングし、酸化シリコン膜５を埋
め込むことにより素子分離２を形成する。 【００１８】次に、半導体基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
し、熱処理を施すことにより、メモリセルアレイ部の半
導体基板１にｐ型ウエル３を形成し、周辺回路形成領域
の半導体基板１にｐ型ウエル３を形成する。 【００１９】次に、半導体基板１（ｐ型ウエル３）の表
面をウェット洗浄した後、熱酸化を施すことによりｐ型
ウエル３の表面に、ゲート酸化膜８を形成する。 【００２０】次に、ゲート酸化膜８の上部にリン（Ｐ）
をドープした低抵抗多結晶シリコン膜９をＣＶＤ（Chem
ical Vapor deposition）法で堆積する。続いて、その
上部に窒化シリコン膜１０を堆積し、ドライエッチング
することにより、ゲート電極ＧおよびフューズＦを形成
する領域に窒化シリコン膜１０を残す。次に、窒化シリ
コン膜１０をマスクにして多結晶シリコン膜９をドライ
エッチングすることにより、メモリセルアレイ部および
周辺回路形成領域に多結晶シリコン膜９からなるゲート
電極Ｇ（ゲート長：０．１５μｍ）およびフューズＦの
一部となる多結晶シリコン膜Ｆａを形成する。なお、メ
モリセルアレイ部に形成されたゲート電極Ｇは、ワード
線ＷＬとして機能する。図２は、図１のメモリセルアレ
イ部の半導体基板の要部平面図、図３は、周辺回路形成
領域のうち、ヒューズＦ形成領域の半導体基板の要部平
面図である。例えば、図１のメモリセルアレイ部は、図
２のＡ−Ａ断面に、図１の周辺回路形成領域のうち、ヒ
ューズＦ形成領域は、図３のＢ−Ｂ断面に対応する。図
２のＬは、ｐ型ウエル３が半導体基板１から露出してい
る領域を示す。 【００２１】次に、図４に示すように、ゲート電極Ｇの
両側のメモリセルアレイ部のｐ型ウエル３にｎ型不純物
（リン）を注入することによってｎ-型半導体領域１３
を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ
型不純物（ヒ素）を注入することによってｎ-型半導体
領域１４を形成する。次いで、半導体基板１上にＣＶＤ
法で窒化シリコン膜を堆積した後、異方的にエッチング
することによって、ゲート電極Ｇの側壁にサイドウォー
ルスペーサ１６を形成する。この際、フューズＦの一部
となる多結晶シリコン膜Ｆａおよびその上部の窒化シリ
コン膜１０の側壁にもサイドウォールスペーサ１６が残
存する。 【００２２】次に、周辺回路形成領域のｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ+型半導体領域１７（ソース、ドレイン）
を形成する。 【００２３】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。な
お、本実施の形態においては、周辺回路領域のｎチャネ
ル型ＭＩＳＦＥＴＱｎの形成工程を説明したが、ｐチャ
ネルＭＩＳＦＥＴを類似の工程で形成することができ
る。この場合、ｎチャネル型ＭＩＳＦＥＴＱｎの形成工
程と不純物の導電型が逆になる。 【００２４】続いて、図５に示すように、半導体基板１
の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、
酸化シリコン膜１９を化学的機械研磨（ＣＭＰ；Chemic
al Mechanical Polishing）法で研磨してその表面を平
坦化する。 【００２５】次に、メモリセルアレイ部のｎ-型半導体
領域１３の上部にコンタクトホール２０、２１を形成
し、半導体基板１（ｎ-型半導体領域１３）の表面を露
出させる。また、周辺回路形成領域のヒューズＦの一部
となる多結晶シリコンＦａ上の酸化シリコン膜１９を除
去する。 【００２６】次に、コンタクトホール２０、２１を通じ
てメモリセルアレイ部のｐ型ウエル３（ｎ-型半導体領
域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち
込みすることによって、ｎ+型半導体領域１７を形成す
る。ここまでの工程で、メモリセルアレイ部にｎチャネ
ル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが
形成される。 【００２７】次に、図６に示すように、半導体基板１上
にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結
晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シ
リコン膜をＣＭＰ法により研磨してコンタクトホール２
０、２１の内部のみに残すことによって、コンタクトホ
ール２０、２１の内部にプラグ２２を形成する。この
際、ヒューズ形成領域には、多結晶シリコン膜が残存す
る。続いて、この多結晶シリコン膜をエッチングするこ
とにより、窒化シリコン膜１０の上部に、ヒューズＦを
構成する多結晶シリコン膜Ｆｂを形成する。ここまでの
工程で、周辺回路形成領域に、多結晶シリコンＦａおよ
びＦｂよりなるヒューズＦが形成される。図７は、図６
のメモリセルアレイ部の半導体基板の要部平面図、図８
は、周辺回路形成領域のうち、ヒューズＦ形成領域の半
導体基板の要部平面図である。例えば、図６のメモリセ
ルアレイ部は、図７のＡ−Ａ断面に、図６の周辺回路形
成領域のうち、ヒューズＦ形成領域は、図８のＢ−Ｂ断
面に対応する。なお、窒化シリコン膜１０の上部の酸化
シリコン膜１９を除去することによりスルーホール２２
０を形成し、このスルーホール２２０内に、プラグ２２
と同様に、多結晶シリコン膜を埋め込むことにより多結
晶シリコン膜Ｆｂを形成してもよい。図９以降は、スル
ーホール２２０内に、多結晶シリコン膜を埋め込むこと
により多結晶シリコン膜Ｆｂを形成した場合を図示す
る。 【００２８】このように、本実施の形態によれば、ヒュ
ーズＦを多結晶シリコンＦａおよびＦｂにより構成した
ので、溶断される多結晶シリコンの量（多結晶シリコン
の厚さ）を確保することができる。即ち、レーザとの反
応層を確保でき、その結果、レーザによる起爆力が大き
くなり、ヒューズの的確な切断が可能となる。また、レ
ーザによる起爆力が大きくなり、後述する工程で形成さ
れるヒューズＦ上の絶縁膜（２３、３４、４０、４１、
５０等）のエッチング量を減らすことができる。その結
果、かかる絶縁膜のエッチングに要する時間を短縮する
ことができる。 【００２９】この後、メモリセルアレイ部においては、
プラグ２２上に、ビット線ＢＬや情報蓄積用容量素子
（キャパシタ）Ｃが形成され、周辺回路形成領域のＭＩ
ＳＦＥＴ上には、第１層配線３０等が形成される。これ
らの形成工程について以下説明する。 【００３０】まず、図９に示すように、酸化シリコン膜
１９の上部にＣＶＤ法で酸化シリコン膜２３を堆積した
後、周辺回路形成領域の酸化シリコン膜２３およびその
下層の酸化シリコン膜１９をドライエッチングすること
によって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ド
レイン（ｎ+型半導体領域１７）の上部にコンタクトホ
ール２４を形成する。また、メモリセルアレイ部のプラ
グ２２の上部にスルーホール２５を形成する。 【００３１】次いで、コンタクトホール２４およびスル
ーホール２５の内部を含む酸化シリコン膜２３の上部に
ＣＶＤ法で薄いＷＮ（窒化タングステン）膜を形成した
後、Ｗ（タングステン）膜を堆積する。次いで、酸化シ
リコン膜２３の上部のＷ膜等をＣＭＰ法で研磨し、これ
らの膜をコンタクトホール２４およびスルーホール２５
の内部のみに残すことによってプラグ２６を形成する。 【００３２】次に、メモリセルアレイ部のプラグ２６の
上部にビット線ＢＬを形成し、周辺回路形成領域のプラ
グ２６の上部に第１層目の配線３０、３１を形成する。
ビット線ＢＬおよび第１層目の配線３０、３１は、例え
ばプラグ２６上を含む酸化シリコン膜２３の上部にＣＶ
Ｄ法により薄いＷＮ膜を形成した後、スパッタリング法
でＷ膜を堆積した後、これらの積層膜を所望の形状に、
ドライエッチングすることによって形成する。 【００３３】次に、ビット線ＢＬおよび第１層目の配線
３０、３１の上部に酸化シリコン膜３４をＣＶＤ法で堆
積する。 【００３４】次に、メモリセルアレイ部の酸化シリコン
膜３４およびその下層の酸化シリコン膜２３をドライエ
ッチングしスルーホール３８を形成する。次に、酸化シ
リコン膜３４の上部にリンをドープしたｎ型多結晶シリ
コン膜をＣＶＤ法で堆積することによってスルーホール
３８の内部にｎ型多結晶シリコン膜を埋め込んだ後、ス
ルーホール３８の外部のｎ型多結晶シリコン膜を化学機
械研磨法（またはエッチバック）で除去することによっ
て、プラグ３９を形成する。 【００３５】次に、酸化シリコン膜３４の上部にＣＶＤ
法で窒化シリコン膜４０を堆積し、続いて窒化シリコン
膜４０の上部にＣＶＤ法で厚い酸化シリコン膜４１を堆
積した後、メモリアレイ部の酸化シリコン膜４１および
窒化シリコン膜４０をドライエッチングすることによ
り、スルーホール３８の上部に溝４２を形成する。 【００３６】次に、上記溝４２の内部を含む酸化シリコ
ン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープ
した低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、
溝４２の内部にフォトレジスト膜などを埋め込み、酸化
シリコン膜４１の上部の多結晶シリコン膜をエッチバッ
クすることによって、溝４２の内壁のみに残す。これに
より、溝４２の内壁に沿って情報蓄積用容量素子Ｃの下
部電極４３が形成される。 【００３７】次に、下部電極４３の上部に酸化タンタル
膜などで構成された容量絶縁膜４４とＴｉＮ膜などで構
成された上部電極４５とを形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続された情報蓄積用容量素子Ｃとで構成されるＤＲ
ＡＭのメモリセルが完成する。 【００３８】次いで、半導体基板１の上部にＣＶＤ法で
酸化シリコン膜５０を堆積し、周辺回路形成領域の第１
層配線３０の上部の酸化シリコン膜５０、４１、窒化シ
リコン膜４０および酸化シリコン膜３４をドライエッチ
ングすることによってスルーホール５１を形成する。そ
の後、スルーホール５１の内部に導電性膜を埋め込むこ
とによりプラグ５２を形成した後、プラグ５２および酸
化シリコン膜５０の上部に第２層目の配線５３、５５を
形成する。次いで、この第２層目配線５３、５５の上部
に酸化シリコン膜および窒化シリコン膜等からなるパッ
シベーション膜ＰＶを形成する。なお、第２層目の配線
５３、５５の上部に酸化シリコン膜を介して第３層配線
を形成した後、パッシベーション膜ＰＶを形成してもよ
い。図１０に、情報蓄積用容量素子Ｃ形成後のメモリセ
ルアレイ部の半導体基板の要部平面図を示す。図９のメ
モリセルアレイ部は、図１０のＡ−Ａ断面に対応する。
但し、図９のビット線ＢＬおよびその下層のプラグ２６
については、Ａ−Ａ断面より後方に位置するビット線Ｂ
Ｌ等の一部を示してある。 【００３９】この後、図１１に示すように、ヒューズＦ
上のパッシベーション膜ＰＶおよび酸化シリコン膜５
０、４１をエッチングすることによりヒューズＦ上に残
存する絶縁膜（酸化シリコン膜や窒化シリコン膜）の膜
厚が例えば１μｍ程度になるまでエッチングする。この
絶縁膜のエッチングは、前述したように、ヒューズの切
断に用いられるレーザのエネルギーをヒューズＦまで到
達させ、ヒューズを的確に切断するために行う。 【００４０】ここで、本実施の形態によれば、ヒューズ
Ｆを情報転送用ＭＩＳＦＥＴＱｓのゲート電極Ｇを構成
する多結晶シリコン膜Ｆａと、この情報転送用ＭＩＳＦ
ＥＴＱｓのソースおよびドレイン上のプラグ２２を構成
する多結晶シリコン膜Ｆｂとにより構成したので、溶断
される多結晶シリコンの量（多結晶シリコンの厚さ）を
確保され、レーザによる起爆力が大きくなっている。従
って、ヒューズ上の絶縁膜の膜厚を大きくすることがで
きる。その結果、ヒューズＦ上の絶縁膜のエッチング時
間を短縮することができる。 【００４１】即ち、図１２の左側の図に示すように、多
結晶シリコンＦａのみでヒューズＦを構成した場合に
は、溶断される多結晶シリコン膜Ｆａが少ないため、レ
ーザによる起爆力が小さくなり、ヒューズＦ上に残存す
る絶縁膜（酸化シリコン膜や窒化シリコン膜）の膜厚が
０．７μｍ程度になるまでエッチングする必要がある。
この際、厚さＤ１の絶縁膜をエッチングしなければなら
ない。これに対して、本実施の形態のように、ヒューズ
Ｆを２層の多結晶シリコンＦａおよびＦｂで構成した場
合には、溶断される多結晶シリコンの量（多結晶シリコ
ンの厚さ）を確保でき、レーザによる起爆力が大きくな
るので、図１２の右側の図に示すように、ヒューズＦ上
の絶縁膜をＤ２（＜Ｄ１）の厚さ分だけエッチングすれ
ばよい。 【００４２】この後、ウエハ（半導体基板）上の電極、
例えば、最上層配線５５と電気的に接続されるバンプ電
極（図示せず）に、プローブ針をあてて、半導体集積回
路装置の電気的試験（プローブテスト）を行う。その結
果、メモリセル等の不良が見つかった場合は、ヒューズ
Ｆをレーザにより溶断することにより、欠陥メモリセル
を含むメモリセル列に入るアドレス信号が、冗長救済用
のメモリセル列に入力されるようにする。 【００４３】ここで、本実施の形態によれば、ヒューズ
Ｆを、２層の導電性膜（多結晶シリコンＦａおよびＦ
ｂ）により構成したので、レーザによる起爆力が大きく
なっており、ヒューズＦの未切断を低減することができ
る。また、レーザのエネルギーを大きくしなくても的確
なヒューズＦの切断が行える。 【００４４】このように、ヒューズの切断マージンを確
保することができ、かかるヒューズを有する半導体集積
回路装置の特性を向上させることができる。 【００４５】なお、本実施の形態においては、ヒューズ
Ｆをゲート電極Ｇを構成する多結晶シリコンＦａとプラ
グ２２を構成する多結晶シリコンＦｂの２層で構成した
が、メモリセル、周辺回路形成領域のＭＩＳＦＥＴや配
線を構成する他の導電性膜（例えば、Ｗ膜等）を用いて
もよい。但し、本発明者らの試験によれば、金属膜を用
いた場合より、多結晶シリコン膜をヒューズとして用い
た方が、歩留まりが高いという結果を得ている。 【００４６】また、本実施の形態においては、ヒューズ
Ｆをゲート電極Ｇを構成する多結晶シリコンＦａとプラ
グ２２を構成する多結晶シリコンＦｂの２層で構成し、
比較的、下層の導電性膜を用いてヒューズＦを形成した
が、かかる部位より上層の導電性膜（例えば、キャパシ
タＣの下部電極や上部電極を構成する多結晶シリコン膜
等）を用いてヒューズを形成してもよい。但し、本発明
者らの試験によれば、上層の導電性膜を用いた場合よ
り、比較的下層の導電性膜を利用してヒューズを形成し
た方が、歩留まりが高いという結果を得ている。 【００４７】また、本実施の形態においては、ヒューズ
Ｆを２層の多結晶シリコンで構成したが、異なる導電性
膜（金属膜とシリコン膜等）によりヒューズを構成して
もよい。 【００４８】また、ヒューズＦを構成する２層の導電性
膜の間には、薄い絶縁膜（例えば、窒化シリコン膜１
０）が残存していても、溶断可能である。 【００４９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。 【００５０】 【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 【００５１】周辺回路形成領域のヒューズを２層の導電
性膜で構成したので、溶断される導電性膜の量（レーザ
との反応層）を確保でき、レーザによる起爆力を大きく
することができる。 【００５２】その結果、ヒューズの的確な切断が可能と
なり、半導体集積回路装置の特性を向上させることがで
きる。 【００５３】また、ヒューズ上の絶縁膜のエッチング量
を減らすことができ、かかる絶縁膜のエッチングに要す
る時間を短縮することができる。
置に関し、特に、ヒューズの切断によって不良メモリセ
ル等の救済を行なう冗長回路を備えた半導体集積回路装
置に適用して有効な技術に関する。 【０００２】 【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry)等のメモリＬＳＩは、製造工程で生じた欠陥を救済
するための冗長機能を備えることによって、製造歩留ま
りの向上を図っている。 【０００３】これは、半導体集積回路装置内にあらかじ
め冗長救済用のメモリセル列やメモリセル行（冗長回
路）を用意しておき、メモリアレイ内に欠陥メモリセル
（不良ビット）が生じた場合には、かかる欠陥メモリセ
ルに入るアドレス信号を、冗長救済用のメモリセル列に
入力することによって所望のメモリ動作を行わせるとい
う不良救済機能である。 【０００４】前記欠陥メモリセルと冗長救済用のメモリ
セルとの切り換えは、アドレス切り換え回路に接続され
たヒューズを切断することによって行なわれる。ヒュー
ズの切断には、電流溶断方式やレーザ溶断方式などが採
用されているが、プログラムの自由度が高く、面積効率
上も有利なレーザ溶断方式が主に採用されている。 【０００５】 【発明が解決しようとする課題】このような欠陥救済用
のヒューズは、電極や配線等を構成するメタルや多結晶
シリコンなどの導電性膜で構成され、例えば、半導体基
板上に形成されるＤＲＡＭメモリセル等の半導体素子や
配線を形成する工程中に形成される。そして、半導体集
積回路を構成するこれらの半導体素子や配線が形成され
た最終工程で、いわゆるプローブ検査を行い、これによ
って欠陥セルが見出された場合は、前記ヒューズを切断
することによって、欠陥メモリセルに対応するアドレス
を冗長救済用欠陥セルに割り付けする。 【０００６】ここで、ヒューズの切断に、前述のレーザ
溶断方式を採用する場合、ヒューズを覆っている絶縁膜
が厚いと、照射するレーザのエネルギーがヒューズに到
達せず、ヒューズが切断できないので、ヒューズを覆う
絶縁膜をエッチングしてその膜厚を約０．７μm 程度ま
で薄くしておく必要がある。 【０００７】一方、半導体集積回路装置の微細化、高集
積化により、半導体素子（ＭＩＳＦＥＴ、容量素子等）
や配線の積層化が進んでいる。従って、ヒューズを覆う
絶縁膜は、厚くなる傾向にある。 【０００８】また、ＤＲＡＭ等の容量素子を有するメモ
リセルにおいては、小面積で高容量を得るため、厚い絶
縁膜に溝を形成し、その溝の側壁に沿って容量素子を形
成することで、容量絶縁膜の表面積の増加を図ってい
る。その結果、ヒューズを覆う絶縁膜は、益々厚くなっ
てしまう。 【０００９】逆に、半導体集積回路装置の微細化、高集
積化により、電極や配線等を構成するメタルや多結晶シ
リコンなどの導電性膜は、細幅化し、また、薄膜化する
傾向にある。その結果、例えばヒューズを構成するメタ
ルや多結晶シリコンなどの導電性膜も、細幅化し、ま
た、薄膜化する。このように、溶断される材料が少なく
なるとレーザによる起爆力が小さくなり、ヒューズを覆
う絶縁膜をさらに薄くしないと、的確な切断ができな
い。また、レーザのエネルギーを大きくすることによっ
て、未切断を低減することも考え得るが、高エネルギー
のレーザを照射するとヒューズ下の半導体基板中にまで
影響を与え、却って不良を増加させてしまう。 【００１０】本発明の目的は、冗長回路を備えた半導体
集積回路装置のヒューズの切断マージンを確保すること
にある。 【００１１】本発明の他の目的は、冗長回路を備えた半
導体集積回路装置のヒューズの切断マージンを確保する
ことにより、半導体集積回路装置の特性を向上させるこ
とにある。 【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。 【００１３】 【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 【００１４】本発明の半導体集積回路装置は、半導体基
板上のメモリセル形成領域に形成された情報転送用ＭＩ
ＳＦＥＴと容量素子から成るメモリセルおよび周辺回路
形成領域に形成されたヒューズとを有する半導体集積回
路装置であって、（ａ）前記情報転送用ＭＩＳＦＥＴ
は、前記半導体基板中に形成されたソースおよびドレイ
ンと、前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成された第１の導電性膜からなる
ゲート電極とを有し、（ｂ）前記情報転送用ＭＩＳＦＥ
Ｔのソースおよびドレイン上には、前記情報転送用ＭＩ
ＳＦＥＴと容量素子とを接続する接続部であって、第２
の導電性膜よりなる接続部が形成され、（ｃ）前記ヒュ
ーズは、前記第１および第２の導電性膜よりなる。 【００１５】 【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。 【００１６】本発明の実施の形態であるＤＲＡＭの製造
方法を図１〜図１１を用いて工程順に説明する。なお、
基板の断面を示す各図の左側部分はＤＲＡＭのメモリセ
ルが形成される領域（メモリセルアレイ部）を示し、右
側部分は周辺回路形成領域を示している。この周辺回路
形成領域には、論理回路を構成するＭＩＳＦＥＴやヒュ
ーズＦが形成される。 【００１７】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１をエッチングし、酸化シリコン膜５を埋
め込むことにより素子分離２を形成する。 【００１８】次に、半導体基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
し、熱処理を施すことにより、メモリセルアレイ部の半
導体基板１にｐ型ウエル３を形成し、周辺回路形成領域
の半導体基板１にｐ型ウエル３を形成する。 【００１９】次に、半導体基板１（ｐ型ウエル３）の表
面をウェット洗浄した後、熱酸化を施すことによりｐ型
ウエル３の表面に、ゲート酸化膜８を形成する。 【００２０】次に、ゲート酸化膜８の上部にリン（Ｐ）
をドープした低抵抗多結晶シリコン膜９をＣＶＤ（Chem
ical Vapor deposition）法で堆積する。続いて、その
上部に窒化シリコン膜１０を堆積し、ドライエッチング
することにより、ゲート電極ＧおよびフューズＦを形成
する領域に窒化シリコン膜１０を残す。次に、窒化シリ
コン膜１０をマスクにして多結晶シリコン膜９をドライ
エッチングすることにより、メモリセルアレイ部および
周辺回路形成領域に多結晶シリコン膜９からなるゲート
電極Ｇ（ゲート長：０．１５μｍ）およびフューズＦの
一部となる多結晶シリコン膜Ｆａを形成する。なお、メ
モリセルアレイ部に形成されたゲート電極Ｇは、ワード
線ＷＬとして機能する。図２は、図１のメモリセルアレ
イ部の半導体基板の要部平面図、図３は、周辺回路形成
領域のうち、ヒューズＦ形成領域の半導体基板の要部平
面図である。例えば、図１のメモリセルアレイ部は、図
２のＡ−Ａ断面に、図１の周辺回路形成領域のうち、ヒ
ューズＦ形成領域は、図３のＢ−Ｂ断面に対応する。図
２のＬは、ｐ型ウエル３が半導体基板１から露出してい
る領域を示す。 【００２１】次に、図４に示すように、ゲート電極Ｇの
両側のメモリセルアレイ部のｐ型ウエル３にｎ型不純物
（リン）を注入することによってｎ-型半導体領域１３
を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ
型不純物（ヒ素）を注入することによってｎ-型半導体
領域１４を形成する。次いで、半導体基板１上にＣＶＤ
法で窒化シリコン膜を堆積した後、異方的にエッチング
することによって、ゲート電極Ｇの側壁にサイドウォー
ルスペーサ１６を形成する。この際、フューズＦの一部
となる多結晶シリコン膜Ｆａおよびその上部の窒化シリ
コン膜１０の側壁にもサイドウォールスペーサ１６が残
存する。 【００２２】次に、周辺回路形成領域のｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ+型半導体領域１７（ソース、ドレイン）
を形成する。 【００２３】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。な
お、本実施の形態においては、周辺回路領域のｎチャネ
ル型ＭＩＳＦＥＴＱｎの形成工程を説明したが、ｐチャ
ネルＭＩＳＦＥＴを類似の工程で形成することができ
る。この場合、ｎチャネル型ＭＩＳＦＥＴＱｎの形成工
程と不純物の導電型が逆になる。 【００２４】続いて、図５に示すように、半導体基板１
の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、
酸化シリコン膜１９を化学的機械研磨（ＣＭＰ；Chemic
al Mechanical Polishing）法で研磨してその表面を平
坦化する。 【００２５】次に、メモリセルアレイ部のｎ-型半導体
領域１３の上部にコンタクトホール２０、２１を形成
し、半導体基板１（ｎ-型半導体領域１３）の表面を露
出させる。また、周辺回路形成領域のヒューズＦの一部
となる多結晶シリコンＦａ上の酸化シリコン膜１９を除
去する。 【００２６】次に、コンタクトホール２０、２１を通じ
てメモリセルアレイ部のｐ型ウエル３（ｎ-型半導体領
域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち
込みすることによって、ｎ+型半導体領域１７を形成す
る。ここまでの工程で、メモリセルアレイ部にｎチャネ
ル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが
形成される。 【００２７】次に、図６に示すように、半導体基板１上
にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結
晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シ
リコン膜をＣＭＰ法により研磨してコンタクトホール２
０、２１の内部のみに残すことによって、コンタクトホ
ール２０、２１の内部にプラグ２２を形成する。この
際、ヒューズ形成領域には、多結晶シリコン膜が残存す
る。続いて、この多結晶シリコン膜をエッチングするこ
とにより、窒化シリコン膜１０の上部に、ヒューズＦを
構成する多結晶シリコン膜Ｆｂを形成する。ここまでの
工程で、周辺回路形成領域に、多結晶シリコンＦａおよ
びＦｂよりなるヒューズＦが形成される。図７は、図６
のメモリセルアレイ部の半導体基板の要部平面図、図８
は、周辺回路形成領域のうち、ヒューズＦ形成領域の半
導体基板の要部平面図である。例えば、図６のメモリセ
ルアレイ部は、図７のＡ−Ａ断面に、図６の周辺回路形
成領域のうち、ヒューズＦ形成領域は、図８のＢ−Ｂ断
面に対応する。なお、窒化シリコン膜１０の上部の酸化
シリコン膜１９を除去することによりスルーホール２２
０を形成し、このスルーホール２２０内に、プラグ２２
と同様に、多結晶シリコン膜を埋め込むことにより多結
晶シリコン膜Ｆｂを形成してもよい。図９以降は、スル
ーホール２２０内に、多結晶シリコン膜を埋め込むこと
により多結晶シリコン膜Ｆｂを形成した場合を図示す
る。 【００２８】このように、本実施の形態によれば、ヒュ
ーズＦを多結晶シリコンＦａおよびＦｂにより構成した
ので、溶断される多結晶シリコンの量（多結晶シリコン
の厚さ）を確保することができる。即ち、レーザとの反
応層を確保でき、その結果、レーザによる起爆力が大き
くなり、ヒューズの的確な切断が可能となる。また、レ
ーザによる起爆力が大きくなり、後述する工程で形成さ
れるヒューズＦ上の絶縁膜（２３、３４、４０、４１、
５０等）のエッチング量を減らすことができる。その結
果、かかる絶縁膜のエッチングに要する時間を短縮する
ことができる。 【００２９】この後、メモリセルアレイ部においては、
プラグ２２上に、ビット線ＢＬや情報蓄積用容量素子
（キャパシタ）Ｃが形成され、周辺回路形成領域のＭＩ
ＳＦＥＴ上には、第１層配線３０等が形成される。これ
らの形成工程について以下説明する。 【００３０】まず、図９に示すように、酸化シリコン膜
１９の上部にＣＶＤ法で酸化シリコン膜２３を堆積した
後、周辺回路形成領域の酸化シリコン膜２３およびその
下層の酸化シリコン膜１９をドライエッチングすること
によって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ド
レイン（ｎ+型半導体領域１７）の上部にコンタクトホ
ール２４を形成する。また、メモリセルアレイ部のプラ
グ２２の上部にスルーホール２５を形成する。 【００３１】次いで、コンタクトホール２４およびスル
ーホール２５の内部を含む酸化シリコン膜２３の上部に
ＣＶＤ法で薄いＷＮ（窒化タングステン）膜を形成した
後、Ｗ（タングステン）膜を堆積する。次いで、酸化シ
リコン膜２３の上部のＷ膜等をＣＭＰ法で研磨し、これ
らの膜をコンタクトホール２４およびスルーホール２５
の内部のみに残すことによってプラグ２６を形成する。 【００３２】次に、メモリセルアレイ部のプラグ２６の
上部にビット線ＢＬを形成し、周辺回路形成領域のプラ
グ２６の上部に第１層目の配線３０、３１を形成する。
ビット線ＢＬおよび第１層目の配線３０、３１は、例え
ばプラグ２６上を含む酸化シリコン膜２３の上部にＣＶ
Ｄ法により薄いＷＮ膜を形成した後、スパッタリング法
でＷ膜を堆積した後、これらの積層膜を所望の形状に、
ドライエッチングすることによって形成する。 【００３３】次に、ビット線ＢＬおよび第１層目の配線
３０、３１の上部に酸化シリコン膜３４をＣＶＤ法で堆
積する。 【００３４】次に、メモリセルアレイ部の酸化シリコン
膜３４およびその下層の酸化シリコン膜２３をドライエ
ッチングしスルーホール３８を形成する。次に、酸化シ
リコン膜３４の上部にリンをドープしたｎ型多結晶シリ
コン膜をＣＶＤ法で堆積することによってスルーホール
３８の内部にｎ型多結晶シリコン膜を埋め込んだ後、ス
ルーホール３８の外部のｎ型多結晶シリコン膜を化学機
械研磨法（またはエッチバック）で除去することによっ
て、プラグ３９を形成する。 【００３５】次に、酸化シリコン膜３４の上部にＣＶＤ
法で窒化シリコン膜４０を堆積し、続いて窒化シリコン
膜４０の上部にＣＶＤ法で厚い酸化シリコン膜４１を堆
積した後、メモリアレイ部の酸化シリコン膜４１および
窒化シリコン膜４０をドライエッチングすることによ
り、スルーホール３８の上部に溝４２を形成する。 【００３６】次に、上記溝４２の内部を含む酸化シリコ
ン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープ
した低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、
溝４２の内部にフォトレジスト膜などを埋め込み、酸化
シリコン膜４１の上部の多結晶シリコン膜をエッチバッ
クすることによって、溝４２の内壁のみに残す。これに
より、溝４２の内壁に沿って情報蓄積用容量素子Ｃの下
部電極４３が形成される。 【００３７】次に、下部電極４３の上部に酸化タンタル
膜などで構成された容量絶縁膜４４とＴｉＮ膜などで構
成された上部電極４５とを形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続された情報蓄積用容量素子Ｃとで構成されるＤＲ
ＡＭのメモリセルが完成する。 【００３８】次いで、半導体基板１の上部にＣＶＤ法で
酸化シリコン膜５０を堆積し、周辺回路形成領域の第１
層配線３０の上部の酸化シリコン膜５０、４１、窒化シ
リコン膜４０および酸化シリコン膜３４をドライエッチ
ングすることによってスルーホール５１を形成する。そ
の後、スルーホール５１の内部に導電性膜を埋め込むこ
とによりプラグ５２を形成した後、プラグ５２および酸
化シリコン膜５０の上部に第２層目の配線５３、５５を
形成する。次いで、この第２層目配線５３、５５の上部
に酸化シリコン膜および窒化シリコン膜等からなるパッ
シベーション膜ＰＶを形成する。なお、第２層目の配線
５３、５５の上部に酸化シリコン膜を介して第３層配線
を形成した後、パッシベーション膜ＰＶを形成してもよ
い。図１０に、情報蓄積用容量素子Ｃ形成後のメモリセ
ルアレイ部の半導体基板の要部平面図を示す。図９のメ
モリセルアレイ部は、図１０のＡ−Ａ断面に対応する。
但し、図９のビット線ＢＬおよびその下層のプラグ２６
については、Ａ−Ａ断面より後方に位置するビット線Ｂ
Ｌ等の一部を示してある。 【００３９】この後、図１１に示すように、ヒューズＦ
上のパッシベーション膜ＰＶおよび酸化シリコン膜５
０、４１をエッチングすることによりヒューズＦ上に残
存する絶縁膜（酸化シリコン膜や窒化シリコン膜）の膜
厚が例えば１μｍ程度になるまでエッチングする。この
絶縁膜のエッチングは、前述したように、ヒューズの切
断に用いられるレーザのエネルギーをヒューズＦまで到
達させ、ヒューズを的確に切断するために行う。 【００４０】ここで、本実施の形態によれば、ヒューズ
Ｆを情報転送用ＭＩＳＦＥＴＱｓのゲート電極Ｇを構成
する多結晶シリコン膜Ｆａと、この情報転送用ＭＩＳＦ
ＥＴＱｓのソースおよびドレイン上のプラグ２２を構成
する多結晶シリコン膜Ｆｂとにより構成したので、溶断
される多結晶シリコンの量（多結晶シリコンの厚さ）を
確保され、レーザによる起爆力が大きくなっている。従
って、ヒューズ上の絶縁膜の膜厚を大きくすることがで
きる。その結果、ヒューズＦ上の絶縁膜のエッチング時
間を短縮することができる。 【００４１】即ち、図１２の左側の図に示すように、多
結晶シリコンＦａのみでヒューズＦを構成した場合に
は、溶断される多結晶シリコン膜Ｆａが少ないため、レ
ーザによる起爆力が小さくなり、ヒューズＦ上に残存す
る絶縁膜（酸化シリコン膜や窒化シリコン膜）の膜厚が
０．７μｍ程度になるまでエッチングする必要がある。
この際、厚さＤ１の絶縁膜をエッチングしなければなら
ない。これに対して、本実施の形態のように、ヒューズ
Ｆを２層の多結晶シリコンＦａおよびＦｂで構成した場
合には、溶断される多結晶シリコンの量（多結晶シリコ
ンの厚さ）を確保でき、レーザによる起爆力が大きくな
るので、図１２の右側の図に示すように、ヒューズＦ上
の絶縁膜をＤ２（＜Ｄ１）の厚さ分だけエッチングすれ
ばよい。 【００４２】この後、ウエハ（半導体基板）上の電極、
例えば、最上層配線５５と電気的に接続されるバンプ電
極（図示せず）に、プローブ針をあてて、半導体集積回
路装置の電気的試験（プローブテスト）を行う。その結
果、メモリセル等の不良が見つかった場合は、ヒューズ
Ｆをレーザにより溶断することにより、欠陥メモリセル
を含むメモリセル列に入るアドレス信号が、冗長救済用
のメモリセル列に入力されるようにする。 【００４３】ここで、本実施の形態によれば、ヒューズ
Ｆを、２層の導電性膜（多結晶シリコンＦａおよびＦ
ｂ）により構成したので、レーザによる起爆力が大きく
なっており、ヒューズＦの未切断を低減することができ
る。また、レーザのエネルギーを大きくしなくても的確
なヒューズＦの切断が行える。 【００４４】このように、ヒューズの切断マージンを確
保することができ、かかるヒューズを有する半導体集積
回路装置の特性を向上させることができる。 【００４５】なお、本実施の形態においては、ヒューズ
Ｆをゲート電極Ｇを構成する多結晶シリコンＦａとプラ
グ２２を構成する多結晶シリコンＦｂの２層で構成した
が、メモリセル、周辺回路形成領域のＭＩＳＦＥＴや配
線を構成する他の導電性膜（例えば、Ｗ膜等）を用いて
もよい。但し、本発明者らの試験によれば、金属膜を用
いた場合より、多結晶シリコン膜をヒューズとして用い
た方が、歩留まりが高いという結果を得ている。 【００４６】また、本実施の形態においては、ヒューズ
Ｆをゲート電極Ｇを構成する多結晶シリコンＦａとプラ
グ２２を構成する多結晶シリコンＦｂの２層で構成し、
比較的、下層の導電性膜を用いてヒューズＦを形成した
が、かかる部位より上層の導電性膜（例えば、キャパシ
タＣの下部電極や上部電極を構成する多結晶シリコン膜
等）を用いてヒューズを形成してもよい。但し、本発明
者らの試験によれば、上層の導電性膜を用いた場合よ
り、比較的下層の導電性膜を利用してヒューズを形成し
た方が、歩留まりが高いという結果を得ている。 【００４７】また、本実施の形態においては、ヒューズ
Ｆを２層の多結晶シリコンで構成したが、異なる導電性
膜（金属膜とシリコン膜等）によりヒューズを構成して
もよい。 【００４８】また、ヒューズＦを構成する２層の導電性
膜の間には、薄い絶縁膜（例えば、窒化シリコン膜１
０）が残存していても、溶断可能である。 【００４９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。 【００５０】 【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 【００５１】周辺回路形成領域のヒューズを２層の導電
性膜で構成したので、溶断される導電性膜の量（レーザ
との反応層）を確保でき、レーザによる起爆力を大きく
することができる。 【００５２】その結果、ヒューズの的確な切断が可能と
なり、半導体集積回路装置の特性を向上させることがで
きる。 【００５３】また、ヒューズ上の絶縁膜のエッチング量
を減らすことができ、かかる絶縁膜のエッチングに要す
る時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図１０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。 【図１１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。 【図１２】本発明の実施の形態の効果を説明するための
半導体集積回路装置の基板の要部断面図である。 【符号の説明】 １ 半導体基板 ２ 素子分離溝 ３ p型ウエル ５ 酸化シリコン膜 ８ ゲート酸化膜 Ｇ ゲート電極 ９ 多結晶シリコン膜 １０ 窒化シリコン膜 １３ ｎ-型半導体領域 １４ ｎ-型半導体領域 １６ サイドウォールスペーサ １７ ｎ+型半導体領域 １９ 酸化シリコン膜 ２０、２１ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２４ コンタクトホール ２２０ スルーホール ２５ スルーホール ２６ プラグ ３０、３１ 配線 ３４ 酸化シリコン膜 ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 下部電極 ４４ 容量絶縁膜 ４５ 上部電極 ５０ 酸化シリコン膜 ５１ スルーホール ５２ プラグ ５３、５５ 配線 ＰＶ パッシベーション膜 ＢＬ ビット線 ＷＬ ワード線 Ｆ ヒューズ Ｆａ 多結晶シリコン膜 Ｆｂ 多結晶シリコン膜 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｓ 情報転送用ＭＩＳＦＥＴ
の製造方法を示す基板の要部断面図である。 【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部平面図である。 【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示す基板の要部断面図である。 【図１０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部平面図である。 【図１１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。 【図１２】本発明の実施の形態の効果を説明するための
半導体集積回路装置の基板の要部断面図である。 【符号の説明】 １ 半導体基板 ２ 素子分離溝 ３ p型ウエル ５ 酸化シリコン膜 ８ ゲート酸化膜 Ｇ ゲート電極 ９ 多結晶シリコン膜 １０ 窒化シリコン膜 １３ ｎ-型半導体領域 １４ ｎ-型半導体領域 １６ サイドウォールスペーサ １７ ｎ+型半導体領域 １９ 酸化シリコン膜 ２０、２１ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２４ コンタクトホール ２２０ スルーホール ２５ スルーホール ２６ プラグ ３０、３１ 配線 ３４ 酸化シリコン膜 ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 下部電極 ４４ 容量絶縁膜 ４５ 上部電極 ５０ 酸化シリコン膜 ５１ スルーホール ５２ プラグ ５３、５５ 配線 ＰＶ パッシベーション膜 ＢＬ ビット線 ＷＬ ワード線 Ｆ ヒューズ Ｆａ 多結晶シリコン膜 Ｆｂ 多結晶シリコン膜 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｓ 情報転送用ＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古川 貴史
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 松山 浩治
茨城県ひたちなか市堀口730番地 日立エ
ル・エス・アイ・テクノロジーズ株式会社
内
Ｆターム(参考） 5F064 BB14 CC09 CC23 DD01 EE22
EE27 FF02 FF27 FF30 FF42
GG03
5F083 AD31 AD48 AD49 AD62 JA06
JA39 JA40 MA03 MA06 MA17
MA20 PR40 PR43 PR44 PR46
PR53 PR54 PR56 ZA06 ZA10
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上のメモリセル形成領域に形
成された情報転送用ＭＩＳＦＥＴと容量素子から成るメ
モリセルおよび周辺回路形成領域に形成されたヒューズ
とを有する半導体集積回路装置であって、 （ａ）前記情報転送用ＭＩＳＦＥＴは、前記半導体基板
中に形成されたソースおよびドレインと、前記ソースと
ドレインとの間の半導体基板上にゲート絶縁膜を介して
形成された第１の導電性膜からなるゲート電極とを有
し、 （ｂ）前記情報転送用ＭＩＳＦＥＴのソースおよびドレ
イン上には、前記情報転送用ＭＩＳＦＥＴと容量素子と
を接続する接続部であって、第２の導電性膜よりなる接
続部が形成され、 （ｃ）前記ヒューズは、前記第１および第２の導電性膜
よりなること、を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279066A JP2003086709A (ja) | 2001-09-14 | 2001-09-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001279066A JP2003086709A (ja) | 2001-09-14 | 2001-09-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086709A true JP2003086709A (ja) | 2003-03-20 |
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ID=19103325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279066A Pending JP2003086709A (ja) | 2001-09-14 | 2001-09-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086709A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718614B1 (ko) | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| WO2016084202A1 (ja) * | 2014-11-27 | 2016-06-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-09-14 JP JP2001279066A patent/JP2003086709A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100718614B1 (ko) | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
| WO2016084202A1 (ja) * | 2014-11-27 | 2016-06-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JPWO2016084202A1 (ja) * | 2014-11-27 | 2017-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9917054B2 (en) | 2014-11-27 | 2018-03-13 | Renesas Electronics Corporation | Semiconductor device including a fuse formed on a high thermal conductivity insulating film |
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