JPH10303259A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10303259A JPH10303259A JP9111520A JP11152097A JPH10303259A JP H10303259 A JPH10303259 A JP H10303259A JP 9111520 A JP9111520 A JP 9111520A JP 11152097 A JP11152097 A JP 11152097A JP H10303259 A JPH10303259 A JP H10303259A
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Abstract
(57)【要約】
【課題】 プローブ検査時しか使用しないプローブ検査
用パッドをチップから取り除いて、チップ面積を小さく
した半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 ウエハ処理によって、ウエハ１に半導体
集積回路装置が形成されているチップ２が複数個形成さ
れ、チップ２のプローブ検査用パッド５がウエハ１のス
クライブ部３に形成されており、プローブ検査後に、ス
クライブ部が切断されて、プローブ検査用パッド５が取
り除かれているものである。
用パッドをチップから取り除いて、チップ面積を小さく
した半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 ウエハ処理によって、ウエハ１に半導体
集積回路装置が形成されているチップ２が複数個形成さ
れ、チップ２のプローブ検査用パッド５がウエハ１のス
クライブ部３に形成されており、プローブ検査後に、ス
クライブ部が切断されて、プローブ検査用パッド５が取
り除かれているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、プローブ検査時し
か使用しないプローブ検査用パッドをチップから取り除
いて、チップ面積を小さくしたメモリ系の半導体集積回
路装置およびその製造方法に関するものである。
置およびその製造方法に関し、特に、プローブ検査時し
か使用しないプローブ検査用パッドをチップから取り除
いて、チップ面積を小さくしたメモリ系の半導体集積回
路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】本発明者は、半導体集積回路装置につい
て検討した。以下は、本発明者によって検討された技術
であり、その概要は次のとおりである。
て検討した。以下は、本発明者によって検討された技術
であり、その概要は次のとおりである。
【０００３】すなわち、メモリ系の半導体集積回路装置
において、プローブ検査時しか使用しないパッドが、組
立時に使用するボンディングパッドと一緒にチップ端あ
るいはチップ中央に配置されている。
において、プローブ検査時しか使用しないパッドが、組
立時に使用するボンディングパッドと一緒にチップ端あ
るいはチップ中央に配置されている。
【０００４】例えば、ＤＲＡＭ（Dynamic Random Acces
s Memory）を有する半導体集積回路装置において、チッ
プの上方にリードフレーム先端がくるような構造である
ＬＯＣ（Lead On Chip）構造が主流であり、ボンディン
グパッドとプローブ検査用パッドがチップ中央に一列に
配置されている。
s Memory）を有する半導体集積回路装置において、チッ
プの上方にリードフレーム先端がくるような構造である
ＬＯＣ（Lead On Chip）構造が主流であり、ボンディン
グパッドとプローブ検査用パッドがチップ中央に一列に
配置されている。
【０００５】なお、ＤＲＡＭを有する半導体集積回路装
置について記載されている文献としては、例えば特開平
３−２１４６６９号公報に記載されているものがある。
置について記載されている文献としては、例えば特開平
３−２１４６６９号公報に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＤ
ＲＡＭを有する半導体集積回路装置において、ボンディ
ングパッドとプローブ検査用パッドがチップ中央に一列
に配置されていることにより、総パッド数でチップの長
辺の長さが大きくなり、チップの面積が増加するという
問題点が発生している。
ＲＡＭを有する半導体集積回路装置において、ボンディ
ングパッドとプローブ検査用パッドがチップ中央に一列
に配置されていることにより、総パッド数でチップの長
辺の長さが大きくなり、チップの面積が増加するという
問題点が発生している。
【０００７】本発明の目的は、プローブ検査時しか使用
しないプローブ検査用パッドをチップから取り除いて、
チップ面積を小さくした半導体集積回路装置およびその
製造方法を提供することにある。
しないプローブ検査用パッドをチップから取り除いて、
チップ面積を小さくした半導体集積回路装置およびその
製造方法を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、ウエハ処理によって、ウエハに半導体集積回路装置
が形成されているチップが複数個形成され、チップのプ
ローブ検査用パッドがウエハのスクライブ部に形成され
ており、プローブ検査後に、スクライブ部が切断され
て、プローブ検査用パッドが取り除かれているものであ
る。
は、ウエハ処理によって、ウエハに半導体集積回路装置
が形成されているチップが複数個形成され、チップのプ
ローブ検査用パッドがウエハのスクライブ部に形成され
ており、プローブ検査後に、スクライブ部が切断され
て、プローブ検査用パッドが取り除かれているものであ
る。
【００１１】また、本発明の半導体集積回路装置の製造
方法は、ウエハ処理によって、ウエハのチップの領域に
半導体集積回路装置の半導体素子とその多層配線層とを
形成する工程と、前記の工程を流用して、ウエハのスク
ライブ部に、チップのプローブ検査用配線層およびプロ
ーブ検査用配線層と電気的に接続されているプローブ検
査用パッドを形成する工程とを有するものである。
方法は、ウエハ処理によって、ウエハのチップの領域に
半導体集積回路装置の半導体素子とその多層配線層とを
形成する工程と、前記の工程を流用して、ウエハのスク
ライブ部に、チップのプローブ検査用配線層およびプロ
ーブ検査用配線層と電気的に接続されているプローブ検
査用パッドを形成する工程とを有するものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１３】図１は、本発明の一実施の形態である半導
体集積回路装置が形成されているチップとスクライブ部
が配置されているウエハの平面の一部を示す概略平面図
である。図２は、図１におけるＡ−Ａ矢視断面を示す概
略断面図である。本実施の形態の半導体集積回路装置
は、メモリ系のＤＲＡＭを有するものである。
体集積回路装置が形成されているチップとスクライブ部
が配置されているウエハの平面の一部を示す概略平面図
である。図２は、図１におけるＡ−Ａ矢視断面を示す概
略断面図である。本実施の形態の半導体集積回路装置
は、メモリ系のＤＲＡＭを有するものである。
【００１４】図１および図２に示すように、本実施の形
態のウエハ１には、メモリ系のＤＲＡＭを有する半導体
集積回路装置が形成されているチップ２と、各チップ２
の間にスクライブ部３とが配置されている。
態のウエハ１には、メモリ系のＤＲＡＭを有する半導体
集積回路装置が形成されているチップ２と、各チップ２
の間にスクライブ部３とが配置されている。
【００１５】チップ２の中央部には、複数のボンディン
グパッド４が配置されている。また、チップ２の周辺の
スクライブ部３には、プローブ検査時しか使用しないプ
ローブ検査用パッド５が配置されている。この場合、プ
ローブ検査用パッド５は、半導体集積回路装置の半導体
素子、多層配線層などのチェックを行う際、または内部
電源の値を決定するためのチェックを行う際のプローブ
検査時にのみ使用されるものである。なお、図１におけ
る点線は、スクライブ部３の中央線を示しているもので
あり、図２における点線は、チップ２とスクライブ部３
との間の境界線であり、チップ２が切断された場合の切
断線を示しているものである。
グパッド４が配置されている。また、チップ２の周辺の
スクライブ部３には、プローブ検査時しか使用しないプ
ローブ検査用パッド５が配置されている。この場合、プ
ローブ検査用パッド５は、半導体集積回路装置の半導体
素子、多層配線層などのチェックを行う際、または内部
電源の値を決定するためのチェックを行う際のプローブ
検査時にのみ使用されるものである。なお、図１におけ
る点線は、スクライブ部３の中央線を示しているもので
あり、図２における点線は、チップ２とスクライブ部３
との間の境界線であり、チップ２が切断された場合の切
断線を示しているものである。
【００１６】また、本実施の形態のウエハ１は、ウエハ
状の例えば単結晶シリコンからなるｐ型の半導体基板６
の表面の選択的な領域に素子分離用のフィールド絶縁膜
７が形成されており、半導体基板６の活性領域にＭＯＳ
ＦＥＴが形成されている。８は、ＭＯＳＦＥＴのドレイ
ンとなっているｎ型の半導体領域であり、９は、チップ
２の配線層とプローブ検査用パッド５とを電気的に接続
するためのｎ型の半導体領域であり、ＭＯＳＦＥＴのソ
ース／ドレインとしてのｎ型の半導体領域８を形成する
製造工程を用いて、ｎ型の半導体領域９が形成されてい
るものである。
状の例えば単結晶シリコンからなるｐ型の半導体基板６
の表面の選択的な領域に素子分離用のフィールド絶縁膜
７が形成されており、半導体基板６の活性領域にＭＯＳ
ＦＥＴが形成されている。８は、ＭＯＳＦＥＴのドレイ
ンとなっているｎ型の半導体領域であり、９は、チップ
２の配線層とプローブ検査用パッド５とを電気的に接続
するためのｎ型の半導体領域であり、ＭＯＳＦＥＴのソ
ース／ドレインとしてのｎ型の半導体領域８を形成する
製造工程を用いて、ｎ型の半導体領域９が形成されてい
るものである。
【００１７】また、半導体基板６の上のチップ２の領域
に多層配線層が形成されていると共にスクライブ部３に
も多層配線層が形成されている。
に多層配線層が形成されていると共にスクライブ部３に
も多層配線層が形成されている。
【００１８】この場合、チップ２の領域の多層配線層
は、第１の配線層１２、第２の配線層１５および第３の
配線層１８を有する。また、スクライブ部３の多層配線
層は、第１の配線層１２ａ、第２の配線層１５ａおよび
第３の配線層１８ａを有する。
は、第１の配線層１２、第２の配線層１５および第３の
配線層１８を有する。また、スクライブ部３の多層配線
層は、第１の配線層１２ａ、第２の配線層１５ａおよび
第３の配線層１８ａを有する。
【００１９】次に、本実施の形態の半導体集積回路装置
の製造方法を説明する。
の製造方法を説明する。
【００２０】まず、ウエハ状の例えば単結晶シリコンか
らなるｐ型の半導体基板６の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜７を形成した後、半導体基板６の活性領域にＭＯＳＦ
ＥＴを形成する。この製造工程および後述する製造工程
はウエハ処理によって行っている。また、８は、ＭＯＳ
ＦＥＴのドレインとなっているｎ型の半導体領域であ
り、９は、チップ２の配線層とプローブ検査用パッド５
とを電気的に接続するためのｎ型の半導体領域であり、
ＭＯＳＦＥＴのソース／ドレインとしてのｎ型の半導体
領域８を形成する製造工程を用いて、ｎ型の半導体領域
９が形成されているものである。
らなるｐ型の半導体基板６の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜７を形成した後、半導体基板６の活性領域にＭＯＳＦ
ＥＴを形成する。この製造工程および後述する製造工程
はウエハ処理によって行っている。また、８は、ＭＯＳ
ＦＥＴのドレインとなっているｎ型の半導体領域であ
り、９は、チップ２の配線層とプローブ検査用パッド５
とを電気的に接続するためのｎ型の半導体領域であり、
ＭＯＳＦＥＴのソース／ドレインとしてのｎ型の半導体
領域８を形成する製造工程を用いて、ｎ型の半導体領域
９が形成されているものである。
【００２１】また、ＭＯＳＦＥＴの形成の際には、先行
技術を用いて行っているものである。
技術を用いて行っているものである。
【００２２】すなわち、半導体基板６の表面に例えば酸
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜およびフィールド絶縁膜７の表面における
選択的な領域にワード線を形成する。この場合、ワード
線は、その一部がファーストゲートとしてのゲート電極
となっている共にＤＲＡＭのワード線（ワードライン；
ＷＬ）となっている。その後、半導体基板６の表面が露
出している領域にｎ型の不純物をイオン注入し、拡散し
てＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域８を形成すると共に、チップ２の配線層とプロ
ーブ検査用パッド５とを電気的に接続するためのｎ型の
半導体領域９を形成する。
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜およびフィールド絶縁膜７の表面における
選択的な領域にワード線を形成する。この場合、ワード
線は、その一部がファーストゲートとしてのゲート電極
となっている共にＤＲＡＭのワード線（ワードライン；
ＷＬ）となっている。その後、半導体基板６の表面が露
出している領域にｎ型の不純物をイオン注入し、拡散し
てＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域８を形成すると共に、チップ２の配線層とプロ
ーブ検査用パッド５とを電気的に接続するためのｎ型の
半導体領域９を形成する。
【００２３】前述した製造工程の他の態様として、半導
体基板６にｐ型のウエルとｎ型のウエルを形成した後、
ｐ型のウエルにｎチャネルＭＯＳＦＥＴを形成し、ｎ型
のウエルにｐチャネルＭＯＳＦＥＴを形成するなどの種
々の態様を適用することができる。
体基板６にｐ型のウエルとｎ型のウエルを形成した後、
ｐ型のウエルにｎチャネルＭＯＳＦＥＴを形成し、ｎ型
のウエルにｐチャネルＭＯＳＦＥＴを形成するなどの種
々の態様を適用することができる。
【００２４】次に、半導体基板６の上に絶縁膜１０を形
成する。絶縁膜１０は、例えば酸化シリコン膜をＣＶＤ
（Chemical Vapor Deposition)法により形成した後、表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１０を形成する。平坦化処理は、絶縁
膜１０の表面を例えばエッチバック法または化学機械研
磨（ＣＭＰ）法により平坦にする態様を採用することが
できる。
成する。絶縁膜１０は、例えば酸化シリコン膜をＣＶＤ
（Chemical Vapor Deposition)法により形成した後、表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１０を形成する。平坦化処理は、絶縁
膜１０の表面を例えばエッチバック法または化学機械研
磨（ＣＭＰ）法により平坦にする態様を採用することが
できる。
【００２５】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１０の選択的な領域にスルー
ホールを形成した後、スルーホールに例えば導電性多結
晶シリコン膜またはタングステンなどの導電性材料を埋
め込んで、チップ２の領域のスルーホールにプラグ（pl
ug）１１を形成すると共にスクライブ部３のスルーホー
ルにプラグ１１ａを形成する。
ング技術を用いて、絶縁膜１０の選択的な領域にスルー
ホールを形成した後、スルーホールに例えば導電性多結
晶シリコン膜またはタングステンなどの導電性材料を埋
め込んで、チップ２の領域のスルーホールにプラグ（pl
ug）１１を形成すると共にスクライブ部３のスルーホー
ルにプラグ１１ａを形成する。
【００２６】次に、半導体基板６の上に、ＤＲＡＭのビ
ット線（ビットライン；ＢＬ）としての第１の配線層１
２を形成すると共にスクライブ部３に第１の配線層１２
ａを形成する。この場合、第１の配線層１２、１２ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
ット線（ビットライン；ＢＬ）としての第１の配線層１
２を形成すると共にスクライブ部３に第１の配線層１２
ａを形成する。この場合、第１の配線層１２、１２ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
【００２７】その後、半導体基板６の上に絶縁膜１３を
形成する。絶縁膜１３は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１３を形成
する。平坦化処理は、絶縁膜１３の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
形成する。絶縁膜１３は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１３を形成
する。平坦化処理は、絶縁膜１３の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００２８】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１３の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ２の領域のス
ルーホールにプラグ１４を形成すると共にスクライブ部
３のスルーホールにプラグ１４ａを形成する。
ング技術を用いて、絶縁膜１３の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ２の領域のス
ルーホールにプラグ１４を形成すると共にスクライブ部
３のスルーホールにプラグ１４ａを形成する。
【００２９】次に、半導体基板６の上に、第２の配線層
１５を形成すると共にスクライブ部３に第２の配線層１
５ａを形成する。この場合、第２の配線層１５、１５ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
１５を形成すると共にスクライブ部３に第２の配線層１
５ａを形成する。この場合、第２の配線層１５、１５ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
【００３０】その後、半導体基板６の上に絶縁膜１６を
形成する。絶縁膜１６は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１６を形成
する。平坦化処理は、絶縁膜１６の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
形成する。絶縁膜１６は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１６を形成
する。平坦化処理は、絶縁膜１６の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００３１】次に、リソグラフィ技術および選択エッチ
ング技術を用いて、絶縁膜１６の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ２の領域のス
ルーホールにプラグ１７を形成すると共にスクライブ部
３のスルーホールにプラグ１７ａを形成する。
ング技術を用いて、絶縁膜１６の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ２の領域のス
ルーホールにプラグ１７を形成すると共にスクライブ部
３のスルーホールにプラグ１７ａを形成する。
【００３２】次に、半導体基板６の上に、第３の配線層
１８を形成すると共にスクライブ部３に第３の配線層１
８ａを形成する。この場合、第３の配線層１８、１８ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
１８を形成すると共にスクライブ部３に第３の配線層１
８ａを形成する。この場合、第３の配線層１８、１８ａ
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
【００３３】その後、半導体基板６の上に絶縁膜１９を
形成する。絶縁膜１９は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１９を形成
する。平坦化処理は、絶縁膜１６の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
形成する。絶縁膜１９は、例えば酸化シリコン膜をＣＶ
Ｄ法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜１９を形成
する。平坦化処理は、絶縁膜１６の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００３４】次に、絶縁膜１９をリソグラフィ技術と選
択エッチング技術とを使用して、パッド用孔を形成し、
パッド用孔の下部の第３の配線層１８をボンディングパ
ッド４とし、パッド用孔の下部の第３の配線層１８ａを
プローブ検査用パッド５とする。
択エッチング技術とを使用して、パッド用孔を形成し、
パッド用孔の下部の第３の配線層１８をボンディングパ
ッド４とし、パッド用孔の下部の第３の配線層１８ａを
プローブ検査用パッド５とする。
【００３５】なお、前述した製造工程の他の態様とし
て、チップ２の多層配線層の領域に、ＤＲＡＭの情報蓄
積用容量素子であるキャパシタの下部電極（ストレージ
・ノード電極、蓄積電極）、誘電体膜および上部電極
（プレート電極）を形成するなど種々の態様とすること
ができる。
て、チップ２の多層配線層の領域に、ＤＲＡＭの情報蓄
積用容量素子であるキャパシタの下部電極（ストレージ
・ノード電極、蓄積電極）、誘電体膜および上部電極
（プレート電極）を形成するなど種々の態様とすること
ができる。
【００３６】前述した本実施の形態の半導体集積回路装
置によれば、チップ２の周辺のスクライブ部３に、プロ
ーブ検査時しか使用しないプローブ検査用パッド５を配
置し、チップ２には、プローブ検査用パッド５を取り除
いて、ボンディングパッド４のみを配置していることに
より、複数のボンディングパッド４の配置部に規定され
るチップ２の長辺の長さを短縮できるので、チップ２の
面積を縮小することができる。
置によれば、チップ２の周辺のスクライブ部３に、プロ
ーブ検査時しか使用しないプローブ検査用パッド５を配
置し、チップ２には、プローブ検査用パッド５を取り除
いて、ボンディングパッド４のみを配置していることに
より、複数のボンディングパッド４の配置部に規定され
るチップ２の長辺の長さを短縮できるので、チップ２の
面積を縮小することができる。
【００３７】本実施の形態の半導体集積回路装置によれ
ば、チップ２には、プローブ検査用パッド５を取り除い
て、ボンディングパッド４のみを配置していることによ
り、隣接するボンディングパッド４の間のスペースに半
導体素子およびその多層配線層を配置することができる
ので、チップ２の面積を縮小することができると共に高
集積度の半導体集積回路装置とすることができる。
ば、チップ２には、プローブ検査用パッド５を取り除い
て、ボンディングパッド４のみを配置していることによ
り、隣接するボンディングパッド４の間のスペースに半
導体素子およびその多層配線層を配置することができる
ので、チップ２の面積を縮小することができると共に高
集積度の半導体集積回路装置とすることができる。
【００３８】本実施の形態の半導体集積回路装置によれ
ば、チップ２には、プローブ検査用パッド５を取り除い
て、ボンディングパッド４のみを配置していることによ
り、チップ２の面積を縮小化できると共に高集積度の半
導体集積回路装置とすることができるので、ＤＲＡＭな
どのアクセス時間の高速化および動作電流の低減ができ
ることによって、高性能な半導体集積回路装置とするこ
とができる。
ば、チップ２には、プローブ検査用パッド５を取り除い
て、ボンディングパッド４のみを配置していることによ
り、チップ２の面積を縮小化できると共に高集積度の半
導体集積回路装置とすることができるので、ＤＲＡＭな
どのアクセス時間の高速化および動作電流の低減ができ
ることによって、高性能な半導体集積回路装置とするこ
とができる。
【００３９】本実施の形態の半導体集積回路装置によれ
ば、チップ２の周辺のスクライブ部３に、プローブ検査
時しか使用しないプローブ検査用パッド５を配置し、チ
ップ２には、プローブ検査用パッド５を取り除いて、ボ
ンディングパッド４のみを配置していることにより、本
発明者の検討の結果、次の通りの効果がある。すなわ
ち、多語構成が×１６である６４ＭＤＲＡＭの半導体集
積回路装置であって、チップ２の面積が１６1.３６８mm
2 のものの１８個のプローブ検査用パッド５をチップ２
から取り除いて、スクライブ部３に配置することによ
り、各々のボンディングパッド４の間のスペースが短縮
できるので、プローブ検査用パッド５をチップ２に配置
している従来のチップに比較して約２％（3.１６８mm2)
の面積分をチップ２の面積から低減することができる。
ば、チップ２の周辺のスクライブ部３に、プローブ検査
時しか使用しないプローブ検査用パッド５を配置し、チ
ップ２には、プローブ検査用パッド５を取り除いて、ボ
ンディングパッド４のみを配置していることにより、本
発明者の検討の結果、次の通りの効果がある。すなわ
ち、多語構成が×１６である６４ＭＤＲＡＭの半導体集
積回路装置であって、チップ２の面積が１６1.３６８mm
2 のものの１８個のプローブ検査用パッド５をチップ２
から取り除いて、スクライブ部３に配置することによ
り、各々のボンディングパッド４の間のスペースが短縮
できるので、プローブ検査用パッド５をチップ２に配置
している従来のチップに比較して約２％（3.１６８mm2)
の面積分をチップ２の面積から低減することができる。
【００４０】また、その部分に回路を配置することによ
って、プローブ検査用パッド５をチップ２に配置してい
る従来のチップに比較して約４％（6.３３６mm2)の面積
分をチップ２の面積から低減することができる。さら
に、今後開発されていくであろう高集積度で多語構成が
×１６または×３２などであるＬＯＣ構造のメモリ系の
半導体集積回路装置において、総パッド数により、チッ
プ２の長辺の長さが規定されるけれども、総パッド数が
大きくなっても、チップ２の周辺のスクライブ部３に、
プローブ検査時しか使用しないプローブ検査用パッド５
を配置し、チップ２には、プローブ検査用パッド５を取
り除いて、ボンディングパッド４のみを配置しているの
で、チップ２の長辺の長さを短縮するために効果があ
る。
って、プローブ検査用パッド５をチップ２に配置してい
る従来のチップに比較して約４％（6.３３６mm2)の面積
分をチップ２の面積から低減することができる。さら
に、今後開発されていくであろう高集積度で多語構成が
×１６または×３２などであるＬＯＣ構造のメモリ系の
半導体集積回路装置において、総パッド数により、チッ
プ２の長辺の長さが規定されるけれども、総パッド数が
大きくなっても、チップ２の周辺のスクライブ部３に、
プローブ検査時しか使用しないプローブ検査用パッド５
を配置し、チップ２には、プローブ検査用パッド５を取
り除いて、ボンディングパッド４のみを配置しているの
で、チップ２の長辺の長さを短縮するために効果があ
る。
【００４１】本実施の形態の半導体集積回路装置の製造
方法によれば、チップ２の配線層とプローブ検査用パッ
ド５との電気的な接続を半導体領域９を用いて行ってい
ることにより、ウエハ１をダイシングしてスクライブ部
３を切断した後のチップ２の切断部にはチップ２の多層
配線層が露出していないので、チップ２の耐湿性がよ
く、高信頼度でしかも高性能な半導体集積回路装置を製
造することができる。
方法によれば、チップ２の配線層とプローブ検査用パッ
ド５との電気的な接続を半導体領域９を用いて行ってい
ることにより、ウエハ１をダイシングしてスクライブ部
３を切断した後のチップ２の切断部にはチップ２の多層
配線層が露出していないので、チップ２の耐湿性がよ
く、高信頼度でしかも高性能な半導体集積回路装置を製
造することができる。
【００４２】本実施の形態の半導体集積回路装置の製造
方法によれば、チップ２の配線層と、プローブ検査用パ
ッド５に電気的に接続されている配線層とを、同一の製
造工程を使用して形成していることにより、半導体集積
回路装置を容易な製造プロセスでしかも製造歩留りを高
めて製造することができる。
方法によれば、チップ２の配線層と、プローブ検査用パ
ッド５に電気的に接続されている配線層とを、同一の製
造工程を使用して形成していることにより、半導体集積
回路装置を容易な製造プロセスでしかも製造歩留りを高
めて製造することができる。
【００４３】なお、本実施の形態の半導体集積回路装置
の製造方法の他の態様として、チップ２の配線層とプロ
ーブ検査用パッド５との電気的な接続を、第１の配線層
１２または第２の配線層１５あるいは第３の配線層１８
と、それと同層のスクライブ部３の第１の配線層１２ａ
または第２の配線層１５ａあるいは第３の配線層１８ａ
とを用いて行う態様とすることができる。この場合、ウ
エハ１をダイシングしてスクライブ部３を切断した後の
チップ２の切断部にはチップ２の配線層が露出するの
で、チップ２の耐湿性が低下するという問題点が発生す
るが、各々の配線層の抵抗値が半導体領域９よりも低下
できるので、設計仕様に応じて適用することができる。
の製造方法の他の態様として、チップ２の配線層とプロ
ーブ検査用パッド５との電気的な接続を、第１の配線層
１２または第２の配線層１５あるいは第３の配線層１８
と、それと同層のスクライブ部３の第１の配線層１２ａ
または第２の配線層１５ａあるいは第３の配線層１８ａ
とを用いて行う態様とすることができる。この場合、ウ
エハ１をダイシングしてスクライブ部３を切断した後の
チップ２の切断部にはチップ２の配線層が露出するの
で、チップ２の耐湿性が低下するという問題点が発生す
るが、各々の配線層の抵抗値が半導体領域９よりも低下
できるので、設計仕様に応じて適用することができる。
【００４４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４５】例えば、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭまたはＳＲＡＭ（Static Random Access Memory)
などの総パッド数が多いメモリ系を有する半導体集積回
路装置およびその製造方法に適用できる。
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭまたはＳＲＡＭ（Static Random Access Memory)
などの総パッド数が多いメモリ系を有する半導体集積回
路装置およびその製造方法に適用できる。
【００４６】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置およびその製造方法に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置およびその製造方法に適用できる。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４８】（１）．本発明の半導体集積回路装置によ
れば、チップの周辺のスクライブ部に、プローブ検査時
しか使用しないプローブ検査用パッドを配置し、チップ
には、プローブ検査用パッドを取り除いて、ボンディン
グパッドのみを配置していることにより、複数のボンデ
ィングパッドの配置部に規定されるチップの長辺の長さ
を短縮できるので、チップの面積を縮小することができ
る。
れば、チップの周辺のスクライブ部に、プローブ検査時
しか使用しないプローブ検査用パッドを配置し、チップ
には、プローブ検査用パッドを取り除いて、ボンディン
グパッドのみを配置していることにより、複数のボンデ
ィングパッドの配置部に規定されるチップの長辺の長さ
を短縮できるので、チップの面積を縮小することができ
る。
【００４９】（２）．本発明の半導体集積回路装置によ
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、隣接するボンディングパッドの間のスペースに半導
体素子およびその多層配線層を配置することができるの
で、チップの面積を縮小することができると共に高集積
度の半導体集積回路装置とすることができる。
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、隣接するボンディングパッドの間のスペースに半導
体素子およびその多層配線層を配置することができるの
で、チップの面積を縮小することができると共に高集積
度の半導体集積回路装置とすることができる。
【００５０】（３）．本発明の半導体集積回路装置によ
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、チップの面積を縮小化できると共に高集積度の半導
体集積回路装置とすることができるので、ＤＲＡＭなど
のアクセス時間の高速化および動作電流の低減ができる
ことによって、高性能な半導体集積回路装置とすること
ができる。
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、チップの面積を縮小化できると共に高集積度の半導
体集積回路装置とすることができるので、ＤＲＡＭなど
のアクセス時間の高速化および動作電流の低減ができる
ことによって、高性能な半導体集積回路装置とすること
ができる。
【００５１】（４）．本発明の半導体集積回路装置の製
造方法によれば、チップの配線層とプローブ検査用パッ
ドとの電気的な接続を半導体領域を用いて行っているこ
とにより、ウエハをダイシングしてスクライブ部を切断
した後のチップの切断部にはチップの多層配線層が露出
していないので、チップの耐湿性がよく、高信頼度でし
かも高性能な半導体集積回路装置を製造することができ
る。
造方法によれば、チップの配線層とプローブ検査用パッ
ドとの電気的な接続を半導体領域を用いて行っているこ
とにより、ウエハをダイシングしてスクライブ部を切断
した後のチップの切断部にはチップの多層配線層が露出
していないので、チップの耐湿性がよく、高信頼度でし
かも高性能な半導体集積回路装置を製造することができ
る。
【００５２】（５）．本発明の半導体集積回路装置の製
造方法によれば、チップの配線層と、プローブ検査用パ
ッドに電気的に接続されている配線層とを、同一の製造
工程を使用して形成していることにより、半導体集積回
路装置を容易な製造プロセスでしかも製造歩留りを高め
て製造することができる。
造方法によれば、チップの配線層と、プローブ検査用パ
ッドに電気的に接続されている配線層とを、同一の製造
工程を使用して形成していることにより、半導体集積回
路装置を容易な製造プロセスでしかも製造歩留りを高め
て製造することができる。
【図１】本発明の一実施の形態である半導体集積回路装
置が形成されているチップとスクライブ部が配置されて
いるウエハの平面の一部を示す概略平面図である。
置が形成されているチップとスクライブ部が配置されて
いるウエハの平面の一部を示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を示す概略断面図
である。
である。
１ ウエハ ２ チップ ３ スクライブ部 ４ ボンディングパッド ５ プローブ検査用パッド ６ 半導体基板 ７ フィールド絶縁膜 ８ 半導体領域 ９ 半導体領域 １０ 絶縁膜 １１ プラグ １１ａ プラグ １２ 第１の配線層 １２ａ 第１の配線層 １３ 絶縁膜 １４ プラグ １４ａ プラグ １５ 第２の配線層 １５ａ 第２の配線層 １６ 絶縁膜 １７ プラグ １７ａ プラグ １８ 第３の配線層 １８ａ 第３の配線層 １９ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧村 智佐 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 利穂 吉郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 橋本 剛 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 ウエハ処理によって、ウエハに半導体集
積回路装置が形成されているチップが複数個形成され、
前記チップのプローブ検査用パッドが前記ウエハのスク
ライブ部に形成されており、プローブ検査後に、前記ス
クライブ部が切断されて、前記プローブ検査用パッドが
取り除かれていることを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記チップには、チップ上にリードを配置するＬ
ＯＣ構造のリードフレームと電気的に接続されているボ
ンディングパッドが複数個形成されていることを特徴と
する半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記チップには、メモリ系の半導体素子
が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項４】 ウエハ処理によって、ウエハのチップの
領域に半導体集積回路装置の半導体素子とその多層配線
層とを形成する工程と、 前記の工程を流用して、前記ウエハのスクライブ部に、
前記チップのプローブ検査用配線層および前記プローブ
検査用配線層と電気的に接続されているプローブ検査用
パッドを形成する工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記チップにおける半導体集積回路装
置の多層配線層と、前記プローブ検査用配線層とは、前
記ウエハに形成されている半導体領域によって、電気的
に接続されていることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法であって、前記チップにおける半導体集積回路装
置の多層配線層と、前記プローブ検査用配線層とは、前
記多層配線層の少なくとも一つの配線層によって、電気
的に接続されていることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項７】 請求項４〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記チップに
は、チップ上にリードを配置するＬＯＣ構造のリードフ
レームと電気的に接続されているボンディングパッドが
複数個形成されていることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項８】 請求項４〜７のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記チップに
は、メモリ系の半導体素子が形成されていることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111520A JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111520A JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303259A true JPH10303259A (ja) | 1998-11-13 |
Family
ID=14563418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111520A Pending JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303259A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| JP2005317866A (ja) * | 2004-04-30 | 2005-11-10 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009212299A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
| KR20140039008A (ko) * | 2011-06-30 | 2014-03-31 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들 |
| CN107680937A (zh) * | 2017-09-30 | 2018-02-09 | 睿力集成电路有限公司 | 晶圆结构、晶圆结构切割方法及芯片 |
-
1997
- 1997-04-28 JP JP9111520A patent/JPH10303259A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| JP2005317866A (ja) * | 2004-04-30 | 2005-11-10 | Sony Corp | 半導体装置およびその製造方法 |
| JP4654598B2 (ja) * | 2004-04-30 | 2011-03-23 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US7919847B2 (en) | 2006-03-02 | 2011-04-05 | Ricoh Company, Ltd. | Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method |
| JP2009212299A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20140039008A (ko) * | 2011-06-30 | 2014-03-31 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 웨이퍼의 스크라이브 라인들에 배치된 테스트 액세스 인터페이스에 전기적으로 결합되는 반도체 다이들에 접촉하기 위한 방법, 장치, 및 시스템들 |
| CN103797570A (zh) * | 2011-06-30 | 2014-05-14 | 爱德万测试(新加坡)私人有限公司 | 接触电性连接至位于晶圆的划片线上的测试访问接口的半导体芯片的方法、装置以及系统 |
| JP2014526141A (ja) * | 2011-06-30 | 2014-10-02 | アドバンテスト （シンガポール） プライベート リミテッド | 電気的に結合された複数の半導体ダイをウェハのスクライブライン内に位置する検査アクセスインタフェースと接触させる方法、装置、及びシステム |
| CN107680937A (zh) * | 2017-09-30 | 2018-02-09 | 睿力集成电路有限公司 | 晶圆结构、晶圆结构切割方法及芯片 |
| CN107680937B (zh) * | 2017-09-30 | 2024-03-26 | 长鑫存储技术有限公司 | 晶圆结构、晶圆结构切割方法及芯片 |
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