JPH10303259A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10303259A JPH10303259A JP9111520A JP11152097A JPH10303259A JP H10303259 A JPH10303259 A JP H10303259A JP 9111520 A JP9111520 A JP 9111520A JP 11152097 A JP11152097 A JP 11152097A JP H10303259 A JPH10303259 A JP H10303259A
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Abstract
用パッドをチップから取り除いて、チップ面積を小さく
した半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 ウエハ処理によって、ウエハ1に半導体
集積回路装置が形成されているチップ2が複数個形成さ
れ、チップ2のプローブ検査用パッド5がウエハ1のス
クライブ部3に形成されており、プローブ検査後に、ス
クライブ部が切断されて、プローブ検査用パッド5が取
り除かれているものである。
Description
置およびその製造方法に関し、特に、プローブ検査時し
か使用しないプローブ検査用パッドをチップから取り除
いて、チップ面積を小さくしたメモリ系の半導体集積回
路装置およびその製造方法に関するものである。
て検討した。以下は、本発明者によって検討された技術
であり、その概要は次のとおりである。
において、プローブ検査時しか使用しないパッドが、組
立時に使用するボンディングパッドと一緒にチップ端あ
るいはチップ中央に配置されている。
s Memory)を有する半導体集積回路装置において、チッ
プの上方にリードフレーム先端がくるような構造である
LOC(Lead On Chip)構造が主流であり、ボンディン
グパッドとプローブ検査用パッドがチップ中央に一列に
配置されている。
置について記載されている文献としては、例えば特開平
3−214669号公報に記載されているものがある。
RAMを有する半導体集積回路装置において、ボンディ
ングパッドとプローブ検査用パッドがチップ中央に一列
に配置されていることにより、総パッド数でチップの長
辺の長さが大きくなり、チップの面積が増加するという
問題点が発生している。
しないプローブ検査用パッドをチップから取り除いて、
チップ面積を小さくした半導体集積回路装置およびその
製造方法を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
は、ウエハ処理によって、ウエハに半導体集積回路装置
が形成されているチップが複数個形成され、チップのプ
ローブ検査用パッドがウエハのスクライブ部に形成され
ており、プローブ検査後に、スクライブ部が切断され
て、プローブ検査用パッドが取り除かれているものであ
る。
方法は、ウエハ処理によって、ウエハのチップの領域に
半導体集積回路装置の半導体素子とその多層配線層とを
形成する工程と、前記の工程を流用して、ウエハのスク
ライブ部に、チップのプローブ検査用配線層およびプロ
ーブ検査用配線層と電気的に接続されているプローブ検
査用パッドを形成する工程とを有するものである。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
体集積回路装置が形成されているチップとスクライブ部
が配置されているウエハの平面の一部を示す概略平面図
である。図2は、図1におけるA−A矢視断面を示す概
略断面図である。本実施の形態の半導体集積回路装置
は、メモリ系のDRAMを有するものである。
態のウエハ1には、メモリ系のDRAMを有する半導体
集積回路装置が形成されているチップ2と、各チップ2
の間にスクライブ部3とが配置されている。
グパッド4が配置されている。また、チップ2の周辺の
スクライブ部3には、プローブ検査時しか使用しないプ
ローブ検査用パッド5が配置されている。この場合、プ
ローブ検査用パッド5は、半導体集積回路装置の半導体
素子、多層配線層などのチェックを行う際、または内部
電源の値を決定するためのチェックを行う際のプローブ
検査時にのみ使用されるものである。なお、図1におけ
る点線は、スクライブ部3の中央線を示しているもので
あり、図2における点線は、チップ2とスクライブ部3
との間の境界線であり、チップ2が切断された場合の切
断線を示しているものである。
状の例えば単結晶シリコンからなるp型の半導体基板6
の表面の選択的な領域に素子分離用のフィールド絶縁膜
7が形成されており、半導体基板6の活性領域にMOS
FETが形成されている。8は、MOSFETのドレイ
ンとなっているn型の半導体領域であり、9は、チップ
2の配線層とプローブ検査用パッド5とを電気的に接続
するためのn型の半導体領域であり、MOSFETのソ
ース/ドレインとしてのn型の半導体領域8を形成する
製造工程を用いて、n型の半導体領域9が形成されてい
るものである。
に多層配線層が形成されていると共にスクライブ部3に
も多層配線層が形成されている。
は、第1の配線層12、第2の配線層15および第3の
配線層18を有する。また、スクライブ部3の多層配線
層は、第1の配線層12a、第2の配線層15aおよび
第3の配線層18aを有する。
の製造方法を説明する。
らなるp型の半導体基板6の表面の選択的な領域を熱酸
化してLOCOS(Local Oxidation of Silicon)構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜7を形成した後、半導体基板6の活性領域にMOSF
ETを形成する。この製造工程および後述する製造工程
はウエハ処理によって行っている。また、8は、MOS
FETのドレインとなっているn型の半導体領域であ
り、9は、チップ2の配線層とプローブ検査用パッド5
とを電気的に接続するためのn型の半導体領域であり、
MOSFETのソース/ドレインとしてのn型の半導体
領域8を形成する製造工程を用いて、n型の半導体領域
9が形成されているものである。
技術を用いて行っているものである。
化シリコン膜などからなるゲート絶縁膜を形成した後、
ゲート絶縁膜およびフィールド絶縁膜7の表面における
選択的な領域にワード線を形成する。この場合、ワード
線は、その一部がファーストゲートとしてのゲート電極
となっている共にDRAMのワード線(ワードライン;
WL)となっている。その後、半導体基板6の表面が露
出している領域にn型の不純物をイオン注入し、拡散し
てMOSFETのソースおよびドレインとなるn型の半
導体領域8を形成すると共に、チップ2の配線層とプロ
ーブ検査用パッド5とを電気的に接続するためのn型の
半導体領域9を形成する。
体基板6にp型のウエルとn型のウエルを形成した後、
p型のウエルにnチャネルMOSFETを形成し、n型
のウエルにpチャネルMOSFETを形成するなどの種
々の態様を適用することができる。
成する。絶縁膜10は、例えば酸化シリコン膜をCVD
(Chemical Vapor Deposition)法により形成した後、表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜10を形成する。平坦化処理は、絶縁
膜10の表面を例えばエッチバック法または化学機械研
磨(CMP)法により平坦にする態様を採用することが
できる。
ング技術を用いて、絶縁膜10の選択的な領域にスルー
ホールを形成した後、スルーホールに例えば導電性多結
晶シリコン膜またはタングステンなどの導電性材料を埋
め込んで、チップ2の領域のスルーホールにプラグ(pl
ug)11を形成すると共にスクライブ部3のスルーホー
ルにプラグ11aを形成する。
ット線(ビットライン;BL)としての第1の配線層1
2を形成すると共にスクライブ部3に第1の配線層12
aを形成する。この場合、第1の配線層12、12a
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
形成する。絶縁膜13は、例えば酸化シリコン膜をCV
D法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜13を形成
する。平坦化処理は、絶縁膜13の表面を例えばエッチ
バック法またはCMP法により平坦にする態様を採用す
ることができる。
ング技術を用いて、絶縁膜13の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ2の領域のス
ルーホールにプラグ14を形成すると共にスクライブ部
3のスルーホールにプラグ14aを形成する。
15を形成すると共にスクライブ部3に第2の配線層1
5aを形成する。この場合、第2の配線層15、15a
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
形成する。絶縁膜16は、例えば酸化シリコン膜をCV
D法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜16を形成
する。平坦化処理は、絶縁膜16の表面を例えばエッチ
バック法またはCMP法により平坦にする態様を採用す
ることができる。
ング技術を用いて、絶縁膜16の選択的な領域にスルー
ホールを形成した後、スルーホールに例えばタングステ
ンなどの導電性材料を埋め込んで、チップ2の領域のス
ルーホールにプラグ17を形成すると共にスクライブ部
3のスルーホールにプラグ17aを形成する。
18を形成すると共にスクライブ部3に第3の配線層1
8aを形成する。この場合、第3の配線層18、18a
は、例えばアルミニウム層をスパッタリング法を使用し
て堆積した後、リソグラフィ技術と選択エッチング技術
とを使用して、配線パターンを形成している。
形成する。絶縁膜19は、例えば酸化シリコン膜をCV
D法により形成した後、表面研磨を行いその表面を平坦
化処理することにより、平坦化された絶縁膜19を形成
する。平坦化処理は、絶縁膜16の表面を例えばエッチ
バック法またはCMP法により平坦にする態様を採用す
ることができる。
択エッチング技術とを使用して、パッド用孔を形成し、
パッド用孔の下部の第3の配線層18をボンディングパ
ッド4とし、パッド用孔の下部の第3の配線層18aを
プローブ検査用パッド5とする。
て、チップ2の多層配線層の領域に、DRAMの情報蓄
積用容量素子であるキャパシタの下部電極(ストレージ
・ノード電極、蓄積電極)、誘電体膜および上部電極
(プレート電極)を形成するなど種々の態様とすること
ができる。
置によれば、チップ2の周辺のスクライブ部3に、プロ
ーブ検査時しか使用しないプローブ検査用パッド5を配
置し、チップ2には、プローブ検査用パッド5を取り除
いて、ボンディングパッド4のみを配置していることに
より、複数のボンディングパッド4の配置部に規定され
るチップ2の長辺の長さを短縮できるので、チップ2の
面積を縮小することができる。
ば、チップ2には、プローブ検査用パッド5を取り除い
て、ボンディングパッド4のみを配置していることによ
り、隣接するボンディングパッド4の間のスペースに半
導体素子およびその多層配線層を配置することができる
ので、チップ2の面積を縮小することができると共に高
集積度の半導体集積回路装置とすることができる。
ば、チップ2には、プローブ検査用パッド5を取り除い
て、ボンディングパッド4のみを配置していることによ
り、チップ2の面積を縮小化できると共に高集積度の半
導体集積回路装置とすることができるので、DRAMな
どのアクセス時間の高速化および動作電流の低減ができ
ることによって、高性能な半導体集積回路装置とするこ
とができる。
ば、チップ2の周辺のスクライブ部3に、プローブ検査
時しか使用しないプローブ検査用パッド5を配置し、チ
ップ2には、プローブ検査用パッド5を取り除いて、ボ
ンディングパッド4のみを配置していることにより、本
発明者の検討の結果、次の通りの効果がある。すなわ
ち、多語構成が×16である64MDRAMの半導体集
積回路装置であって、チップ2の面積が161.368mm
2 のものの18個のプローブ検査用パッド5をチップ2
から取り除いて、スクライブ部3に配置することによ
り、各々のボンディングパッド4の間のスペースが短縮
できるので、プローブ検査用パッド5をチップ2に配置
している従来のチップに比較して約2%(3.168mm2)
の面積分をチップ2の面積から低減することができる。
って、プローブ検査用パッド5をチップ2に配置してい
る従来のチップに比較して約4%(6.336mm2)の面積
分をチップ2の面積から低減することができる。さら
に、今後開発されていくであろう高集積度で多語構成が
×16または×32などであるLOC構造のメモリ系の
半導体集積回路装置において、総パッド数により、チッ
プ2の長辺の長さが規定されるけれども、総パッド数が
大きくなっても、チップ2の周辺のスクライブ部3に、
プローブ検査時しか使用しないプローブ検査用パッド5
を配置し、チップ2には、プローブ検査用パッド5を取
り除いて、ボンディングパッド4のみを配置しているの
で、チップ2の長辺の長さを短縮するために効果があ
る。
方法によれば、チップ2の配線層とプローブ検査用パッ
ド5との電気的な接続を半導体領域9を用いて行ってい
ることにより、ウエハ1をダイシングしてスクライブ部
3を切断した後のチップ2の切断部にはチップ2の多層
配線層が露出していないので、チップ2の耐湿性がよ
く、高信頼度でしかも高性能な半導体集積回路装置を製
造することができる。
方法によれば、チップ2の配線層と、プローブ検査用パ
ッド5に電気的に接続されている配線層とを、同一の製
造工程を使用して形成していることにより、半導体集積
回路装置を容易な製造プロセスでしかも製造歩留りを高
めて製造することができる。
の製造方法の他の態様として、チップ2の配線層とプロ
ーブ検査用パッド5との電気的な接続を、第1の配線層
12または第2の配線層15あるいは第3の配線層18
と、それと同層のスクライブ部3の第1の配線層12a
または第2の配線層15aあるいは第3の配線層18a
とを用いて行う態様とすることができる。この場合、ウ
エハ1をダイシングしてスクライブ部3を切断した後の
チップ2の切断部にはチップ2の配線層が露出するの
で、チップ2の耐湿性が低下するという問題点が発生す
るが、各々の配線層の抵抗値が半導体領域9よりも低下
できるので、設計仕様に応じて適用することができる。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
SFET、BiCMOSFETなどを構成要素とするD
RAMまたはSRAM(Static Random Access Memory)
などの総パッド数が多いメモリ系を有する半導体集積回
路装置およびその製造方法に適用できる。
FET、BiCMOSFET、バイポーラトランジスタ
などを構成要素とするロジック系などの種々の半導体集
積回路装置およびその製造方法に適用できる。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
れば、チップの周辺のスクライブ部に、プローブ検査時
しか使用しないプローブ検査用パッドを配置し、チップ
には、プローブ検査用パッドを取り除いて、ボンディン
グパッドのみを配置していることにより、複数のボンデ
ィングパッドの配置部に規定されるチップの長辺の長さ
を短縮できるので、チップの面積を縮小することができ
る。
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、隣接するボンディングパッドの間のスペースに半導
体素子およびその多層配線層を配置することができるの
で、チップの面積を縮小することができると共に高集積
度の半導体集積回路装置とすることができる。
れば、チップには、プローブ検査用パッドを取り除い
て、ボンディングパッドのみを配置していることによ
り、チップの面積を縮小化できると共に高集積度の半導
体集積回路装置とすることができるので、DRAMなど
のアクセス時間の高速化および動作電流の低減ができる
ことによって、高性能な半導体集積回路装置とすること
ができる。
造方法によれば、チップの配線層とプローブ検査用パッ
ドとの電気的な接続を半導体領域を用いて行っているこ
とにより、ウエハをダイシングしてスクライブ部を切断
した後のチップの切断部にはチップの多層配線層が露出
していないので、チップの耐湿性がよく、高信頼度でし
かも高性能な半導体集積回路装置を製造することができ
る。
造方法によれば、チップの配線層と、プローブ検査用パ
ッドに電気的に接続されている配線層とを、同一の製造
工程を使用して形成していることにより、半導体集積回
路装置を容易な製造プロセスでしかも製造歩留りを高め
て製造することができる。
置が形成されているチップとスクライブ部が配置されて
いるウエハの平面の一部を示す概略平面図である。
である。
Claims (8)
- 【請求項1】 ウエハ処理によって、ウエハに半導体集
積回路装置が形成されているチップが複数個形成され、
前記チップのプローブ検査用パッドが前記ウエハのスク
ライブ部に形成されており、プローブ検査後に、前記ス
クライブ部が切断されて、前記プローブ検査用パッドが
取り除かれていることを特徴とする半導体集積回路装
置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、前記チップには、チップ上にリードを配置するL
OC構造のリードフレームと電気的に接続されているボ
ンディングパッドが複数個形成されていることを特徴と
する半導体集積回路装置。 - 【請求項3】 請求項1または2記載の半導体集積回路
装置であって、前記チップには、メモリ系の半導体素子
が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項4】 ウエハ処理によって、ウエハのチップの
領域に半導体集積回路装置の半導体素子とその多層配線
層とを形成する工程と、 前記の工程を流用して、前記ウエハのスクライブ部に、
前記チップのプローブ検査用配線層および前記プローブ
検査用配線層と電気的に接続されているプローブ検査用
パッドを形成する工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項5】 請求項4記載の半導体集積回路装置の製
造方法であって、前記チップにおける半導体集積回路装
置の多層配線層と、前記プローブ検査用配線層とは、前
記ウエハに形成されている半導体領域によって、電気的
に接続されていることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項6】 請求項4記載の半導体集積回路装置の製
造方法であって、前記チップにおける半導体集積回路装
置の多層配線層と、前記プローブ検査用配線層とは、前
記多層配線層の少なくとも一つの配線層によって、電気
的に接続されていることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項7】 請求項4〜6のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記チップに
は、チップ上にリードを配置するLOC構造のリードフ
レームと電気的に接続されているボンディングパッドが
複数個形成されていることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項8】 請求項4〜7のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記チップに
は、メモリ系の半導体素子が形成されていることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9111520A JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9111520A JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10303259A true JPH10303259A (ja) | 1998-11-13 |
Family
ID=14563418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9111520A Pending JPH10303259A (ja) | 1997-04-28 | 1997-04-28 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10303259A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1997
- 1997-04-28 JP JP9111520A patent/JPH10303259A/ja active Pending
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