JP2005317866A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】チェック端子レイアウトの困難性が少なく、端子をプローブで傷付ける問題がないＳｉＰ形態の半導体装置の製造方法を提供する。
【解決手段】電子回路が設けられた半導体を含んでパッケージ化された半導体装置において、少なくとも回路領域における基板１０ａ上に複数の樹脂層（２１，２２，２３，２４）が積層して絶縁層が形成され、回路領域において電子回路に接続するように絶縁層中に埋め込まれて配線層（（３０，３１），（３２，３３），（３４，３５），（３６，３７））が形成されている。また、ウェハのスクライブラインであった領域Ｒ_SLである、回路領域を除く領域において配線層に接続するように絶縁層中に埋め込まれてチェック端子（（３０ａ，３１ａ），（３２ａ，３３ａ），（３４ａ，３５ａ），（３６ａ，３７ａ））が形成されている構成とする。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置およびその製造方法に関するものである。

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。

例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。

上記のような半導体装置において、半導体基板（チップ）上において再配線層とも称せられる多層配線を形成する場合、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、熱酸化法あるいはスピン塗布などの手法により絶縁層を１μｍ以下の膜厚で形成し、ダイシング処理を行って個片化された半導体装置としていた。

さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、コイルなどの受動素子や他の半導体チップが埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。

このＳｉＰの製造方法としては、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ポリイミド樹脂などの絶縁層を複数層積層し、各絶縁層間に配線を埋め込んで形成することで、複数層の配線から構成される再配線層が絶縁層中に埋め込まれて形成された構成となる。この絶縁層とともに半導体ウェハをスクライブラインに沿って切断（ダイシング）することで、ウェハレベルでＳｉＰ化された半導体装置を製造することができる。

上述のような多層構造の再配線層を有するＳｉＰにおいて、チェック端子を有する場合は、電気的接続のチェックをプローバーやフライングプローブによるベアボードテスタによって、全レイヤーについて行っている。また、画像処理やＸ線でのパターンチェックで代用することもできる。
図１２は上記の電気的チェックを行う工程を示す模式図である。
例えば、静電容量の検査（ＣＴ）の場合には、１００ｋＨｚの電圧が印加された固定電極１００上に検査対象のＳｉＰ１０１を戴置し、ＳｉＰの表面に形成された端子にプローブ１０２を押し当てて容量を検出する。
また、例えば抵抗値の検査（ＲＴ）の場合には、ＳｉＰ１０１の端子に一対のプローブ１０２を押し当て、電源１０３により定電流１０４を供給して抵抗値を検出する。

しかし、シリコン基板を使用した多層構造のＳｉＰにおいては、上記のような検査を行うためのチェック端子を形成するスペースがない。
また、積層前に配線をプローバーで行う場合、配線を形成するＣｕメッキなどのメタル上にプローブ針で傷を付けることになり、次工程のビアホール接続においてボイドができてしまう要因になることや、傷部分における酸化により金属接合が行われなくなるなどの不具合箇所となってしまう。
また、全層のチェック端子をパッケージの上面に、あるいはビアホールを通して下面に引き出して形成することは、外部出力のＩ／Ｏ数を端子ピッチの制約により容易ではない。

解決しようとする問題点は、ＳｉＰ形態の半導体装置およびその製造方法において、パッケージの上面あるいは下面にチェック用の端子を設けることが困難である点である。

本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、少なくとも回路領域における前記基板上に複数の樹脂層が積層して形成された絶縁層と、前記回路領域において前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、前記回路領域を除く領域において前記配線層に接続するように前記絶縁層中に埋め込まれて形成されたチェック端子とを有する。

上記の本発明の半導体装置は、少なくとも回路領域における基板上に複数の樹脂層が積層して絶縁層が形成され、回路領域において電子回路に接続するように絶縁層中に埋め込まれて配線層が形成されている。また、回路領域を除く領域において配線層に接続するように絶縁層中に埋め込まれてチェック端子が形成されている。

本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの少なくとも前記スクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の前記導電層が積層した配線層とを形成する工程と、前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程とを有し、前記絶縁層と前記配線層を形成する工程が、いずれかの前記導電層に接続するようにチェック端子を前記スクライブライン上に形成する工程と、前記チェック端子に接続する部分の前記電子回路および／または前記導電層の検査を行う工程とを含む。

上記の本発明の半導体装置の製造方法は、半導体装置用の基板がスクライブラインを介して集積されてなるウェハの少なくともスクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、絶縁層中に埋め込まれて電子回路に接続するように複数の導電層が積層した配線層とを形成し、次に、スクライブラインにおいてウェハを切断して個々の半導体装置とする。
ここで、絶縁層と配線層を形成する工程のいずれかの時点で、いずれかの導電層に接続するように、チェック端子をスクライブライン上に形成し、このチェック端子に接続する部分の電子回路および／または導電層の検査を行う。

本発明の半導体装置は、電子回路および／または導電層に接続するチェック端子を回路領域を除く領域であるスクライブラインに形成するので、チェック端子をレイアウトする上での困難性が少なく、プローブ針などで傷を付けても問題がない。

本発明の半導体装置の製造方法は、電子回路および／または導電層に接続するチェック端子をスクライブラインに形成するので、チェック端子をレイアウトする上での困難性が少なく、プローブ針などで傷を付けても問題がない。

以下に、本発明の実施の形態に係る半導体装置とその製造方法について、図面を参照して説明する。

図１は、本実施形態に係る半導体装置の模式断面図である。
シリコン基板１０ａの回路領域においてトランジスタなどの半導体素子を含む電子回路が形成されており、このシリコン基板１０ａの表面に、電子回路に接続する電極（不図示）が形成されている。
それらを被覆してシリコン基板１０ａ上に酸化シリコンからなる層間絶縁膜２０が形成されており、その上層に、少なくとも回路領域において、第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４が積層した絶縁層が形成されている。
例えば、第１樹脂層２１は上記の回路領域のみに形成されており、第１樹脂層２１の形成領域の外側が回路領域を除く領域となり、これはシリコン基板１０ａを集積してなるウェハのスクライブライン領域Ｒ_SLに相当する。

上記の回路領域において、積層した樹脂層からなる絶縁層中に、第１導電層（３０，３１）、第２導電層（３２，３３）、第３導電層（３４，３５）および第４導電層（３６，３７）からなる配線層が埋め込まれて形成されている。
この配線層は、不図示の部分でシリコン基板１０ａの電子回路から取り出された電極に電気的に接続して形成されている。第１導電層（３０，３１）、第２導電層（３２，３３）、第３導電層（３４，３５）および第４導電層（３６，３７）は、それぞれ、シード層（３０，３２，３４，３６）およびＣｕ層（３１，３３，３５，３７）から構成されている。

上記の回路領域を除く領域（スクライブライン領域Ｒ_SL）において、配線層を構成する第１導電層（３０，３１）、第２導電層（３２，３３）、第３導電層（３４，３５）および第４導電層（３６，３７）の各層に接続するように、第１〜第４樹脂層（２１〜２４）から構成される絶縁層中に埋め込まれて、チェック端子（第１チェック端子（３０ａ，３１ａ）、第２チェック端子（３２ａ，３３ａ）、第３チェック端子（３４ａ，３５ａ）および第４チェック端子（３６ａ，３７ａ））が形成されている。
チェック端子は、例えば、導電層と同一の層を含んで形成されており、ここではチェック端子は導電層と同様にＣｕメッキ用のシード層（３０ａ，３２ａ，３４ａ，３６ａ）とＣｕ層（３１ａ，３３ａ，３５ａ，３７ａ）とを含む構成となっている。

例えば、第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４の各樹脂層は、それぞれ、これらの各樹脂層の下層に形成されている各チェック端子を被覆し、例えば５μｍ以上の所定値以上の幅でチェック端子からはみ出して形成されている。
これにより、各チェック端子間に形成されている樹脂層によって、各チェック端子間を十分に絶縁することができる。

また、例えば、絶縁層中には化合物系あるいはシリコン系の半導体チップ４０が埋め込まれており、パッド４０ａを介して配線層に接続されている。図面上は、第３樹脂層２３上にダイアタッチフィルム４１で貼り合わされており、これを被覆して第４樹脂層２４が形成されており構成となっている。

本実施形態においては、シリコン基板１０ａと半導体チップ４０の両者を有する構成に限らず、半導体チップ４０を有さずに電子回路がシリコン基板１０ａのみに形成されている構成としてもよい。
また、半導体チップ４０を有しても、シリコン基板１０ａには電子回路が形成されておらず、単なる基板として用いられる構成としてもよい。この場合においても、第１樹脂層２１の形成領域が回路領域となり、第１樹脂層２１の形成領域の外側が回路領域を除く領域であり、これは即ちウェハのスクライブライン領域Ｒ_SLに相当するものとする。

また、例えば、上記の配線層の一部として、インダクタンス、静電容量素子および電気抵抗素子などの受動素子が形成されている。図面上は第１導電層（３０，３１）の一部としてインダクタンスＬが形成されていることを示している。

例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。

また、第４樹脂層２４の上層に、実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２５が形成されている。
バッファ層２５を貫通してＣｕなどからなる導電性ポスト３８が形成されている。導電性ポスト３８は、例えば第４導電層（３６，３７）を介して配線層に電気的に接続している。さらにバッファ層２５の表面から突出するように導電性ポスト３８に接続してバンプ（突起電極）３９が形成されている。

上記の本実施形態に係る半導体装置は、電子回路および／または導電層に接続するチェック端子が回路領域を除く領域であるスクライブラインに形成されている。このため、チェック端子をレイアウトする上での困難性が少なく、プローブ針などで傷を付けても問題がない。

次に、上記の半導体装置の製造方法について、図面を参照して説明する。
まず、図２（ａ）に示すように、半導体装置用の基板がスクライブラインを介して集積されてなるシリコンウェハ（半導体ウェハ）１０に、トランジスタなどの半導体素子を含み、複数の半導体チップに対応する電子回路（不図示）を集積して形成する。さらに、電子回路から取り出すようにシリコンウェハ１０の表面に電極（不図示）を形成し、これらを被覆するように、例えばＣＶＤ法あるいは熱酸化法などにより、３００ｎｍ以上の膜厚で酸化シリコンの層間絶縁膜２０を形成する。

次に、図２（ｂ）に示すように、シリコンウェハ１０の表面に第１樹脂層２１を形成する。
第１樹脂層としては、例えばポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性樹脂材料を用いて、例えば１０〜５０μｍ程度の膜厚でスピンコート法などにより成膜する。例えば感光性ポリイミドの場合には、粘度３１．５Ｐａ・ｓとし、１２００ｒｐｍで３０ｓで塗布し、９０℃で２４０ｓのプリベーク処理の後で、１１０℃で２４０ｓのベーキング処理を行う。

次に、図２（ｃ）に示すように、第１樹脂層２１に対してパターン露光および現像を行い、ダイシング領域となるスクライブラインＳＬ領域の第１樹脂層２１を除去するようにパターン加工する。
例えば、６００ｍＪ／ｃｍ²の露光量でパターン露光し、現像する。
上記のパターンとして形成するスクライブラインＳＬの幅については後述する。

次に、図３（ａ）に示すように、例えばスパッタリング法により、シード層３０を全面に形成する。Ｃｕをメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。成膜条件は、例えばＲＦ逆スパッタリング法により、２０００Ｗで５分、到達真空度６．０×１０^-1Ｐａとする。

次に、図３（ｂ）に示すように、例えばスピン塗布により、シード層３０上にネガ型あるいはポジ型のレジスト膜を成膜し、所定の配線回路パターンの第１導電層となるＣｕ層の形成領域を除く領域にパターンが残るようにフォトマスクを用いてパターン露光し、現像処理を行って、第１レジスト膜Ｒ１をパターン形成する。第１レジスト膜Ｒ１が形成されていない領域が第１導電層となるＣｕ層の形成領域となる。
ここで、スクライブラインＳＬ領域においては第１チェック端子の形成領域と、第１チェック端子と第１導電層とを接続するための領域を開口し、それ以外の領域を第１レジスト膜Ｒ１で被覆しておく。

次に、図３（ｃ）に示すように、シード層３０を一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ１の形成領域を除く領域にＣｕを成膜し、所定の配線回路パターンでＣｕ層３１を形成する。電解メッキ処理の電流密度は、例えば、０．１Ａ／１分、０．３Ａ／２分、０．６Ａ／３分、１Ａ／４５分とする。Ｃｕメッキ厚は５μｍ程度とし、高周波の表皮効果によるロスを排除する。
スクライブラインＳＬ領域においては、第１レジスト膜Ｒ１に開口した第１チェック端子の形成領域と、第１チェック端子と第１導電層とを接続するための領域にＣｕ層３１を形成する。

次に、図４（ａ）に示すように、溶剤処理などにより第１レジスト膜Ｒ１を剥離する。

次に、図４（ｂ）に示すように、Ｃｕ層３１をマスクとしてウェットエッチングなどを行う。これにより、各Ｃｕ層３１間におけるシード層３０を除去する。この工程において、回路領域においてシード層３０およびＣｕ層３１からなる第１導電層（３０，３１）が形成され、一方、スクライブラインＳＬ領域において第１チェック端子（３０ａ，３１ａ）が第１導電層（３０，３１）に接続されて同時に形成される。

上記のチェック端子（３０ａ，３１ａ）としては、例えば７０μｍ×７０μｍ程度以上の面積でスクライブライン領域にレイアウトする。
例えば、隣接する２つの半導体装置を構成する基板領域ＣＰのそれぞれから接続層３０ｂで引き出されたチェック端子３０ａがスクライブラインＳＬ上において隣り合うようにレイアウトする場合、チェック端子３０ａの幅が７０μｍとすると、チェック端子３０ａのためにスクライブライン上に必要な幅はそれぞれ１００μｍ程度となり、ダイシングストリートＤＳの幅を５０μｍとすると、スクライブラインＳＬ全体の幅は２５０μｍ程度とする。
また、隣接する２つの半導体装置から引き出されたチェック端子３０ａが隣り合わないようにレイアウトする場合には、スクライブラインＳＬ全体の幅が１００μｍ程度となるようにする。

次に、図４（ｃ）に示すように、スクライブラインに形成した第１チェック端子（３０ａ，３１ａ）にプローブ針などを押し当てて検査機器５０を接続し、第１導電層（３０，３１）を通じて、インピーダンス、オープンショート、内蔵受動素子の特性、配線層（導電層）の導通性、さらには既に半導体チップを樹脂層中に埋め込んで形成している場合には半導体チップ内の電子回路など、電子回路および／または導電層の検査を行う。図面上はスクライブラインを挟んで隣り合う半導体装置の領域のチェック端子に同時にプローブを押し当てている状態を示しているが、半導体装置毎に順番に検査することもできる。

次に、図５（ａ）に示すように、上記の第１樹脂層２１と同様にして、第２樹脂層２２を形成する。

次に、図５（ｂ）に示すように、上記の第１樹脂層２１と同様にして、第２樹脂層２２に対してパターン露光および現像を行い、ダイシング領域となるスクライブラインＳＬ領域の第２樹脂層２２を除去するようにパターン加工する。
このとき、第２樹脂層２２の下層に形成されている第１チェック端子（３０ａ，３１ａ）を被覆し、例えば５μｍ以上の所定値以上の幅でチェック端子からはみ出すようにして、第２樹脂層２２をパターン加工する。
これにより、チェック端子間に形成されている樹脂層によって、チェック端子間を十分に絶縁することができ、また、樹脂層の上層にシード層を形成する際の段切れを防止することができる。

次に、図５（ｃ）に示すように、上記のシード層３０同様に、例えばスパッタリング法により、シード層３２を全面に形成し、さらに、例えばスピン塗布により、シード層３２上に、所定の配線回路パターンの第２導電層となるＣｕ層の形成領域を除く領域にパターンが残るように第２レジスト膜Ｒ２をパターン形成する。第２レジスト膜Ｒ２が形成されていない領域が第１導電層となるＣｕ層の形成領域となる。
ここで、スクライブラインＳＬ領域においては第２チェック端子の形成領域と、第２チェック端子と第２導電層とを接続するための領域を開口し、それ以外の領域を第２レジスト膜Ｒ２で被覆しておく。

次に、図６（ａ）に示すように、シード層３２を一方の電極とする電解メッキ処理により、第２レジスト膜Ｒ２の形成領域を除く領域にＣｕを成膜し、所定の配線回路パターンでＣｕ層３３を形成する。

次に、図６（ｂ）に示すように、溶剤処理などにより第２レジスト膜Ｒ２を剥離し、さらにＣｕ層３３をマスクとしてウェットエッチングなどを行って、各Ｃｕ層３３間におけるシード層３２を除去する。この工程において、回路領域においてシード層３２およびＣｕ層３３からなる第２導電層（３２，３３）が形成され、一方、スクライブラインＳＬ領域において第２チェック端子（３２ａ，３３ａ）が第１導電層（３２，３３）に接続されて同時に形成される。

次に、図６（ｃ）に示すように、スクライブラインに形成した第２チェック端子（３２ａ，３３ａ）にプローブ針などを押し当てて検査機器５０を接続し、第２導電層（３２，３３）を通じて電子回路および／または導電層の検査を行う。

上記の樹脂層のパターン形成工程と導電層のパターン形成を繰り返して、図７（ａ）に示すように、第４樹脂層２４と第４導電層（３６，３７）を形成する工程までを行い、第４導電層を構成するシード層３６を用いて導電層ポストの電解メッキを行うため、Ｃｕ層３７の間のシード層３６を剥離する前に導電性ポスト３８を形成する。
導電性ポスト３８の形成方法は、従来と同様の行うことができ、例えば、感光性ドライフィルムを貼り合わせ、パターン露光および現像により導電性ポスト用の開口部を形成し、第４導電層を構成するシード層３６を一方の電極として銅の電解メッキを行って形成する。高さは１００〜１５０μｍ、径は１５０μｍ程度として、転倒防止のためにアスペクト比を１以下とすることが好ましい。

次に、図７（ｂ）に示すように、Ｃｕ層３７をマスクとしてＣｕ層３７の間のシード層３６を剥離することにより、スクライブラインＳＬ領域においてはチェック端子（３６ａ，３７ａ）を形成する。

上記のシリコンウェハ１０のスクライブラインＳＬ領域において第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４を形成する各工程において、各樹脂層の下層に形成されているチェック端子を被覆し、例えば５μｍ以上の所定値以上の幅でチェック端子からはみ出すようにして、各樹脂層をパターン加工する。
これにより、各チェック端子間に形成されている樹脂層によって、各チェック端子間を十分に絶縁することができる。
また、スクライブライン領域におけるダイシングストリートは樹脂で被覆しないようにすることで、シリコンウェハの反りを抑制することができる。
スクライブラインにおいて、上記のようにして第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４、第１チェック端子（３０ａ，３１ａ）、第２チェック端子部（３２ａ，３３ａ）、第３チェック端子部（３４ａ，３５ａ）および第４チェック端子部（３６ａ，３７ａ）が積層してなるチェック端子領域Ｒ_CTを除いた領域がダイシングストリートとなる領域であり、その幅Ｗが５０μｍ以上となるようにする。

次に、図８（ａ）に示すように、第４導電層（３６，３７）に接続するチェック端子（３６ａ，３７ａ）にプローブ針などを押し当てて検査機器５０を接続し、第４導電層（３６，３７）を通じて検査を行う。

次に、図８（ｂ）に示すように、例えば印刷法により、第４樹脂層２４の上層に、導電性ポスト３８を被覆して、本実施形態に係る半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２５を形成する。バッファ層材料としては、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などを用いる。バッファ層２５としては、上記の第４樹脂層２４の上面を被覆し、第１〜第４樹脂層（２１〜２４）の形成領域を越えない領域に形成することが好ましい。
上記のようにバッファ層を形成した後、例えば、５０〜１００℃、１５分程度のプリベーク処理を行い、バッファ層材料中の溶剤を気化させてバッファ層を硬化させる。プリベーク処理としては、例えば、温度を変えながら行うプリベーク処理、雰囲気を変えながら行うプリベーク処理が好ましい。

次に、図９（ａ）に示すように、バッファ層２５の樹脂硬化後に、研削により導電性ポスト３８の頭出しを行う。例えば、＃６００のホイール（砥石）を用い、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。これにより、銅の導電性ポストとバッファ層が均一に研削れて、表面が平坦化される。

次に、図９（ｂ）に示すように、導電性ポスト３８に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）３９を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。

次に、図１０（ａ）に示すように、ダイシングブレードを用いて、スクライブラインＳＬに沿ってシリコンウェハ１０をハーフカットダイシングしてダイシングストリートＤＳを形成する。
次に、バンプ３９形成面側にダイシングシートを貼り合わせ、図１０（ｂ）に示すように、シリコンウェハ１０の裏面からダイシングストリートＤＳの底面まで研削することで、個々のシリコン基板１０ａに切断する。
あるいは、裏面研削の後、フルカットダイシングにより個片化してもよい。
以上のようにして、図１に示す個片化した半導体装置とする。

上記のダイシングにおいて、スクライブラインに樹脂が形成されている場合には１０ｍｍ／ｓ程度の送り速度となってしまうが、スクライブラインＳＬのダイシングストリートＤＳにおけるシリコンウェハ１０上には第１〜第４樹脂層（２１，２２，２３，２４）は形成されておらず、さらにバッファ層２５も形成されておらず、切断するのはシリコンウェハのみとなっていて樹脂層を切断する必要がなく、ブレードの送り速度を６０〜１００ｍｍ／ｓで行うことができるのでスループットを改善でき、さらに用いるブレードも特殊なブレードを選定する必要もなくシリコン仕様で行うことができ、また、ダイシング時の樹脂剥がれなどの不具合を防止できる。

上記において、例えばトランジスタなどの半導体素子を含む電子回路が形成された半導体チップを第１〜第４樹脂層（２１〜２４）からなる絶縁層中に埋め込んで形成する場合には、ダイアタッチフィルムなどを用いてマウントし、所定の樹脂層に埋め込み、半導体チップのパッドに対するビアホールを介して第１〜第４導電層（３０〜３７）などからなる配線層に電気的に接続して形成する。この場合には、シリコン基板１０ａには上記同様に電子回路が形成されていても、あるいは形成されていなくてもよい。

図１１（ａ）は、第１導電層（３０、３１）の一部として形成されたスパイラル形状のインダクタンスＬに接続するようにチェック端子を形成した工程における平面図の例である。
例えば、インダクタンスＬとなる第１導電層（３０、３１）の成膜およびパターン形成工程と同じ工程において、Ｃｕ層３１まで含んでパターン形成されるインダクタンスＬの２箇所の端部から接続するように、第１導電層を構成する導電層を図１１（ａ）に示すようにパターン形成して、チェック端子（３０ａ，３１ａ）を形成する。

また、図１１（ｂ）は半導体チップ４０を絶縁層中に埋め込み、半導体チップ４０の再配線層として配線層（第４導電層（３６，３７））を形成した工程における平面図の例である。
例えば、第４導電層（３６，３７）の成膜およびパターン形成工程と同じ工程において、第４導電層（３６，３７）の端部から接続するように、第４導電層を構成する導電層を図１１（ｂ）に示すようにパターン形成して、チェック端子（３６ａ，３７ａ）を形成する。

また、高周波対応のＳｉＰでは、チェック端子を寄生インダクタンスとして寄与することを低減あるいは防止するため、ダイシング工程においてチェック端子部分をカットしてもよく、これにより高周波特性の阻害を抑制することができる。この場合、ハーフカットダイシングによりチェック端子部をカットした後、ダイシングの切断面を被覆するようにバッファ層を形成することで、パッケージの側面における導電層の露出を防止し、信頼性の高いパッケージを実現することができる。

本実施形態の半導体装置の製造方法においては、半導体装置用の基板がスクライブラインを介して集積されてなるウェハの少なくともスクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、絶縁層中に埋め込まれて電子回路に接続するように複数の導電層が積層した配線層とを形成し、次に、スクライブラインにおいてウェハを切断して個々の半導体装置とし、絶縁層と配線層を形成する工程のいずれかの時点で、いずれかの導電層に接続するように、チェック端子をスクライブライン上に形成し、このチェック端子に接続する部分の電子回路および／または導電層の検査を行う。
従って、電子回路および／または導電層に接続するチェック端子をスクライブラインに形成しており、チェック端子をレイアウトする上での困難性が少なく、チェック端子にプローブ針などで傷を付けても問題がない。

本実施形態に係る半導体装置の製造方法によれば、下記の利点を享受できる。
（１）チェック端子を形成することで、各導電層の導通や内蔵受動素子の特性および半導体チップの配線チェックを各導電層の形成時に行うことができ、不良品を次工程に持ち越すことがなくなる。
（２）チェック端子をスクライブライン上に形成することで、チェック端子形成によるウェハ上の取り個数の減少を最小に留めることができる。
（３）チェック端子を配線となる導電層と共通の層で形成するので、工程を増やさずにチェック端子を形成することができる。

本発明は上記の説明に限定されない。
例えば、チェック端子の形成とこれを用いた検査は、導電層を積層する毎に行ってもよいが、複数層積層させる導電層のうちから１層あるいは２層以上を選択して行うこともでき、必ずしも全ての導電層に対して行う必要なない。
また、シリコン基板上に樹脂層を積層して形成する工程やそれら界面に配線層を形成する工程において、下層あるいは上層の配線層と電気的に接続するような形態となるように電子素子および／または半導体チップを埋め込んで形成してもよい。
また、実施形態においては、樹脂層を４層積層しているが、この層数に限定はなく、２層、３層、あるいは５層以上の積層体としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用することができる。

本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。

図１は本発明の実施形態に係る半導体装置の断面図である。 図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図５（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図１０（ａ）および図１０（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図１１（ａ）および図１１（ｂ）はそれぞれインダクタンスおよび半導体チップに接続するようにチェック端子を形成した工程における平面図の例である。 図１２は従来例に係る半導体装置の電気的チェックを行う工程を示す模式図である。

符号の説明

１０…シリコンウェハ、１０ａ…シリコン基板、２０…層間絶縁膜、２１…第１樹脂層、２２…第２樹脂層、２３…第３樹脂層、２４…第４樹脂層、２５…バッファ層、３０，３１…第１導電層、（３０ａ，３１ａ），（３２ａ，３３ａ），（３４ａ，３５ａ），（３６ａ，３７ａ）…チェック端子、３２，３３…第２導電層、３４，３５…第３導電層、３６，３７…第４導電層、３８…導電性ポスト、３８…バンプ、４０…半導体チップ、４０ａ…パッド、４１…ダイアアタッチフィルム、５０…検査機器、１００…固定電極、１０１…ＳｉＰ、１０２…プローブ、１０３…電源、１０４…定電流、ＣＰ…基板領域、ＣＴ…静電容量の検査、ＤＳ…ダイシングストリート、Ｌ…インダクタンス、Ｒ１…第１レジスト膜、Ｒ２…第２レジスト膜、Ｒ_SL…スクライブライン領域、ＲＴ…抵抗値の検査、ＳＬ…スクライブライン。

Claims (22)

1. 電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
   基板と、
   少なくとも回路領域における前記基板上に複数の樹脂層が積層して形成された絶縁層と、
   前記回路領域において前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、
   前記回路領域を除く領域において前記配線層に接続するように前記絶縁層中に埋め込まれて形成されたチェック端子と
   を有する半導体装置。
2. 前記回路領域を除く領域は、前記基板を集積してなるウェハのスクライブラインに相当する
   請求項１に記載の半導体装置。
3. 前記チェック端子は前記導電層と同一の層を含む
   請求項１に記載の半導体装置。
4. 前記チェック端子および前記導電層が、Ｃｕメッキ用のシード層とＣｕ層とを含む
   請求項３に記載の半導体装置。
5. 前記樹脂層は、当該樹脂層の下層に形成されている前記チェック端子を被覆し、所定値以上の幅で前記チェック端子からはみ出して形成されている
   請求項１に記載の半導体装置。
6. 前記絶縁層の上面に、前記回路領域を除く領域まで被覆して、バッファ層が形成されている
   請求項１に記載の半導体装置。
7. 前記配線層が複数の導電層が積層されて構成されており、
   全ての前記導電層のそれぞれに対して、前記チェック端子が形成されている
   請求項１に記載の半導体装置。
8. 前記配線層に接続して、受動素子が形成されている
   請求項１に記載の半導体装置。
9. 前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかが形成されている
   請求項８に記載の半導体装置。
10. 前記絶縁層中に、前記電子回路が形成された半導体チップが前記配線層に接続して埋め込まれている
    請求項１に記載の半導体装置。
11. 前記基板に前記電子回路が形成されており、前記基板が前記配線層に接続されている
    請求項１に記載の半導体装置。
12. 電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
    前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの少なくとも前記スクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の前記導電層が積層した配線層とを形成する工程と、
    前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程と
    を有し、
    前記絶縁層と前記配線層を形成する工程が、いずれかの前記導電層に接続するようにチェック端子を前記スクライブライン上に形成する工程と、前記チェック端子に接続する部分の前記電子回路および／または前記導電層の検査を行う工程とを含む
    半導体装置の製造方法。
13. 前記チェック端子と前記導電層が同一の層を含み、前記導電層を形成する工程において、同時に前記チェック端子を形成する
    請求項１２に記載の半導体装置の製造方法。
14. 前記チェック端子と前記導電層がＣｕメッキ用のシード層とＣｕ層とを含む
    請求項１３に記載の半導体装置の製造方法。
15. 前記チェック端子を形成する工程において、前記チェック端子と前記導電層を接続する接続層を同時に形成する
    請求項１２に記載の半導体装置の製造方法。
16. 前記樹脂層を形成する工程において、当該樹脂層の下層に形成されている前記チェック端子を被覆し、所定値以上の幅で前記チェック端子からはみ出して形成する
    請求項１２に記載の半導体装置の製造方法。
17. 前記前記ウェハを切断する工程の前に、前記絶縁層の上面に、前記回路領域を除く領域まで被覆して、バッファ層を形成する工程をさらに有する
    請求項１２に記載の半導体装置の製造方法。
18. 全ての前記導電層のそれぞれに対して、前記チェック端子を形成して前記電子回路および／または前記導電層の検査を行う
    請求項１２に記載の半導体装置の製造方法。
19. 前記導電層をパターン形成する工程のいずれかにおいて、前記導電層に接続するように受動素子を同時に形成する
    請求項１２に記載の半導体装置の製造方法。
20. 前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかを形成する
    請求項１９に記載の半導体装置の製造方法。
21. 前記樹脂層および前記導電層をパターン形成する工程のいずれかにおいて、前記絶縁層中に、前記電子回路が形成されている半導体チップが前記配線層に接続するように埋め込む
    請求項１２に記載の半導体装置の製造方法。
22. 前記ウェハは前記電子回路が形成された半導体ウェハであり、
    前記導電層をパターン形成する工程において、前記半導体ウェハの電子回路に接続するように形成する
    請求項１２に記載の半導体装置の製造方法。

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