JP4415747B2

JP4415747B2 - 半導体装置の製造方法

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Publication number: JP4415747B2
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Inventors: 修山形
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Priority date: 2004-04-30
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Publication date: 2010-02-17
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Description

本発明は半導体装置の製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置の製造方法に関するものである。

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。

例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。

上記のような半導体装置において、半導体基板（チップ）上において再配線層とも称せられる多層配線を形成する場合、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、熱酸化法あるいはスピン塗布などの手法により絶縁層を１μｍ以下の膜厚で形成し、ダイシング処理を行って個片化された半導体装置としていた。

さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、コイルなどの受動素子や他の半導体チップが埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。

このＳｉＰの製造方法としては、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ポリイミド樹脂などの絶縁層を複数層積層し、各絶縁層間に配線を埋め込んで形成することで、複数層の配線から構成される再配線層が絶縁層中に埋め込まれて形成された構成となる。この絶縁層とともに半導体ウェハをスクライブラインに沿って切断（ダイシング）することで、ウェハレベルでＳｉＰ化された半導体装置を製造することができる。

上述のような多層構造の再配線層を有するＳｉＰにおいて、チェック端子を有する場合は、電気的接続のチェックをプローバーやフライングプローブによるベアボードテスタによって、全レイヤーについて行っている。また、画像処理やＸ線でのパターンチェックで代用することもできる。
図１２は上記の電気的チェックを行う工程を示す模式図である。
例えば、静電容量の検査（ＣＴ）の場合には、１００ｋＨｚの電圧が印加された固定電極１００上に検査対象のＳｉＰ１０１を戴置し、ＳｉＰの表面に形成された端子にプローブ１０２を押し当てて容量を検出する。
また、例えば抵抗値の検査（ＲＴ）の場合には、ＳｉＰ１０１の端子に一対のプローブ１０２を押し当て、電源１０３により定電流１０４を供給して抵抗値を検出する。

しかし、シリコン基板を使用した多層構造のＳｉＰにおいては、上記のような検査を行うためのチェック端子を形成するスペースがない。
また、積層前に配線をプローバーで行う場合、配線を形成するＣｕメッキなどのメタル上にプローブ針で傷を付けることになり、次工程のビアホール接続においてボイドができてしまう要因になることや、傷部分における酸化により金属接合が行われなくなるなどの不具合箇所となってしまう。
また、全層のチェック端子をパッケージの上面に、あるいはビアホールを通して下面に引き出して形成することは、外部出力のＩ／Ｏ数を端子ピッチの制約により容易ではない。
また、上記のチェック端子をパッケージの上面または下面に形成することは、高周波特性的にはスタブとなり、パターン自体が寄生インダクタンスとなるため高周波特性を劣化させてしまう。

解決しようとする問題点は、ＳｉＰ形態の半導体装置の製造方法において、パッケージの上面あるいは下面にチェック用の端子を設けることが困難である点である。

本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの前記スクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の前記導電層が積層した配線層とを形成する工程と、前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程とを有し、前記絶縁層と前記配線層を形成する工程が、いずれかの前記導電層に接続するようにチェック端子を前記スクライブライン上に形成する工程と、前記チェック端子に接続する部分の前記電子回路および／または前記導電層の検査を行う工程と、前記チェック端子を除去する工程とを含む。

上記の本発明の半導体装置の製造方法は、半導体装置用の基板がスクライブラインを介して集積されてなるウェハのスクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、絶縁層中に埋め込まれて電子回路に接続するように複数の導電層が積層した配線層とを形成し、次に、スクライブラインにおいてウェハを切断して個々の半導体装置とする。
ここで、絶縁層と配線層を形成する工程のいずれかの時点で、いずれかの導電層に接続するように、チェック端子をスクライブライン上に形成し、このチェック端子に接続する部分の電子回路および／または導電層の検査を行い、チェック端子を除去する。

本発明の半導体装置の製造方法は、電子回路および／または導電層に接続するチェック端子をスクライブラインに形成するので、チェック端子をレイアウトする上での困難性が少なく、チェック後にはチェック端子を除去してしまうのでプローブ針などで傷を付けても問題がなく、高周波特性の劣化も引き起こすことがない。

以下に、本発明の実施の形態に係る半導体装置の製造方法について、図面を参照して説明する。

図１は、本実施形態に係る半導体装置の製造方法で製造された半導体装置の模式断面図である。
トランジスタなどの半導体素子を含む電子回路が形成されたシリコン基板１０ａの表面に、電子回路に接続する電極（不図示）が形成されており、それらを被覆してシリコン基板１０ａ上に酸化シリコンからなる層間絶縁膜２０が形成されており、その上層に、第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４が積層した絶縁層が形成されている。
例えば、第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４からなる絶縁層は、シリコン基板１０ａから遠くなるにつれて、形成されている面積がシリコン基板１０ａの上面の面積から徐々に小さくなり、第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４の各層の側面と上面およびシリコン基板１０ａの上面とから階段状に形成されている。

上記の積層した樹脂層からなる絶縁層中に、第１導電層（３０，３１）、第２導電層（３２，３３）、第３導電層（３４，３５）および第４導電層（３６，３７）からなる配線層が埋め込まれて形成されている。この配線層は、不図示の部分でシリコン基板１０ａの電子回路から取り出された電極に電気的に接続して形成されている。第１導電層（３０，３１）、第２導電層（３２，３３）、第３導電層（３４，３５）および第４導電層（３６，３７）は、それぞれ、シード層（３０、３２、３４、３６）およびＣｕ層（３１、３３、３５、３７）から構成されている。

例えば、絶縁層中には化合物系あるいはシリコン系の半導体チップ４０が埋め込まれており、パッド４０ａを介して配線層に接続されている。図面上は、第３樹脂層２３上にダイアタッチフィルム４１で貼り合わされており、これを被覆して第４樹脂層２４が形成されている構成となっている。

本実施形態においては、シリコン基板１０ａと半導体チップ４０の両者を有する構成に限らず、半導体チップ４０を有さずに電子回路がシリコン基板１０ａのみに形成されている構成としてもよい。また、半導体チップ４０を有していても、シリコン基板１０ａには電子回路が形成されておらず、単なる基板として用いられる構成としてもよい。

また、例えば、上記の配線層の一部として、インダクタンス、静電容量素子および電気抵抗素子などの受動素子が形成されている。図面上は第１導電層（３０，３１）の一部としてインダクタンスＬが形成されていることを示している。

例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。

また、第４樹脂層２４の上層に、実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２５が形成されている。
バッファ層２５を貫通してＣｕなどからなる導電性ポスト３８が形成されている。導電性ポスト３８は、例えば第４導電層（３６，３７）を介して配線層に電気的に接続している。さらにバッファ層２５の表面から突出するように導電性ポスト３８に接続してバンプ（突起電極）３９が形成されている。

上記の本実施形態に係る半導体装置は、下記のように、製造工程において電子回路および／または導電層に接続するチェック端子がスクライブラインに形成され、チェック端子で電子回路と配線層の接続が確認され、チェック後にはチェック端子が除去されて製造された半導体装置であり、チェック端子をレイアウトするためのスペースの問題がなく、チェック時にチェック端子にプローブ針などで傷をつけてしまう問題や高周波特性の劣化の問題もない。

次に、上記の半導体装置の製造方法について、図面を参照して説明する。
まず、図２（ａ）に示すように、半導体装置用の基板がスクライブラインを介して集積されてなるシリコンウェハ１０に、トランジスタなどの半導体素子を含み、複数の半導体チップに対応する電子回路（不図示）を集積して形成する。さらに、電子回路から取り出すようにシリコンウェハ１０の表面に電極（不図示）を形成し、これらを被覆するように、例えば３００ｎｍ以上の膜厚で酸化シリコンの層間絶縁膜２０を形成する。

次に、図２（ｂ）に示すように、シリコンウェハ１０の表面に、ダイシング領域となるスクライブラインＳＬを除いて、第１樹脂層２１をパターン形成する。
第１樹脂層としては、例えばポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性樹脂材料を用いて、例えば１０〜５０μｍ程度の膜厚でスピンコート法などにより成膜する。例えば感光性ポリイミドの場合には、粘度３１．５Ｐａ・ｓとし、１２００ｒｐｍで３０ｓで塗布し、９０℃で２４０ｓのプリベーク処理の後で、１１０℃で２４０ｓのベーキング処理を行う。また、例えば６００ｍＪ／ｃｍ²の露光量でパターン露光し、現像して第１樹脂層２１にパターンを形成する。
上記のパターンとして形成するスクライブラインＳＬの幅については後述する。

次に、図２（ｃ）に示すように、例えばスパッタリング法により、シード層３０を全面に形成する。Ｃｕをメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。成膜条件は、例えばＲＦ逆スパッタリング法により、２０００Ｗで５分、到達真空度６．０×１０^-1Ｐａとする。

次に、図３（ａ）に示すように、例えばスピン塗布により、シード層３０上にネガ型あるいはポジ型のレジスト膜を成膜し、所定の配線回路パターンの第１導電層となるＣｕ層の形成領域を除く領域にパターンが残るようにフォトマスクを用いてパターン露光し、現像処理を行って、第１レジスト膜Ｒ１をパターン形成する。第１レジスト膜Ｒ１が形成されていない領域が第１導電層となるＣｕ層の形成領域となる。スクライブラインＳＬにはＣｕ層を形成しないため、第１レジスト膜Ｒ１で被覆しておく。

次に、図３（ｂ）に示すように、シード層３０を一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ１の形成領域を除く領域にＣｕを成膜し、所定の配線回路パターンでＣｕ層３１を形成する。電解メッキ処理の電流密度は、例えば、０．１Ａ／１分、０．３Ａ／２分、０．６Ａ／３分、１Ａ／４５分とする。

次に、図３（ｃ）に示すように、溶剤処理などにより第１レジスト膜Ｒ１を剥離する。

ここで、Ｃｕ層３１をマスクとしてウェットエッチングなどを行うことでシード層３０およびＣｕ層３１からなる第１導電層（３０，３１）が形成されるが、本実施形態においては、第１導電層（３０，３１）と同一の層を含むチェック端子を第１導電層（３０，３１）を形成する工程において同時に形成する。
具体的には、Ｃｕメッキ用のシード層３０とＣｕ層３１とを含む第１導電層（３０，３１）に対して、チェック端子をＣｕメッキ用のシード層３０から形成する。

上記の構成とするために以下の工程を行う。
まず、図４（ａ）に示すように、例えばスピン塗布により、シード層３０上にネガ型あるいはポジ型のレジスト膜を成膜し、スクライブラインＳＬにおいてチェック端子とする領域と、チェック端子と第１導電層とを接続する接続層とする領域を保護するパターンが残るようにフォトマスクを用いてパターン露光し、現像処理を行って、第２レジスト膜Ｒ２をパターン形成する。

次に、図４（ｂ）に示すように、第２レジスト膜Ｒ２およびＣｕ層３１をマスクとしてウェットエッチングなどを行う。これにより、各Ｃｕ層３１間におけるシード層３０を除去され、シード層３０およびＣｕ層３１からなる第１導電層（３０，３１）が形成される。この工程において、第２レジスト膜Ｒ２の保護により、スクライブラインＳＬ領域にシード層からなるチェック端子３０ａと、チェック端子３０ａと第１導電層（３０，３１）を接続する接続層３０ｂとが同時に形成される。
次に、第２レジスト膜Ｒ２を剥離する。

上記のチェック端子３０ａとしては、例えば７０μｍ×７０μｍ程度以上の面積でレイアウトする。
例えば、図５（ａ）の平面図に示すように、隣接する２つの半導体装置を構成する基板領域ＣＰのそれぞれから接続層３０ｂで引き出されたチェック端子３０ａがスクライブラインＳＬ上において隣り合うようにレイアウトする場合、チェック端子３０ａの幅が７０μｍとすると、チェック端子３０ａのためにスクライブライン上に必要な幅（Ｗ₁，Ｗ₂）はそれぞれ１００μｍ程度となり、それらを離間して、ダイシングストリートＤＳとなる領域の幅を５０μｍとすると、スクライブラインＳＬ全体の幅は２５０μｍ程度とする。
また、例えば、図５（ｂ）に示すように、隣接する２つの半導体装置から引き出されたチェック端子３０ａが隣り合わないようにレイアウトする場合には、スクライブラインＳＬ全体の幅Ｗが１００μｍ程度となるようにする。

次に、図４（ｃ）に示すように、スクライブラインに形成したチェック端子３０ａにプローブ針などを押し当てて検査機器５０を接続し、第１導電層（３０，３１）を通じて、インピーダンス、オープンショート、内蔵受動素子の特性、配線層（導電層）の導通性、さらには既に半導体チップを樹脂層中に埋め込んで形成している場合には半導体チップ内の電子回路など、電子回路および／または導電層の検査を行う。図面上はスクライブラインを挟んで隣り合う半導体装置の領域のチェック端子に同時にプローブを押し当てている状態を示しているが、半導体装置毎に順番に検査することもできる。

次に、図６（ａ）に示すように、Ｃｕ層３１をマスクとしてウェットエッチングなどを行い、チェック端子３０ａと接続層３０ｂとを除去する。

次に、図６（ｂ）に示すように、上記の第１樹脂層２１と第１導電層（３０，３１）を形成する工程と同様にして、第２樹脂層２２と第２導電層（３２，３３）を形成する。
このとき、第１導電層（３０，３１）に接続するチェック端子３０ａと接続層３０ｂを形成する工程と同様にして、第２導電層（３２、３３）に接続するチェック端子３２ａと、チェック端子３２ａと第２導電層（３２，３３）を接続する接続層３２ｂとを同時に形成する。
次に、第２導電層（３２，３３）を接続するようにスクライブラインに形成したチェック端子３２ａにプローブ針などを押し当てて検査機器５０を接続し、第２導電層（３２，３３）を通じて、上記と同様に検査を行う。

次に、図６（ｃ）に示すように、Ｃｕ層３３をマスクとしてウェットエッチングなどを行い、チェック端子３２ａと接続層３２ｂとを除去する。

上記の樹脂層のパターン形成工程と導電層のパターン形成を繰り返して、図７（ａ）に示すように、第４樹脂層２４と第４導電層（３６，３７）を形成する工程までを行う。
このとき、第４導電層を構成するシード層３６を用いて導電層ポストの電解メッキを行うため、シード層３６のパターン加工を行う前に導電性ポスト３８を形成し、次に、シード層３６をパターン加工して、チェック端子３６ａと接続層３６ｂを形成する。
導電性ポスト３８の形成方法は、従来と同様の行うことができ、例えば、感光性ドライフィルムを貼り合わせ、パターン露光および現像により導電性ポスト用の開口部を形成し、第４導電層を構成するシード層３６を一方の電極として銅の電解メッキを行って形成する。高さは１００〜１５０μｍ、径は１５０μｍ程度として、転倒防止のためにアスペクト比を１以下とすることが好ましい。

上記のシリコンウェハ１０のスクライブラインＳＬの内側の領域において第１樹脂層２１、第２樹脂層２２、第３樹脂層２３および第４樹脂層２４を形成する各工程において、シリコンウェハ１０から遠くなるにつれて各樹脂層（２１，２２，２３，２４）の形成されている面積がスクライブラインＳＬの内側の領域の面積から徐々に小さくなり、樹脂層の各層の側面と上面とから階段状になるように形成する。例えば、第１樹脂層２１から上層になるにつれて、スクライブラインの幅が片側で５μｍ以上（両側で１０μｍ以上）順次広がるようにパターン形成する。
これは、上記のようにシード層と同一の層からチェック端子と接続層を形成するときに、各樹脂層の側面におけるカバレージをよくし、途中で段切れしてしまうことを防止するためである。また、このようにスクライブラインに樹脂層を形成しないことで、シリコンウェハの反りを抑制することができる。

次に、図７（ｂ）に示すように、第４導電層（３６，３７）に接続するチェック端子３６ａと接続層３６ｂを形成して、プローブ針などを押し当てて検査機器５０を接続し、第４導電層（３６，３７）を通じて検査を行う。

次に、図８（ａ）に示すように、Ｃｕ層３７をマスクとしてウェットエッチングなどを行い、チェック端子３６ａと接続層３６ｂとを除去する。

次に、図８（ｂ）に示すように、例えば印刷法により、第４樹脂層２４の上層に、導電性ポスト３８を被覆して、本実施形態に係る半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２５を形成する。バッファ層材料としては、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などを用いる。
上記のようにバッファ層を形成した後、例えば、５０〜１００℃、１５分程度のプリベーク処理を行い、バッファ層材料中の溶剤を気化させてバッファ層を硬化させる。プリベーク処理としては、例えば、温度を変えながら行うプリベーク処理、雰囲気を変えながら行うプリベーク処理が好ましい。

次に、図９（ａ）に示すように、バッファ層２５の樹脂硬化後に、研削により導電性ポスト３８の頭出しを行う。例えば、＃６００のホイール（砥石）を用い、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。これにより、銅の導電性ポストとバッファ層が均一に研削れて、表面が平坦化される。

次に、図９（ｂ）に示すように、導電性ポスト３８に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）３９を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。

次に、図１０（ａ）に示すように、ダイシングブレードを用いて、スクライブラインＳＬに沿ってシリコンウェハ１０をハーフカットダイシングしてダイシングストリートＤＳを形成する。
次に、バンプ３９形成面側にダイシングシートを貼り合わせ、図１０（ｂ）に示すように、シリコンウェハ１０の裏面からダイシングストリートＤＳの底面まで研削することで、個々のシリコン基板１０ａに切断する。
あるいは、裏面研削の後、フルカットダイシングにより個片化してもよい。
以上のようにして、図１に示す個片化した半導体装置とする。

上記のダイシングにおいて、スクライブラインに樹脂が形成されている場合には１０ｍｍ／ｓ程度の送り速度となってしまうが、スクライブラインＳＬにおけるシリコンウェハ１０上には第１〜第４樹脂層（２１，２２，２３，２４）は形成されておらず、さらにバッファ層２５も形成されておらず、切断するのはシリコンウェハのみとなっていて樹脂層を切断する必要がなく、ブレードの送り速度を６０〜１００ｍｍ／ｓで行うことができるのでスループットを改善でき、さらに用いるブレードも特殊なブレードを選定する必要もなくシリコン仕様で行うことができ、また、ダイシング時の樹脂剥がれなどの不具合を防止できる。

上記において、例えばトランジスタなどの半導体素子を含む電子回路が形成された半導体チップを第１〜第４樹脂層（２１〜２４）からなる絶縁層中に埋め込んで形成する場合には、ダイアタッチフィルムなどを用いてマウントし、所定の樹脂層に埋め込み、半導体チップのパッドに対するビアホールを介して第１〜第４配線層（３０〜３７）などからなる配線層に電気的に接続して形成する。この場合には、シリコン基板１０ａには上記同様に電子回路が形成されていても、あるいは形成されていなくてもよい。

図１１（ａ）は、第１導電層（３０、３１）の一部として形成されたスパイラル形状のインダクタンスＬに接続するようにチェック端子を形成した工程における平面図の例である。
例えば、インダクタンスＬとなる第１導電層（３０、３１）の成膜およびパターン形成工程と同じ工程において、Ｃｕ層３１まで含んでパターン形成されるインダクタンスＬの２箇所の端部から接続するように、第１導電層を構成するシード層３０を図１１（ａ）に示すようにパターン形成して、チェック端子３０ａおよび接続層３０ｂを形成する。

また、図１１（ｂ）は半導体チップ４０を絶縁層中に埋め込み、半導体チップ４０の再配線層として配線層（第４導電層（３６，３７））を形成した工程における平面図の例である。
例えば、第４導電層（３６，３７）の成膜およびパターン形成工程と同じ工程において、第４導電層（３６，３７）の端部から接続するように、第４導電層を構成するシード層３６を図１１（ｂ）に示すようにパターン形成して、チェック端子３６ａおよび接続層３６ｂを形成する。

本実施形態の半導体装置の製造方法においては、半導体装置用の基板がスクライブラインを介して集積されてなる半導体ウェハのスクライブラインの内側の領域において、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、絶縁層中に埋め込まれて電子回路に接続するように複数の導電層が積層した配線層とを形成し、次に、スクライブラインにおいて半導体ウェハを切断して個々の半導体装置とし、絶縁層と配線層を形成する工程のいずれかの時点で、いずれかの導電層に接続するように、チェック端子をスクライブライン上に形成し、このチェック端子に接続する部分の電子回路および／または導電層の検査を行い、チェック端子を除去する。
従って、電子回路および／または導電層に接続するチェック端子をスクライブラインに形成しており、チェック端子をレイアウトする上での困難性が少なく、チェック後にはチェック端子を除去してしまうので、チェック端子にプローブ針などで傷を付けても問題がなく、製造される半導体装置の高周波特性の劣化も引き起こすことがない。

本実施形態に係る半導体装置の製造方法によれば、下記の利点を享受できる。
（１）チェック端子を形成することで、各導電層の導通や内蔵受動素子の特性および半導体チップの配線チェックを各導電層の形成時に行うことができ、不良品を次工程に持ち越すことがなくなる。
（２）チェック端子をスクライブライン上に形成することで、チェック端子形成によるウェハ上の取り個数の減少を最小に留めることができる。
（３）チェック端子をシード層で形成するので、工程を増やさずにチェック端子を形成することができる。
（４）検査後にチェック端子を除去することで、チェック端子への引回しによる寄生Ｌ，Ｒ，Ｃが完成品に影響することがなく、高周波対応のＳｉＰとすることができる。

本発明は上記の説明に限定されない。
例えば、チェック端子の形成とこれを用いた検査は、導電層を積層する毎に行ってもよいが、複数層積層させる導電層のうちから１層あるいは２層以上を選択して行うこともでき、必ずしも全ての導電層に対して行う必要なない。
また、シリコン基板上に樹脂層を積層して形成する工程やそれら界面に配線層を形成する工程において、下層あるいは上層の配線層と電気的に接続するような形態となるように電子素子および／または半導体チップを埋め込んで形成してもよい。
また、実施形態においては、樹脂層を４層積層しているが、この層数に限定はなく、２層、３層、あるいは５層以上の積層体としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。

図１は本発明の実施形態に係る半導体装置の断面図である。図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図５（ａ）および図５（ｂ）はスクライブライン上におけるチェック端子のレイアウトの例を示す平面図である。図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図１０（ａ）および図１０（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。図１１（ａ）および図１１（ｂ）はそれぞれインダクタンスおよび半導体チップに接続するようにチェック端子を形成した工程における平面図の例である。図１２は従来例に係る半導体装置の電気的チェックを行う工程を示す模式図である。

符号の説明

１０…シリコンウェハ、１０ａ…シリコン基板、２０…層間絶縁膜、２１…第１樹脂層、２２…第２樹脂層、２３…第３樹脂層、２４…第４樹脂層、２５…バッファ層、３０，３１…第１導電層、３０ａ，３２ａ，３６ａ…チェック端子、３０ｂ，３２ｂ，３６ｂ…接続層、３２，３３…第２導電層、３４，３５…第３導電層、３６，３７…第４導電層、３８…導電性ポスト、３８…バンプ、４０…半導体チップ、４０ａ…パッド、４１…ダイアアタッチフィルム、５０…検査機器、１００…固定電極、１０１…ＳｉＰ、１０２…プローブ、１０３…電源、１０４…定電流、ＣＰ…基板領域、ＣＴ…静電容量の検査、ＤＳ…ダイシングストリート、Ｌ…インダクタンス、Ｒ１…第１レジスト膜、Ｒ２…第２レジスト膜、ＲＴ…抵抗値の検査、ＳＬ…スクライブライン。

Claims

電子回路が設けられた半導体を含んでパッケージ化された半導体装置を製造するために、
前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの前記スクライブラインの内側の領域において、前記電子回路に接続するように、Ｃｕメッキ用のシード層とＣｕ層からなる第１導電層を形成し、同時に、前記スクライブライン上に前記Ｃｕメッキ用のシード層と同一の層からなり、前記第１導電層に接続する第１チェック端子及び前記第１チェック端子と前記第１導電層を接続する第１接続層を形成する工程と、
前記第１チェック端子に接続する部分の前記電子回路および／または前記第１導電層の検査を行う工程と、
前記電子回路および／または前記第１導電層の検査を行う工程の後に前記第１チェック端子及び前記第１接続層を除去する工程と、
前記第１チェック端子及び前記第１接続層を除去する工程の後に前記第１導電層の上層に第１樹脂層を形成する工程と、
前記第１樹脂層を形成する工程の後に前記第１樹脂層の上層に前記第１導電層に接続するように第２導電層を形成する工程と、
前記スクライブラインにおいて前記ウェハを切断して個々の半導体装置とする工程と
を有し、
前記第１樹脂層を含む複数の樹脂層と前記第１導電層及び前記第２導電層を含む複数の導電層を交互にパターン形成して積層し、複数の樹脂層が積層した絶縁層と、前記絶縁層中に埋め込まれて前記電子回路に接続するように複数の導電層が積層した配線層とを形成する
半導体装置の製造方法。
前記複数の樹脂層が積層した絶縁層として、前記ウェハから遠くなるにつれて前記樹脂層の形成されている面積が前記スクライブラインの内側の領域の面積から徐々に小さくなり、前記樹脂層の各層の側面と上面とから階段状になるように形成する
請求項１に記載の半導体装置の製造方法。
前記第２導電層を形成する工程において、前記第１導電層に接続するように、Ｃｕメッキ用のシード層とＣｕ層からなる第２導電層を形成し、同時に、前記スクライブライン上に前記Ｃｕメッキ用のシード層と同一の層からなり、前記第２導電層に接続する第２チェック端子及び前記第２チェック端子と前記第２導電層を接続する第２接続層を形成し、
前記第２チェック端子に接続する部分の前記電子回路および／または前記第２導電層の検査を行う工程と、
前記電子回路および／または前記第２導電層の検査を行う工程の後に前記第２チェック端子及び前記第２接続層を除去する工程と、
前記第２チェック端子及び前記第２接続層を除去する工程の後に前記第２導電層の上層に第２樹脂層を形成する工程と
をさらに有し、
以降の工程において形成する導電層のそれぞれに対して、チェック端子を形成して前記電子回路および／または各導電層の検査を行う
請求項１または２に記載の半導体装置の製造方法。
前記第１樹脂層を含む複数の樹脂層と前記第１導電層及び前記第２導電層を含む複数の導電層を交互にパターン形成して積層する工程における前記複数の導電層のいずれかを形成する工程において、前記導電層に接続するように受動素子を同時に形成する
請求項１〜３のいずれかに記載の半導体装置の製造方法。
前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかを形成する
請求項４に記載の半導体装置の製造方法。
前記第１樹脂層を含む複数の樹脂層と前記第１導電層及び前記第２導電層を含む複数の導電層を交互にパターン形成して積層する工程における前記複数の樹脂層のいずれかを形成する工程において、前記樹脂層中に、前記電子回路が形成されている半導体チップを前記配線層に接続するように埋め込む
請求項１〜５のいずれかに記載の半導体装置の製造方法。
前記ウェハとして前記電子回路が形成された半導体ウェハを用い、
前記第１樹脂層を含む複数の樹脂層と前記第１導電層及び前記第２導電層を含む複数の導電層を交互にパターン形成して積層する工程における前記複数の導電層のいずれかを形成する工程において、前記半導体ウェハの電子回路に接続するように形成する
請求項１〜６のいずれかに記載の半導体装置の製造方法。