JP2005175320A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＳｉＰ形態の半導体装置における配線と半導体チップを被覆して形成された絶縁層に対して、配線と半導体チップのパッドに達する開口を良好に行われた半導体装置とその製造方法を提供する。
【解決手段】基板１０に下層配線（１６、１８、２０）が形成され、また、能動素子を含み、表面にパッド２１ｂが形成された半導体チップ２１がパッド形成面の反対側の面からマウントされている。ここで、下層配線上に導電性ポストＰCが形成されている。半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層２３が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部Ｈaが開口され、一方、導電性ポストに達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線２４に形成されている構成とする。
【選択図】図１
【解決手段】基板１０に下層配線（１６、１８、２０）が形成され、また、能動素子を含み、表面にパッド２１ｂが形成された半導体チップ２１がパッド形成面の反対側の面からマウントされている。ここで、下層配線上に導電性ポストＰCが形成されている。半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層２３が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部Ｈaが開口され、一方、導電性ポストに達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線２４に形成されている構成とする。
【選択図】図１
Description
本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図１０は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンがらなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子（Ｃ1，Ｃ2）が構成されている。
図１０は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンがらなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子（Ｃ1，Ｃ2）が構成されている。
静電容量素子を被覆してポリイミド樹脂からなる第１絶縁層１０６が形成されており、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部が形成されている。
上記の開口部内に埋め込まれて下部電極取り出し電極１０５ａおよび上部電極１０５ｂに接続するプラグ部分と一体になって、第１絶縁層１０６上に銅からなる第１配線１０７が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。
上記の開口部内に埋め込まれて下部電極取り出し電極１０５ａおよび上部電極１０５ｂに接続するプラグ部分と一体になって、第１絶縁層１０６上に銅からなる第１配線１０７が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。
第１絶縁層１０６および第１配線１０７の上層に、能動素子が設けられた半導体チップ１０８がダイアタッチフィルム１０９により接着されている。半導体チップ１０８は、半導体本体部分１０８ａにパッド１０８ｂが形成され、パッド１０８ｂを除く領域は酸化シリコンの保護層１０８ｃで覆われた構成であり、フェースアップで、即ち、パッド１０８ｂ形成面の反対側の面側からマウントされている。
第１配線１０７や半導体チップ１０８を被覆して、ポリイミド樹脂からなる第２絶縁層１１０が形成されており、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3が形成されている。
上記の開口部（Ｈ1，Ｈ2）内に埋め込まれてパッド１０８ｂおよび第１配線１０７に接続するプラグ部分と一体になって、第２絶縁層１１０上に銅からなる第２配線１１１が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
上記の開口部（Ｈ1，Ｈ2）内に埋め込まれてパッド１０８ｂおよび第１配線１０７に接続するプラグ部分と一体になって、第２絶縁層１１０上に銅からなる第２配線１１１が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第２配線１１１に接続して、銅からなるポスト１１２が形成されており、その間隙における第２絶縁層１１０の上層にポリイミド樹脂からなる絶縁性のバッファ層１１３が形成されている。
さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。
さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。
上記のＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図１１（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成し、次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体層１０３を形成し、さらに酸化シリコンを堆積して誘電体層の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行い、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子（Ｃ1，Ｃ2）が構成される。
次に、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。
まず、図１１（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成し、次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体層１０３を形成し、さらに酸化シリコンを堆積して誘電体層の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行い、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子（Ｃ1，Ｃ2）が構成される。
次に、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。
次に、図１１（ｂ）に示すように、第１絶縁膜１０６にパターン露光および現像をして、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部Ｈ1を第１絶縁膜１０６に形成する。
次に、図１１（ｃ）に示すように、シードスパッタリングによりＴｉ／Ｃｕからなる不図示のバリアメタル膜を形成し、さらに開口部Ｈ1と配線形成領域を開口するパターンのレジスト膜（不図示）を成膜し、レジスト膜をマスクとしてバリアメタル膜をシードとする電解メッキにより銅をメッキする。次に、レジスト膜を除去し、さらに銅をマスクとしてバリアメタル膜をエッチング除去する。これにより、開口部Ｈ1内のプラグと一体に第１配線１０７を形成する。この工程においてインダクタンスＬも同時にパターン形成する。
次に、図１２（ａ）に示すように、第１絶縁層１０６および第１配線１０７上に別工程で予め形成された半導体チップ１０８をダイアタッチフィルム１０９により接着する。半導体チップ１０８にはパッド１０８ｂが形成されており、フェースアップでマウントする。
次に、図１２（ｂ）に示すように、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第２絶縁層１１０を形成する。
次に、第２絶縁膜１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁膜１１０に形成する。
次に、第１配線１０７と同様にして、開口部（Ｈ2，Ｈ3）内のプラグと一体に第２配線１１１をパターン形成する。
このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。
次に、第２絶縁膜１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁膜１１０に形成する。
次に、第１配線１０７と同様にして、開口部（Ｈ2，Ｈ3）内のプラグと一体に第２配線１１１をパターン形成する。
このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。
次に、第２絶縁層１１０および第２配線１１１上に感光性ドライフィルムをラミネートし、パターン露光および現像によりポスト用の開口部を形成し、これをマスクとし、第２配線１１１のバリアメタル膜をシードとする電解メッキにより、開口部内に銅のポスト１１２を形成し、ドライフィルムの剥離およびバリアメタル膜のエッチングを行う。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１０に示す構成のＳｉＰ形態の半導体装置が形成される。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１０に示す構成のＳｉＰ形態の半導体装置が形成される。
上記のＳｉＰ形態の半導体装置の製造方法において、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を開口するための第２絶縁層１１０のパターン露光は、ウェハ一括で行っている。
このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に対する開口不良が発生する問題があった。
これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の開口が困難となってしまう。
特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ｂに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の開口の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。
このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に対する開口不良が発生する問題があった。
これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の開口が困難となってしまう。
特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ｂに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の開口の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。
解決しようとする問題点は、ＳｉＰ形態の半導体装置における配線と半導体チップを被覆して形成された絶縁層に対して、配線と半導体チップのパッドに達する開口を良好に行うことが困難である点である。
本発明の半導体装置は、基板と、前記基板に形成された下層配線と、能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、前記下層配線上に形成された導電性ポストと、前記半導体チップ、前記導電性ポストおよび前記下層配線を被覆して形成された絶縁樹脂層と、前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、前記導電性ポストに達するように前記絶縁樹脂層に開口された第２開口部と、前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に形成された上層配線とを有する。
上記の本発明の半導体装置は、基板に下層配線が形成され、また、能動素子を含み、表面にパッドが形成された半導体チップがパッド形成面の反対側の面からマウントされている。さらに、下層配線上に導電性ポストが形成されている。
半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部が開口され、一方、導電性ポストに達するように第２開口部が開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線に形成されている。
半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部が開口され、一方、導電性ポストに達するように第２開口部が開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線に形成されている。
本発明の半導体装置の製造方法は、基板に下層配線を形成する工程と、前記下層配線上に導電性ポストを形成する工程と、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、前記半導体チップ、前記導電性ポストおよび前記下層配線を被覆して絶縁樹脂層を形成する工程と、前記半導体チップの前記パッドに達する第１開口部と前記導電性ポストに達する第２開口部とを、前記絶縁樹脂層に開口する工程と、前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、基板に下層配線を形成し、下層配線上に導電性ポストを形成する。
次に、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面からマウントする。
次に、半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層を形成し、半導体チップのパッドに達する第１開口部と導電性ポストに達する第２開口部とを絶縁樹脂層に開口し、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線を形成する。
次に、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面からマウントする。
次に、半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層を形成し、半導体チップのパッドに達する第１開口部と導電性ポストに達する第２開口部とを絶縁樹脂層に開口し、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線を形成する。
本発明の半導体装置は、絶縁樹脂層には下層配線に対する開口部の代わりに導電性ポストに対する開口部が開口されているので、導電性ポスト部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が導電性ポストの高さの分だけ緩和されている。これにより、下層配線に接続するための導電性ポスト部分での開口と半導体チップのパッドに達する開口がともに良好になされている。
本発明の半導体装置の製造方法は、導電性ポスト部分におけるギャップと半導体チップのパッド部分におけるギャップとの差を導電性ポストの高さの分緩和して開口するので、下層配線に接続するための導電性ポスト部分での開口と半導体チップのパッドに達する開口をともに良好に行うことできる。
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬcが構成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬcが構成されている。
さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。
第３配線２０の一部はらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。
第３配線２０の一部はらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。
第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
一方、第３配線２０の上層に、例えば銅などの導電性材料から構成される柱状の第１導電性ポストＰCが形成されている。
一方、第３配線２０の上層に、例えば銅などの導電性材料から構成される柱状の第１導電性ポストＰCが形成されている。
第３配線２０、半導体チップ２１および第１導電性ポストＰCを被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび導電性ポストＰCに達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよび導電性ポストＰCに接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび導電性ポストＰCに達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよび導電性ポストＰCに接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
第４配線２４に接続して、銅などからなる第２導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において第２導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
さらに、バッファ層２６の表面において第２導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
本実施形態においては、例えば、導電性ポスト（第１導電性ポストＰC）より下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線と称し、導電性ポスト（第１導電性ポストＰC）より上層に形成されている第４配線２４などの配線を上層配線と称する。
上記の本実施形態の半導体装置は、シリコン基板１０に上記のような下層配線（第１配線１６、第２配線１８および第３配線２０）が形成され、また、半導体チップ２１がフェースアップでマウントされており、また、下層配線上に導電性ポスト（第１導電性ポストＰC）が形成されており、半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層（第４絶縁層２３）が形成され、絶縁樹脂層には、半導体チップ２１のパッド２１ｂに達するように第１開口部Ｈaが開口され、一方、導電性ポスト（第１導電性ポストＰC）に達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線（第４配線２４）に形成されている構成となっている。
上記の本実施形態の半導体装置は、シリコン基板１０に上記のような下層配線（第１配線１６、第２配線１８および第３配線２０）が形成され、また、半導体チップ２１がフェースアップでマウントされており、また、下層配線上に導電性ポスト（第１導電性ポストＰC）が形成されており、半導体チップ、導電性ポストおよび下層配線を被覆して絶縁樹脂層（第４絶縁層２３）が形成され、絶縁樹脂層には、半導体チップ２１のパッド２１ｂに達するように第１開口部Ｈaが開口され、一方、導電性ポスト（第１導電性ポストＰC）に達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線（第４配線２４）に形成されている構成となっている。
上記の本実施形態の半導体装置によれば、絶縁樹脂層には下層配線に対する開口部の代わりに導電性ポストに対する開口部が開口されているので、導電性ポスト部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が導電性ポストの高さの分だけ緩和されている。これにより、下層配線に接続するための導電性ポスト部分での開口と半導体チップのパッドに達する開口がともに良好になされている。
上記のような導電性ポスト（第１導電性ポストＰC）を用いた接続方法では、熱の伝導性の高い配線を設けることができ、例えば電源やグランドに接続する配線に好ましく適用できる。
上記のような導電性ポスト（第１導電性ポストＰC）を用いた接続方法では、熱の伝導性の高い配線を設けることができ、例えば電源やグランドに接続する配線に好ましく適用できる。
上記の本実施形態の半導体装置において、好ましくは、導電性ポスト（第１導電性ポストＰC）の表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、導電性ポスト（第１導電性ポストＰC）の高さが設定されている。
略同じ高さであることにより、導電性ポスト部分におけるギャップと半導体チップのパッド部分におけるギャップが略等しくなり、両部分に対する開口は良好になされる。
略同じ高さであることにより、導電性ポスト部分におけるギャップと半導体チップのパッド部分におけるギャップが略等しくなり、両部分に対する開口は良好になされる。
上記の導電性ポスト（第１導電性ポストＰC）は、円柱形状あるいは八角柱形状であることが好ましい。これにより、製造工程において第１導電性ポストＰCを被覆して第４絶縁層２３を形成する時にボイドが形成されるのを防止あるいは低減することができる。
また、導電性ポスト（第１導電性ポストＰC）のアスペクト比が１以下であることが好ましい。上記の製造工程において第４絶縁層２３を形成する時に第１導電性ポストＰCが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、導電性ポスト（第１導電性ポストＰC）の底面の径は、導電性ポスト（第１導電性ポストＰC）に達するように開口された第２開口部Ｈbの開口径より１０μｍ以上大きく形成されていることが好ましい。これにより、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、導電性ポスト（第１導電性ポストＰC）のアスペクト比が１以下であることが好ましい。上記の製造工程において第４絶縁層２３を形成する時に第１導電性ポストＰCが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、導電性ポスト（第１導電性ポストＰC）の底面の径は、導電性ポスト（第１導電性ポストＰC）に達するように開口された第２開口部Ｈbの開口径より１０μｍ以上大きく形成されていることが好ましい。これにより、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、上記の下層配線および上層配線を含む配線の一部が、受動素子を構成していることが好ましい。静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa〜Ｌe）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。
ここで、本実施形態にように、例えばシリコン基板１０と絶縁樹脂層（第４絶縁層２３）の間に、例えば複数の樹脂層（第１絶縁層１５、第２絶縁層１７、第３絶縁層１９）の積層体からなる下層絶縁樹脂層が形成されており、下層配線の一部が下層絶縁樹脂層に埋め込まれて形成されている構成として、下層絶縁樹脂層に埋め込まれた受動素子を下層配線の一部から構成することができる。
ここで、本実施形態にように、例えばシリコン基板１０と絶縁樹脂層（第４絶縁層２３）の間に、例えば複数の樹脂層（第１絶縁層１５、第２絶縁層１７、第３絶縁層１９）の積層体からなる下層絶縁樹脂層が形成されており、下層配線の一部が下層絶縁樹脂層に埋め込まれて形成されている構成として、下層絶縁樹脂層に埋め込まれた受動素子を下層配線の一部から構成することができる。
次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、下地絶縁膜１１とする。
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、下地絶縁膜１１とする。
次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。
次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１絶縁層１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒）
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒）
次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
次に、図３（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、図３（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
次に、図３（ｃ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。
次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。
次に、上記のようなセミアディティブ方式による配線の形成を３回繰り返して、絶縁膜を３層積層させ、各層に配線を形成する。即ち、第１絶縁膜１５の形成、第１絶縁膜１５に対する開口部の開口および第１配線１６の形成の各工程の後、第２絶縁膜１７の形成、第２絶縁膜１７に対する開口部の開口、第２配線１８の形成、第３絶縁膜１９の形成、第３絶縁膜１９に対する開口部の開口、および、第３配線の形成の各工程を行い、図５（ａ）に示す状態とする。
第２配線１８の形成時には、受動素子の１つであるインダクタンスＬcも第２配線１８の一部として同時にパターン形成する。
但し、第３配線の形成工程においては、バリアメタル層２０ａの成膜、レジスト膜のパターン形成、電解メッキでの銅層２０ｂの形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層２０ａを第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層２０ａを次工程の第１導電性ポストを形成する工程においても使用するためである。
第２配線１８の形成時には、受動素子の１つであるインダクタンスＬcも第２配線１８の一部として同時にパターン形成する。
但し、第３配線の形成工程においては、バリアメタル層２０ａの成膜、レジスト膜のパターン形成、電解メッキでの銅層２０ｂの形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層２０ａを第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層２０ａを次工程の第１導電性ポストを形成する工程においても使用するためである。
次に、図５（ｂ）に示すように、例えば、第１導電性ポストの形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１導電性ポストの形成領域ＰＰを開口するパターンのレジスト膜Ｒ２を成膜する。
次に、図６（ａ）に示すように、例えば、レジスト膜Ｒ２をマスクとして、バリアメタル層２０ａを用いた電解メッキにより銅をメッキして、レジスト膜Ｒ２の開口部に銅からなる柱状の第１導電性ポストＰCを形成する。この後、レジスト膜Ｒ２を除去する。
次に、図６（ｂ）に示すように、例えば、第１導電性ポストＰCおよび銅層２０ｂをマスクとしてバリアメタル層２０ａをエッチング加工する。これにより、バリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成される。このとき、受動素子の１つであるインダクタンス（Ｌd，Ｌe）も第３配線２０の一部として同時にパターン形成する。
次に、図７（ａ）に示すように、例えば、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、６０〜７０℃の温度で１．０〜１．３Ｎの荷重を０．７〜１秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、６０〜７０℃の温度で１．０〜１．３Ｎの荷重を０．７〜１秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
次に、図７（ｂ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２３を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１および第１導電性ポストＰCを被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
未硬化の感光性ポリイミド樹脂の粘度：３１．５Ｐａ・ｓ
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（３０秒）＋３００ｒｐｍ（３０秒）＋１２００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）＋室温（３０秒）
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
未硬化の感光性ポリイミド樹脂の粘度：３１．５Ｐａ・ｓ
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（３０秒）＋３００ｒｐｍ（３０秒）＋１２００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）＋室温（３０秒）
次に、露光量１５０ｍＪでパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbを第４絶縁層２３に形成する。
現像後、例えば以下の条件で第４絶縁層２３を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
現像後、例えば以下の条件で第４絶縁層２３を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
例えば、第３配線２０の膜厚が５μｍ程度、ダイアタッチフィルム２２の接着層部分の厚さが１２．５μｍ程度であるとすると、第３配線２０の凹凸に対してダイアタッチフィルム２２が変形してカバレッジすることから、半導体チップ２１のパッド２１ｂの位置は第３絶縁層１９の表面から半導体チップ２１の厚さ＋１５μｍ程度となる。
従って、膜厚が５μｍ程度の第３配線２０の上層に形成する第１導電性ポストＰCの表面と半導体チップ２１のパッド２１ｂの表面の高さを合わせるためには、第１導電性ポストＰCの高さを半導体チップ２１の厚さ＋１０μｍ程度に合わせることが好ましい。
例えば、半導体チップ２１の厚さが２５μｍ程度の場合には、第１導電性ポストＰCの高さを３５μｍ程度とし、半導体チップ２１の厚さが５０μｍ程度の場合には、第１導電性ポストＰCの高さを６０μｍ程度とする。第１導電性ポストＰCの高さのウェハ面内のバラツキは±２．５％程度である。第１導電性ポストＰCの高さに対する目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
上記のように第１導電性ポストＰCの表面と半導体チップ２１のパッド２１ｂの表面の高さを略合わせた場合、半導体チップ２１のパッド２１ｂ部分と第１導電性ポストＰC部分におけるギャップ（両部分における第４絶縁層２３の膜厚）は略同じ値となり、本実施気形態においては、例えば、半導体チップ２１のパッド２１ｂ部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）、第１導電性ポストＰC部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）と、どちらも１０μｍ程度の同じ値となる。
このとき、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰCに達する第２開口部Ｈbとしては、どちらも例えば３０μｍの径で良好に開口することができる。
従って、膜厚が５μｍ程度の第３配線２０の上層に形成する第１導電性ポストＰCの表面と半導体チップ２１のパッド２１ｂの表面の高さを合わせるためには、第１導電性ポストＰCの高さを半導体チップ２１の厚さ＋１０μｍ程度に合わせることが好ましい。
例えば、半導体チップ２１の厚さが２５μｍ程度の場合には、第１導電性ポストＰCの高さを３５μｍ程度とし、半導体チップ２１の厚さが５０μｍ程度の場合には、第１導電性ポストＰCの高さを６０μｍ程度とする。第１導電性ポストＰCの高さのウェハ面内のバラツキは±２．５％程度である。第１導電性ポストＰCの高さに対する目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
上記のように第１導電性ポストＰCの表面と半導体チップ２１のパッド２１ｂの表面の高さを略合わせた場合、半導体チップ２１のパッド２１ｂ部分と第１導電性ポストＰC部分におけるギャップ（両部分における第４絶縁層２３の膜厚）は略同じ値となり、本実施気形態においては、例えば、半導体チップ２１のパッド２１ｂ部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）、第１導電性ポストＰC部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）と、どちらも１０μｍ程度の同じ値となる。
このとき、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰCに達する第２開口部Ｈbとしては、どちらも例えば３０μｍの径で良好に開口することができる。
上記の第１導電性ポストＰCを形成する工程において、円柱形状あるいは八角柱形状として形成することが好ましい。これにより、第１導電性ポストＰCを被覆して第４絶縁層２３を形成する時にボイドが形成されるのを防止あるいは低減することができる。
また、上記の第１導電性ポストＰCを形成する工程において、第１導電性ポストＰCのアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時に第１導電性ポストＰCが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、第１導電性ポストＰCを形成する工程において、第１導電性ポストＰCの底面の径が第１導電性ポストＰCに達するように開口された第２開口部Ｈbの開口径より１０μｍ以上大きく形成することが好ましい。これにより、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、上記の第１導電性ポストＰCを形成する工程において、第１導電性ポストＰCのアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時に第１導電性ポストＰCが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、第１導電性ポストＰCを形成する工程において、第１導電性ポストＰCの底面の径が第１導電性ポストＰCに達するように開口された第２開口部Ｈbの開口径より１０μｍ以上大きく形成することが好ましい。これにより、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
次に、図８（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする１．５Ａ、９０分の電解メッキにより銅を５μｍの厚さでメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする１．５Ａ、９０分の電解メッキにより銅を５μｍの厚さでメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１導電性ポストＰC に達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。
次に、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して第２導電性ポスト用の開口部を形成し、バリアメタル膜２４ａを用いた銅の電解メッキにより、高さ１００μｍ、径１５０μｍの第２導電性ポスト２５を形成する。
次にドライフィルムあるいはレジスト膜を除去し、さらに第２導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。
次にドライフィルムあるいはレジスト膜を除去し、さらに第２導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。
次に、図９（ａ）に示すように、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などをスピンコートまたは印刷などにより成膜し、１２０μｍの膜厚で絶縁性のバッファ層２６を形成する。
例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。
例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。
次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により第２導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。
次に、第２導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２６を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
上記の本実施形態に係る半導体装置の製造方法によれば、導電性ポスト（第１導電性ポストＰC）部分におけるギャップと半導体チップ２１のパッド２１ｂ部分におけるギャップとの差を、導電性ポスト（第１導電性ポストＰC）の高さの分緩和して開口するので、下層配線（第１配線１６、第２配線１８および第３配線２０）に接続するための導電性ポスト（第１導電性ポストＰC）部分での開口と半導体チップ２１のパッド２１ｂに達する開口をともに良好に行うことできる。
さらに、本実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）絶縁樹脂層中に内蔵する半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口か可能となる。
（２）絶縁樹脂層中に内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口か可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、絶縁樹脂層中に内蔵する半導体チップのパッドに対する安定した開口か可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
（１）絶縁樹脂層中に内蔵する半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口か可能となる。
（２）絶縁樹脂層中に内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口か可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、絶縁樹脂層中に内蔵する半導体チップのパッドに対する安定した開口か可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
本発明は上記の説明に限定されない。
例えば、導電性ポスト（第１導電性ポスト）の表面の高さは、半導体チップのパッドの表面に合わせることが好ましいが、必ずしもこれに限らない。導電性ポスト（第１導電性ポスト）部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、導電性ポスト（第１導電性ポスト）の表面の高さは、半導体チップのパッドの表面に合わせることが好ましいが、必ずしもこれに限らない。導電性ポスト（第１導電性ポスト）部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…第２導電性ポスト、２６…バッファ層、２７…バンプ、ＰC…第１導電性ポスト、Ｃa，Ｃb…静電容量素子、Ｌa，Ｌb，Ｌc，Ｌd，Ｌe…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部、１００…シリコン基板、１０１…下地絶縁膜、１０２…下部電極、１０３…誘電体膜、１０４…保護層、１０５ａ…下部電極取り出し電極、１０５ｂ…上部電極、１０６…第１絶縁層、１０７…第１配線、１０８…半導体チップ、１０８ａ…半導体本体部分、１０８ｂ…パッド、１０８ｃ…保護層、１０９…ダイアタッチフィルム、１１０…第２絶縁層、１１１…第２配線、１１２…ポスト、１１３…バッファ層、１１４…バンプ、Ｃ1，Ｃ2…静電容量素子、Ｌ…インダクタンス、Ｈ1〜Ｈ3…開口部。
Claims (13)
- 基板と、
前記基板に形成された下層配線と、
能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、
前記下層配線上に形成された導電性ポストと、
前記半導体チップ、前記導電性ポストおよび前記下層配線を被覆して形成された絶縁樹脂層と、
前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、
前記導電性ポストに達するように前記絶縁樹脂層に開口された第２開口部と、
前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に形成された上層配線と
を有する半導体装置。 - 前記導電性ポストの表面と前記パッドの表面とが略同じ高さとなるように、前記導電性ポストの高さが設定されている
請求項１に記載の半導体装置。 - 前記導電性ポストが円柱形状あるいは八角柱形状である
請求項１に記載の半導体装置。 - 前記導電性ポストのアスペクト比が１以下である
請求項１に記載の半導体装置。 - 前記導電性ポストの底面の径は前記第２開口部の開口径より１０μｍ以上大きく形成されている
請求項１に記載の半導体装置。 - 前記下層配線および前記上層配線を含む配線の一部が受動素子を構成している
請求項１に記載の半導体装置。 - 前記基板と前記絶縁樹脂層の間に下層絶縁樹脂層が形成されており、前記下層配線の一部が前記下層絶縁樹脂層に埋め込まれて形成されている
請求項１に記載の半導体装置。 - 前記下層絶縁樹脂層が複数の樹脂層の積層体からなる
請求項７に記載の半導体装置。 - 基板に下層配線を形成する工程と、
前記下層配線上に導電性ポストを形成する工程と、
能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、
前記半導体チップ、前記導電性ポストおよび前記下層配線を被覆して絶縁樹脂層を形成する工程と、
前記半導体チップの前記パッドに達する第１開口部と前記導電性ポストに達する第２開口部とを、前記絶縁樹脂層に開口する工程と、
前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
を有する半導体装置の製造方法。 - 前記導電性ポストを形成する工程において、前記導電性ポストの表面と前記パッドの表面とが略同じ高さとなるように、前記導電性ポストの高さを設定して形成する
請求項９に記載の半導体装置の製造方法。 - 前記導電性ポストを形成する工程において、円柱形状あるいは八角柱形状として前記導電性ポストを形成する
請求項９に記載の半導体装置の製造方法。 - 前記導電性ポストを形成する工程において、アスペクト比が１以下となるように前記導電性ポストを形成する
請求項９に記載の半導体装置の製造方法。 - 前記導電性ポストを形成する工程において、前記導電性ポストの底面の径が前記第２開口部の開口径より１０μｍ以上大きくなるように前記導電性ポストを形成する
請求項９に記載の半導体装置の製造方法。
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