JP2001015712A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Abstract

(57)【要約】 【課題】 絶縁膜に形成した溝の内部に導電層を形成す
る方法を提供する。 【解決手段】 酸化シリコン膜２４に形成した溝２５の
内部にアモルファスシリコン膜２６Ａを堆積し、続いて
アモルファスシリコン膜２６Ａの上部にフォトレジスト
膜３０をスピン塗布する。次に、フォトレジスト膜３０
の全面に露光光を照射して溝２５の外部のフォトレジス
ト膜３０を露光する。このとき、溝２５の内部のフォト
レジスト膜３０は、露光量が不足するので露光されな
い。次に、フォトレジスト膜３０を現像して露光部であ
る溝２５の外部のフォトレジスト膜３０を除去した後、
溝２５の内部に残った未露光のフォトレジスト膜３０を
マスクにしたドライエッチングで溝２５の外部のアモル
ファスシリコン膜２６Ａを除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、絶縁膜に形成した溝または
スルーホールの内部に導電層を形成するプロセスに適用
して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルは、半導体基板の主面上にマトリクス
状に配置された複数のワード線と複数のビット線との交
点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(M
etal Insulator SemiconductorField Effect Transisto
r) とこれに直列に接続された１個の情報蓄積用容量素
子（キャパシタ）とで構成されている。
【０００３】上記メモリセル選択用ＭＩＳＦＥＴは、周
囲を素子分離領域で囲まれた活性領域に形成され、主と
してゲート酸化膜、ワード線と一体に構成されたゲート
電極およびソース、ドレインを構成する一対の半導体領
域で構成されている。ビット線は、メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置され、その延在方向に隣接する
２個のメモリセル選択用ＭＩＳＦＥＴによって共有され
るソース、ドレインの一方と電気的に接続されている。
情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、上記ソース、ドレインの他方
と電気的に接続されている。
【０００４】特開平７−７０８４号公報は、メモリセル
選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を配置
するスタックド・キャパシタ(Stacked Capacitor) 構造
のＤＲＡＭを開示している。この公報に記載されたＤＲ
ＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子
の蓄積電荷量の減少を補うために、ビット線の上部に配
置した情報蓄積用容量素子の下部電極（蓄積電極）を円
筒状に加工することによってその表面積を増やし、その
上部に容量絶縁膜と上部電極（プレート電極）とを形成
している。
【０００５】また、特開平１１−１７１４４号公報は、
上記した円筒状の下部電極の内側底部に絶縁膜からなる
補強部材を形成することによって、下部電極の機械的強
度を向上させ、製造工程の途中で円筒状の下部電極が倒
れたりする不良を防止している。
【０００６】
【発明が解決しようとする課題】本発明者は、ビット線
の上部に堆積した厚い酸化シリコン膜に溝を形成し、こ
の溝の内部に情報蓄積用容量素子の下部電極（蓄積電
極）を形成する技術を開発している。
【０００７】上記情報蓄積用容量素子を形成するには、
一例としてビット線の上部に厚い酸化シリコン膜を形成
した後、フォトレジスト膜をマスクにしたドライエッチ
ングで上記酸化シリコン膜に溝を形成する。次に、溝の
内部および酸化シリコン膜の上部に多結晶シリコン膜を
堆積した後、溝の内部の多結晶シリコン膜をＳＯＧ(Spi
n On Glass) などの塗布膜で保護し、酸化シリコン膜の
上部の多結晶シリコン膜をドライエッチングで除去する
ことによって、溝の内部に情報蓄積用容量素子の下部電
極として使用される多結晶シリコン膜を形成する。
【０００８】次に、溝の内部の多結晶シリコン膜を覆っ
ているＳＯＧ膜を除去する。ＳＯＧ膜の除去は、酸化シ
リコン膜とＳＯＧ膜とのエッチング選択比の差を利用し
たドライエッチングまたはウェットエッチングによって
行う。
【０００９】次に、多結晶シリコン膜の上部に酸化タン
タル( Ｔａ2 Ｏ5)膜などの誘電体膜を堆積した後、酸化
タンタル膜の上部に窒化チタンなどの導電膜を堆積する
ことによって、多結晶シリコン膜で構成された下部電
極、酸化タンタル膜で構成された容量絶縁膜および窒化
チタンなどの導電膜で構成された上部電極からなる情報
蓄積用容量素子を形成する。
【００１０】上記情報蓄積用容量素子は、酸化シリコン
膜に形成した溝の内部に下部電極を形成するので、従来
の円筒状の下部電極のように、製造工程の途中で下部電
極が倒れたりする不具合が生じないという利点がある。
その反面、上記情報蓄積用容量素子の下部電極は、円筒
の内壁および外壁を蓄積電荷量確保のための有効領域と
して利用する従来の下部電極に比べて表面積が少ないの
で、蓄積電荷量を確保するためには、下部電極が形成さ
れる溝を深くしたり、下部電極の表面に凹凸を形成した
りすることによって表面積を増やす工夫が必要となる。
【００１１】しかし、酸化シリコン膜とＳＯＧ膜とのエ
ッチング選択比の差を利用してＳＯＧ膜を選択的に除去
する前記下部電極の製造方法は、酸化シリコン膜とＳＯ
Ｇ膜とのエッチング選択比が十分に大きくないために、
溝の内部の多結晶シリコン膜を覆っているＳＯＧ膜をエ
ッチングで除去する際、溝の外部の酸化シリコン膜もあ
る程度エッチングされてその上面が下方に後退してしま
う。特に、多結晶シリコン膜の表面に凹凸を形成したよ
うな場合は、凹凸の隙間に残ったＳＯＧ膜を除去するた
めのオーバーエッチングが必要となるため、上記した酸
化シリコン膜の後退量が大きくなる。
【００１２】上記のような酸化シリコン膜の後退が生じ
ると、溝の内部に形成された多結晶シリコン膜の上端部
が溝の開孔端よりも上方に突き出てしまうために、情報
蓄積用容量素子の表面の平坦性が低下したり、多結晶シ
リコン膜の上端部に電界が集中して情報蓄積用容量素子
のリーク電流が増加したりするといった不具合を引き起
こす。
【００１３】本発明の目的は、絶縁膜に形成された溝の
内部に下部電極を形成する情報蓄積用容量素子を備えた
ＤＲＡＭの製造歩留まりを向上させる技術を提供するこ
とにある。
【００１４】本発明の他の目的は、絶縁膜に形成した溝
またはスルーホールの内部に導電層を形成する技術を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。
【００１８】（ａ）半導体基板の主面上に第１導電膜を
形成し、前記第１導電膜の上部に第１絶縁膜を形成した
後、前記第１絶縁膜に溝またはスルーホールを形成する
工程、（ｂ）前記溝またはスルーホールの内部および前
記第１絶縁膜の上部に、前記溝またはスルーホールを通
じて前記第１導電膜に電気的に接続される第２導電膜を
形成する工程、（ｃ）前記第２導電膜をフォトレジスト
膜で覆った後、前記フォトレジスト膜に露光光を照射す
ることによって、少なくとも前記溝またはスルーホール
の外部の前記フォトレジスト膜を露光する工程、（ｄ）
前記フォトレジスト膜の露光部を除去し、前記溝または
スルーホールの内部に前記フォトレジスト膜の未露光部
を残す工程、（ｅ）前記フォトレジスト膜で覆われてい
ない領域の前記第２導電膜を除去することによって、前
記溝またはスルーホールの内部に前記第２導電膜を残す
工程。
【００１９】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）において、前記（ｅ）工程における
前記第２導電膜の除去を、前記フォトレジスト膜をマス
クにしたエッチングによって行う。
【００２０】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）において、前記（ｅ）工程における
前記第２導電膜の除去を化学機械研磨法によって行う。
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）において、前記（ｄ）工程における
前記フォトレジスト膜の除去を、前記フォトレジスト膜
を現像することによって行う。
【００２２】（５）本発明の半導体集積回路装置の製造
方法は、前記（１）において、前記（ｅ）工程の後、
（ｆ）前記溝またはスルーホールの内部の前記フォトレ
ジスト膜を除去し、前記溝またはスルーホールの内部に
露出した前記第２導電膜の表面に第３導電膜を選択成長
させることによって、前記溝またはスルーホールの内部
に前記第３導電膜を埋め込む工程をさらに含む。
【００２３】（６）本発明の半導体集積回路装置の製造
方法は、前記（５）において、前記第２導電膜が窒化チ
タンまたはタングステンからなる。
【００２４】（７）本発明の半導体集積回路装置の製造
方法は、前記（５）において、前記第３導電膜がタング
ステンまたはアルミニウム合金からなる。
【００２５】（８）本発明の半導体集積回路装置の製造
方法は、前記（５）において、前記（ｆ）工程の後、
（ｈ）前記第１絶縁膜の上部に第４導電膜を形成し、前
記溝またはスルーホールの内部の前記第３導電膜を介し
て前記第４導電膜と前記第１導電膜とを電気的に接続す
る工程をさらに含む。
【００２６】（９）本発明の半導体集積回路装置の製造
方法は、前記（１）において、前記（ｅ）工程の後、
（ｆ）前記溝またはスルーホールの内部の前記フォトレ
ジスト膜を除去し、前記溝またはスルーホールの内部お
よび前記第１絶縁膜の上部に第５導電膜を形成する工
程、（ｇ）前記第５導電膜の表面に第６導電膜を選択成
長させた後、前記溝またはスルーホールの外部の前記第
６導電膜および前記第５導電膜を除去し、前記溝または
スルーホールの内部に前記第６導電膜および前記第５導
電膜を残す工程をさらに含む。
【００２７】（１０）本発明の半導体集積回路装置の製
造方法は、前記（９）において、前記第２導電膜が窒化
チタンまたは窒化タンタルからなる。
【００２８】（１１）本発明の半導体集積回路装置の製
造方法は、前記（９）において、前記第５導電膜および
前記第６導電膜が銅からなる。
【００２９】（１２）本発明の半導体集積回路装置の製
造方法は、前記（９）において、前記第６導電膜および
前記第５導電膜の除去を、化学機械研磨法によって行
う。
【００３０】（１３）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に形成されたメモリセル選
択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦ
ＥＴの上部に形成された情報蓄積用容量素子によって構
成されるメモリセルを備えた半導体集積回路装置の製造
方法であって、以下の工程を含む。
【００３１】（ａ）半導体基板の主面にメモリセル選択
用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁
膜に形成したスルーホールの内部に、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に
接続される第１導電膜を形成する工程、（ｂ）前記第１
絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁
膜に溝を形成する工程、（ｃ）前記溝の内部および前記
第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に
電気的に接続される第２導電膜を形成する工程、（ｄ）
前記第２導電膜をフォトレジスト膜で覆った後、前記フ
ォトレジスト膜に露光光を照射することによって、前記
溝の外部の前記フォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝
の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記フォトレジスト膜で覆われていない領域の前
記第２導電膜を除去することによって、前記溝の内部に
前記第２導電膜を残す工程、（ｇ）前記溝の内部の前記
フォトレジスト膜を除去した後、前記溝の内部および前
記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶
縁膜の上部に第３導電膜を形成することによって、前記
第２導電膜からなる第１電極、前記第３絶縁膜からなる
容量絶縁膜および前記第３導電膜からなる第２電極によ
って構成される情報蓄積用容量素子を形成する工程。
【００３２】（１４）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に形成されたメモリセル選
択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦ
ＥＴの上部に形成された情報蓄積用容量素子によって構
成されるメモリセルを備えた半導体集積回路装置の製造
方法であって、以下の工程を含む。
【００３３】（ａ）半導体基板の主面にメモリセル選択
用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁
膜に形成したスルーホールの内部に、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に
接続される第１導電膜を形成する工程、（ｂ）前記第１
絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁
膜に溝を形成する工程、（ｃ）前記溝の内部および前記
第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に
電気的に接続されるアモルファスシリコンからなる第２
導電膜を形成する工程、（ｄ）前記第２導電膜をフォト
レジスト膜で覆った後、前記フォトレジスト膜に露光光
を照射することによって、前記溝の外部の前記フォトレ
ジスト膜を露光する工程、（ｅ）前記フォトレジスト膜
の露光部を除去し、前記溝の内部に前記フォトレジスト
膜の未露光部を残す工程、（ｆ）前記フォトレジスト膜
で覆われていない領域の前記第２導電膜を除去すること
によって、前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記フォトレジスト膜を除去した
後、前記溝の内部に露出した前記第２導電膜の表面に凹
凸を形成する工程、（ｈ）前記第２導電膜を熱処理する
ことによって多結晶化する工程、（ｉ）前記溝の内部お
よび前記第２絶縁膜の上部に第３絶縁膜を形成し、前記
第３絶縁膜の上部に第３導電膜を形成することによっ
て、前記第２導電膜からなる第１電極、前記第３絶縁膜
からなる容量絶縁膜および前記第３導電膜からなる第２
電極によって構成される情報蓄積用容量素子を形成する
工程。
【００３４】（１５）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に形成されたメモリセル選
択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦ
ＥＴの上部に形成された情報蓄積用容量素子によって構
成されるメモリセルを備えた半導体集積回路装置の製造
方法であって、以下の工程を含む。
【００３５】（ａ）半導体基板の主面にメモリセル選択
用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳ
ＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁
膜に形成したスルーホールの内部に、前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に
接続される第１導電膜を形成する工程、（ｂ）前記第１
絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁
膜に溝を形成する工程、（ｃ）前記溝の内部および前記
第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に
電気的に接続されるアモルファスシリコンからなる第２
導電膜を形成する工程、（ｄ）前記第２導電膜の表面に
凹凸を形成する工程、（ｅ）前記第２導電膜を熱処理す
ることによって多結晶化する工程、（ｆ）前記第２導電
膜をフォトレジスト膜で覆った後、前記フォトレジスト
膜に露光光を照射することによって、前記溝の外部の前
記フォトレジスト膜を露光する工程、（ｇ）前記フォト
レジスト膜の露光部を除去し、前記溝の内部に前記フォ
トレジスト膜の未露光部を残す工程、（ｈ）前記フォト
レジスト膜で覆われていない領域の前記第２導電膜を除
去することによって、前記溝の内部に前記第２導電膜を
残す工程、（ｉ）前記溝の内部の前記フォトレジスト膜
を除去した後、前記溝の内部および前記第２絶縁膜の上
部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３
導電膜を形成することによって、前記第２導電膜からな
る第１電極、前記第３絶縁膜からなる容量絶縁膜および
前記第３導電膜からなる第２電極によって構成される情
報蓄積用容量素子を形成する工程。
【００３６】（１６）本発明の半導体集積回路装置の製
造方法は、前記（１４）または（１５）において、前記
フォトレジスト膜で覆われていない領域の前記第２導電
膜の除去を、前記フォトレジスト膜をマスクにしたエッ
チングによって行う。
【００３７】（１７）本発明の半導体集積回路装置の製
造方法は、前記（１４）、（１５）または（１６）にお
いて、前記第２導電膜の表面の前記凹凸を、前記アモル
ファスシリコンの表面にシリコン粒を成長させることに
よって形成する。
【００３８】（１８）本発明の半導体集積回路装置の製
造方法は、前記（１）〜（１７）のいずれか一項におい
て、前記フォトレジスト膜で覆われていない領域の前記
第２導電膜を除去する際、前記溝の内部の前記第２導電
膜の上端部を、前記溝の開孔端よりも下方に後退させ
る。
【００３９】（１９）本発明の半導体集積回路装置の製
造方法は、前記（１８）において、前記第２導電膜の上
端部の後退量が、前記第２導電膜の表面に形成された前
記凹凸の径とほぼ等しい。
【００４０】（２０）本発明の半導体集積回路装置の製
造方法は、前記（１３）〜（１９）のいずれか一項にお
いて、前記第２絶縁膜が酸化シリコン膜である。
【００４１】（２１）本発明の半導体集積回路装置の製
造方法は、前記（１３）〜（２０）のいずれか一項にお
いて、前記第３絶縁膜が高誘電率膜または強誘電体膜で
ある。
【００４２】（２２）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００４３】（ａ）半導体基板の主面上に第１導電膜を
形成し、前記第１導電膜の上部に第１絶縁膜を形成した
後、前記第１絶縁膜にスルーホールを形成する工程、
（ｂ）前記スルーホールの内部および前記第１絶縁膜の
上部にフォトレジスト膜を形成した後、前記スルーホー
ルの内部の前記フォトレジスト膜の一部および配線溝形
成領域の前記フォトレジスト膜を選択的に露光する工
程、（ｃ）前記フォトレジスト膜の露光部を除去し、前
記第１絶縁膜の上部の一部および前記スルーホールの内
部の一部に前記フォトレジスト膜の未露光部を残す工
程、（ｄ）前記フォトレジスト膜をマスクにして前記第
１絶縁膜をエッチングすることにより、前記第１絶縁膜
に配線溝を形成する工程、（ｅ）前記フォトレジスト膜
を除去した後、前記第１絶縁膜の上部、前記配線溝の内
部および前記スルーホールの内部に、前記スルーホール
を通じて前記第１導電膜に電気的に接続される第２導電
膜を形成する工程、（ｆ）前記第１絶縁膜の上部の前記
第２導電膜を化学機械研磨法で除去することによって、
前記配線溝の内部および前記スルーホールの内部に前記
第２導電膜からなる埋込み配線を形成する工程。
【００４４】（２３）本発明の半導体集積回路装置の製
造方法は、前記（２２）において、前記第２導電膜が銅
からなる。
【００４５】（２４）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００４６】（ａ）半導体基板の主面上に第１導電膜を
形成し、前記第１導電膜の上部に第１絶縁膜を形成した
後、前記第１絶縁膜および前記第１導電膜をパターニン
グすることによって、その上部が前記第１絶縁膜で覆わ
れた前記第１導電膜からなるゲート電極を形成する工
程、（ｂ）前記ゲート電極の両側の前記半導体基板に半
導体領域を形成する工程、（ｃ）前記ゲート電極が形成
された前記半導体基板上に第２絶縁膜を形成した後、前
記第２絶縁膜の上部に、前記第１絶縁膜および前記第２
絶縁膜とはエッチングの選択比が異なる第３絶縁膜を形
成する工程、（ｄ）第１フォトレジスト膜をマスクにし
て前記第３絶縁膜をエッチングすることにより、前記半
導体領域の上部の前記第２絶縁膜に達する第１溝および
前記ゲート電極の上部の前記第２絶縁膜に達する第２溝
を形成する工程、（ｅ）前記第１フォトレジスト膜を除
去した後、前記第１、第２溝の内部および前記第３絶縁
膜の上部に第２フォトレジスト膜を形成する工程、
（ｆ）前記第２フォトレジスト膜に露光光を照射するこ
とによって、前記第２溝の内部および前記第３絶縁膜の
上部の前記第２フォトレジスト膜を露光した後、前記第
２フォトレジスト膜の露光部を除去することによって、
前記第１溝の内部に前記第２フォトレジスト膜の未露光
部を残す工程、（ｇ）前記第１溝の内部の前記第２フォ
トレジスト膜をマスクにしたエッチングで前記第２溝の
底部の前記第２絶縁膜およびその下部の前記第１絶縁膜
の一部をエッチングする工程、（ｈ）前記第２フォトレ
ジスト膜を除去した後、前記第１溝の下部の前記第２絶
縁膜および前記第２溝の下部の前記第１絶縁膜をエッチ
ングすることによって、前記半導体領域の上部に第１コ
ンタクトホールを形成し、前記ゲート電極の上部に第２
コンタクトホールを形成する工程。
【００４７】（２５）本発明の半導体集積回路装置の製
造方法は、前記（２５）において、前記第１絶縁膜およ
び前記第２絶縁膜が窒化シリコンからなり、前記第３絶
縁膜が酸化シリコン膜からなる。
【００４８】（２６）本発明の半導体集積回路装置の製
造方法は、前記（２４）において、前記（ｈ）工程の
後、（ｉ）前記第１、第２コンタクトホールの内部およ
び前記第３絶縁膜の上部に第２導電膜を形成する工程、
（ｊ）前記第２導電膜をパターニングすることによっ
て、前記第１コンタクトホールを通じて前記半導体領域
に電気的に接続される第１配線および前記第２コンタク
トホールを通じて前記ゲート電極に電気的に接続される
第２配線を形成する工程をさらに含む。
【００４９】（２７）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００５０】（ａ）半導体基板の主面上に形成した第１
絶縁膜に溝を形成した後、前記溝の内部および前記第１
絶縁膜の上部にシリコン層を形成する工程、（ｂ）前記
溝の内部の前記シリコン層の上部に選択的に第２絶縁膜
を形成し、前記溝の外部の前記シリコン層を選択的に除
去する工程、（ｃ）前記溝の内部の前記第２絶縁膜を除
去した後、前記シリコン層に凹凸を形成する工程、
（ｄ）前記凹凸が形成された前記シリコン層の上部に誘
電体膜を形成し、前記誘電体膜の上部に導電膜を形成す
る工程。
【００５１】（２８）本発明の半導体集積回路装置の製
造方法は、前記（２７）において、前記シリコン層がア
モルファスシリコンからなる。
【００５２】（２９）本発明の半導体集積回路装置の製
造方法は、前記（２７）において、前記第１絶縁膜が酸
化シリコンからなり、前記第２絶縁膜がフォトレジスト
からなる。
【００５３】（３０）本発明の半導体集積回路装置の製
造方法は、前記（２７）において、前記シリコン層の前
記凹凸を、前記シリコン層の表面にシリコン粒を成長さ
せることによって形成する。
【００５４】（３１）本発明の半導体集積回路装置の製
造方法は、前記（２９）において、前記（ｂ）工程が、
（ｂ−１）前記溝の内部および前記第１絶縁膜の上部に
フォトレジスト膜を形成した後、前記フォトレジスト膜
に露光光を照射することによって、前記溝の外部の前記
フォトレジスト膜を選択的に露光する工程、（ｂ−２）
前記フォトレジスト膜の露光部を除去し、前記溝の内部
に前記フォトレジスト膜の未露光部を残す工程、（ｂ−
３）前記フォトレジスト膜をマスクにしたエッチングで
前記溝の外部の前記シリコン層を除去する工程を含む。
【００５５】（３２）本発明の半導体集積回路装置の製
造方法は、（２７）〜（３１）のいずれか一項におい
て、前記凹凸が形成された前記シリコン層が容量素子の
第１電極を構成し、前記誘電体膜が前記容量素子の容量
絶縁膜を構成し、前記導電膜が前記容量素子の第２電極
を構成する。
【００５６】（３３）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００５７】（ａ）半導体基板の主面上に形成した第１
絶縁膜に溝を形成した後、前記溝の内部および前記第１
絶縁膜の上部に導電層を形成する工程、（ｂ）前記導電
層の上部にフォトレジスト膜を形成した後、前記フォト
レジスト膜に露光光を照射することによって、前記第１
絶縁膜の上部の前記フォトレジスト膜を完全に露光し、
前記溝の内部の前記フォトレジスト膜の一部を露光する
工程、（ｃ）前記フォトレジスト膜を現像することによ
って、完全に露光された領域の前記フォトレジスト膜を
除去し、前記溝の内部に前記フォトレジスト膜の未露光
部を残す工程、（ｄ）前記フォトレジスト膜で覆われて
いない領域の前記導電層を選択的に除去する工程。
【００５８】（３４）本発明の半導体集積回路装置の製
造方法は、前記（３３）において、前記導電層の選択的
な除去を、前記フォトレジスト膜をマスクにしたエッチ
ングによって行う。
【００５９】（３５）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００６０】（ａ）半導体基板の主面上に酸化シリコン
膜を形成した後、前記酸化シリコン膜に溝を形成する工
程、（ｂ）前記溝の内部および前記酸化シリコン膜の上
部に第１導電膜を形成する工程、（ｃ）前記第１導電膜
をフォトレジスト膜で覆った後、前記フォトレジスト膜
に露光光を照射することによって、前記溝の外部の前記
フォトレジスト膜を露光する工程、（ｄ）前記フォトレ
ジスト膜の露光部を現像により除去し、前記溝の内部に
前記フォトレジスト膜の未露光部を残す工程、（ｅ）前
記フォトレジスト膜をマスクにしたエッチングで前記酸
化シリコン膜の上部の前記第１導電膜を除去する工程、
（ｆ）前記溝の内部の前記フォトレジスト膜を除去する
ことによって、前記溝の内部に前記第１導電膜を選択的
に形成する工程。
【００６１】（３６）本発明の半導体集積回路装置の製
造方法は、前記（３５）において、前記（ｆ）工程にお
ける前記フォトレジスト膜の除去を、アッシングによっ
て行う。
【００６２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００６３】（実施の形態１）本発明の実施形態１であ
るＤＲＡＭ（Dynamic Random Access Memory）の製造方
法を図１〜図２１を用いて工程順に説明する。
【００６４】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面に素子分離溝２を形成した後、基板１にｐ
型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル
３を形成する。素子分離溝２を形成するには、例えば基
板１の素子分離領域をエッチングして溝を形成した後、
溝の内部および基板１上にＣＶＤ（Chemical Vapor Dep
osition ）法で酸化シリコン膜５を堆積し、続いて溝の
外部の酸化シリコン膜５を化学機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で除去して溝の内部のみ
に酸化シリコン膜５を残す。
【００６５】次に、基板１をスチーム酸化してｐ型ウエ
ル３の表面にゲート酸化膜６を形成した後、ゲート酸化
膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲ
ート電極７（ワード線ＷＬ）を形成するには、例えば基
板１上にリン（Ｐ）などのｎ型不純物をドープした多結
晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にス
パッタリング法で窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ
法で窒化シリコン膜８を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングする。
【００６６】次に、図２に示すように、ゲート電極７の
両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイ
オン注入してｎ- 型半導体領域９を形成し、続いてゲー
ト電極７（ワード線ＷＬ）の上部にＣＶＤ法で窒化シリ
コン膜１０および酸化シリコン膜１１を堆積した後、酸
化シリコン膜１１の表面を化学機械研磨法で平坦化す
る。
【００６７】次に、図３に示すように、フォトレジスト
膜（図示せず）をマスクにして酸化シリコン膜１１およ
び窒化シリコン膜１０をドライエッチングすることによ
り、ｎ- 型半導体領域９の上部にコンタクトホール１
２、１３を形成する。酸化シリコン膜１１のエッチング
は、窒化シリコン膜１０に対する酸化シリコン膜１１の
エッチング選択比が十分に大きくなる条件で行い、下層
の窒化シリコン膜１０が除去されないようにする。ま
た、窒化シリコン膜１０のエッチングは、基板１に対す
る窒化シリコン膜１０のエッチング選択比が十分に大き
くなる条件で行い、基板１が深く削れないようにする。
さらに、窒化シリコン膜１０のエッチングは、窒化シリ
コン膜１０を異方的にエッチングする条件で行い、ゲー
ト電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０
を残す。これにより、コンタクトホール１２、１３がゲ
ート電極７（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成されるので、コンタクトホール１２、
１３とゲート電極７（ワード線ＷＬ）との合わせ余裕が
不要となり、ＤＲＡＭのメモリセルサイズを縮小するこ
とができる。
【００６８】次に、コンタクトホール１２、１３を通じ
てｐ型ウエル３にリンまたはヒ素（Ａｓ）などのｎ型不
純物をイオン打ち込みすることによって、ｎ+ 型半導体
領域１４（ソース、ドレイン）を形成する。ここまでの
工程で、ゲート酸化膜６、ゲート電極７およびｎ+ 型半
導体領域１４（ソース、ドレイン）を有するｎチャネル
型のメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００６９】次に、コンタクトホール１２、１３の内部
にプラグ１５を形成する。プラグ１５を形成するには、
例えばコンタクトホール１２、１３の内部および酸化シ
リコン膜１１の上部にリンなどのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸
化シリコン膜１１の上部の多結晶シリコン膜をドライエ
ッチング（または化学機械研磨法）で除去し、多結晶シ
リコン膜をコンタクトホール１２、１３の内部のみに残
す。
【００７０】次に、図４に示すように、酸化シリコン膜
１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、
続いてフォトレジスト膜（図示せず）をマスクにしたド
ライエッチングでコンタクトホール１２の上部の酸化シ
リコン膜１６にスルーホール１７を形成した後、スルー
ホール１７の内部にプラグ１８を形成し、さらにプラグ
１８の上部にビット線ＢＬを形成する。
【００７１】プラグ１８を形成するには、例えばスルー
ホール１７の内部および酸化シリコン膜１６の上部にス
パッタリング法で窒化チタン膜およびタングステン膜を
堆積した後、酸化シリコン膜１６の上部の窒化チタン膜
およびタングステン膜を化学機械研磨法で除去し、これ
らの膜をスルーホール１７の内部のみに残す。また、ビ
ット線ＢＬを形成するには、例えば酸化シリコン膜１６
の上部にスパッタリング法でタングステン膜を堆積した
後、フォトレジスト膜（図示せず）をマスクにしたドラ
イエッチングでタングステン膜をパターニングする。ビ
ット線ＢＬは、スルーホール１７内のプラグ１８および
コンタクトホール１２内のプラグ１５を介してメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
（ｎ+ 型半導体領域１４）と電気的に接続される。
【００７２】次に、酸化シリコン膜１６の上部にＣＶＤ
法で酸化シリコン膜１９を堆積し、続いてフォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでコ
ンタクトホール１３の上部の酸化シリコン膜１９、１６
にスルーホール２１を形成した後、スルーホール２１の
内部にプラグ２２を形成する。プラグ２２を形成するに
は、例えばスルーホール２１の内部および酸化シリコン
膜１９の上部にリンなどのｎ型不純物をドープした低抵
抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリ
コン膜１９の上部の多結晶シリコン膜をドライエッチン
グ（または化学機械研磨法）で除去し、多結晶シリコン
膜をスルーホール２１の内部のみに残す。
【００７３】次に、図５に示すように、酸化シリコン膜
１９の上部にＣＶＤ法で窒化シリコン膜２３を堆積し、
続いて窒化シリコン膜２３の上部にＣＶＤ法で酸化シリ
コン膜２４を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜２４および窒化シリ
コン膜２３をドライエッチングすることにより、スルー
ホール２１の上部に溝２５を形成する。後述する情報蓄
積用容量素子Ｃの下部電極は、この溝２５の内壁に沿っ
て形成されるので、下部電極の表面積を大きくして蓄積
電荷量を増やすためには、酸化シリコン膜２４を厚い膜
厚（例えば１μm以上）で堆積する必要がある。
【００７４】酸化シリコン膜２４のエッチングは、窒化
シリコン膜２３に対する酸化シリコン膜２４のエッチン
グ選択比が大きくなる条件で行い、下層の窒化シリコン
膜２３が除去されないようにする。また、窒化シリコン
膜２３のエッチングは、酸化シリコン膜１９に対する窒
化シリコン膜２３のエッチング選択比が大きくなる条件
で行い、下層の酸化シリコン膜１９が深く削れないよう
にする。このように、厚い膜厚の酸化シリコン膜２４の
下層にエッチングストッパとなる窒化シリコン膜２３を
設けることにより、酸化シリコン膜２４をエッチングし
て溝２５を形成する際に下層の酸化シリコン膜１９が過
剰にエッチングされる不具合が防止されるので、深い溝
２５を高い寸法精度で形成することができる。
【００７５】次に、図６に示すように、溝２５の内部お
よび酸化シリコン膜２４の上部にリンなどのｎ型不純物
をドープしたアモルファスシリコン膜２６ＡをＣＶＤ法
で堆積する。アモルファスシリコン膜２６Ａは、溝２５
の内壁に沿って堆積される程度の薄い膜厚（例えば５０
〜６０nm程度）で形成する。
【００７６】次に、図７に示すように、アモルファスシ
リコン膜２６Ａの上部にフォトレジスト膜３０をスピン
塗布する。フォトレジスト膜３０は、露光部が現像液に
可溶となるポジ型フォトレジスト（例えばノボラック樹
脂系フォトレジスト）を使用する。
【００７７】次に、図８に示すように、フォトレジスト
膜３０の全面に露光光を照射する。このとき、溝２５の
外部や溝２５の開孔端近傍のフォトレジスト膜３０は露
光されるが、深い溝２５の内部のフォトレジスト膜２は
露光量が不足するために露光されない。
【００７８】次に、図９に示すように、アルカリ水溶液
などを使ってフォトレジスト膜３０を現像する。このと
き、露光部である溝２５の外部や溝２５の開孔端近傍の
フォトレジスト膜３０は現像液に可溶となるために除去
されるが、未露光部である溝２５の内部のフォトレジス
ト膜３０は除去されない。この結果、溝２５の外部の酸
化シリコン膜２４上にはアモルファスシリコン膜２６Ａ
が露出するが、溝２５の内部のアモルファスシリコン膜
２６Ａは、溝２５の開孔端近傍を除き、フォトレジスト
膜３０で覆われたままとなる。
【００７９】次に、図１０に示すように、フォトレジス
ト膜３０で覆われていない領域、すなわち溝２５の外部
および溝２５の開孔端近傍のアモルファスシリコン膜２
６Ａをドライエッチングで除去する。アモルファスシリ
コン膜２６Ａのエッチングは、フォトレジスト膜３０に
対するアモルファスシリコン膜２６Ａのエッチング選択
比が十分に大きくなる条件で行い、溝２５の内部のフォ
トレジスト膜３０で覆われたアモルファスシリコン膜２
６Ａが露出して削られないようにする。
【００８０】また、このエッチングは、アモルファスシ
リコン膜２６Ａを異方的にエッチングする条件で行い、
溝２５の開孔端近傍においてアモルファスシリコン膜２
６の上端部を溝２５の開孔端よりも僅かに下方に後退さ
せることが望ましい。これにより、溝２５の内部に形成
される下部電極の先端部（上端部）に電界が集中し難く
なるため、情報蓄積用容量素子のリーク電流を低減する
ことができる。なお、アモルファスシリコン膜２６の後
退量は、次の工程でアモルファスシリコン膜２６Ａの表
面に成長させるシリコン粒の直径とほぼ同程度（約５０
nm）とするのがよい。後退量が少なすぎるとアモルファ
スシリコン膜２６の上端部に成長したシリコン粒が溝２
５の開孔端よりも上方に突出するために、そこに電界が
集中し易くなる。他方、後退量が多すぎると下部電極の
表面積が小さくなるので、蓄積電荷量が減少する。
【００８１】次に、図１１に示すように、溝２５の内部
に残ったフォトレジスト膜３０を除去する。フォトレジ
スト膜３０の除去は、例えばオゾンを熱分解したときに
発生する酸素ラジカルによってフォトレジストを酸化分
解するオゾンアッシング法を用いて行う。このアッシン
グは、酸素ラジカルが多量、かつ長時間にわたって発生
する条件で行い、深い溝２５の内部のアモルファスシリ
コン膜２６Ａを覆っているフォトレジスト膜３０を完全
に分解・除去する。
【００８２】このように、本実施の形態では、溝２５の
外部のアモルファスシリコン膜２６Ａをドライエッチン
グで除去する際、溝２５の内部のアモルファスシリコン
膜２６Ａをフォトレジスト膜３０で保護し、その後、不
要となったフォトレジスト膜３０をアッシングで除去す
る。この方法によれば、フォトレジスト膜３０に対する
アモルファスシリコン膜２６Ａのエッチング選択比が大
きいため、溝２５の外部のアモルファスシリコン膜２６
Ａをドライエッチングで除去する際、溝２５の内部のア
モルファスシリコン膜２６Ａの削れを最小限に抑えるこ
とができる。また、溝２５の内部のフォトレジスト膜３
０の除去をアッシングで行うことにより、溝２５の外部
の酸化シリコン膜２４の削れを最小限に抑えることもで
きる。
【００８３】次に、図１２に示すように、溝２５の内部
のアモルファスシリコン膜２６Ａを加工して表面が粗面
化された多結晶シリコン膜２６を形成する。多結晶シリ
コン膜２６を形成するには、例えばフッ酸系の洗浄液を
使ってアモルファスシリコン膜２６Ａの表面を清浄化
し、続いて減圧雰囲気中、アモルファスシリコン膜２６
Ａにモノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ
6 ）を供給してその表面に平均粒径５０nm程度のシリコ
ン粒を成長させた後、基板１を熱処理してアモルファス
シリコン膜２６Ａを多結晶化する。表面が粗面化された
多結晶シリコン膜２６はその表面積が大きいので、情報
蓄積用容量素子の蓄積電荷量を増やすことができる。
【００８４】また、本実施の形態では、溝２５の内部の
アモルファスシリコン膜２６Ａを保護するフォトレジス
ト膜３０をアッシングで除去した後、アモルファスシリ
コン膜２６Ａの表面を粗面化するので、溝２５の内部の
フォトレジスト膜３０を容易に除去することができる。
これに対し、アモルファスシリコン膜２６Ａの表面を粗
面化してからその表面を保護膜で覆い、溝２５の外部の
アモルファスシリコン膜２６Ａをエッチングで除去した
後に保護膜を除去する方法では、アモルファスシリコン
膜２６Ａの表面の細かい凹凸の隙間に保護膜が残り易
い。
【００８５】次に、図１３に示すように、溝２５の外部
の酸化シリコン膜２４の上部および溝２５の内部の多結
晶シリコン膜２６の上部に高誘電率膜の一種である酸化
タンタル（Ｔａ2 Ｏ5 ）膜２８を堆積する。酸化タンタ
ル膜２８は、例えばペンタエトキシタンタルと酸素とを
ソースガスに用いた熱ＣＶＤ法で形成し、その膜厚は２
０nm程度とする。また、酸化タンタル膜２８の成膜に先
立って多結晶シリコン膜２６を窒化処理し、その表面に
薄い窒化シリコン膜を形成することによって、酸化タン
タル膜２８のリーク電流を低減してもよい。その後、約
８００℃の酸素雰囲気中で酸化タンタル膜２８を改質・
結晶化することにより、高誘電率でリーク電流の少ない
良質の酸化タンタル膜２８が得られる。
【００８６】次に、図１４に示すように、酸化タンタル
膜２８の上部にＣＶＤ法とスパッタリング法とを併用し
て窒化チタン（ＴｉＮ）膜２９を堆積することにより、
多結晶シリコン膜２６からなる下部電極、酸化タンタル
膜２８からなる容量絶縁膜および窒化チタン膜２９から
なる上部電極によって構成される情報蓄積用容量素子Ｃ
を形成する。情報蓄積用容量素子Ｃの下部電極（多結晶
シリコン膜２６）は、スルーホール２１内のプラグ２２
およびコンタクトホール１３内のプラグ１５を介してメ
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの
他方（ｎ+ 型半導体領域１４）と電気的に接続される。
ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓと、これに直列に接続された情報蓄積用容量素子Ｃ
とによって構成されるＤＲＡＭのメモリセルが完成す
る。
【００８７】その後、情報蓄積用容量素子Ｃの上部に２
層程度のアルミニウム（Ａｌ）配線を形成し、さらにそ
の上部に酸化シリコン膜と窒化シリコン膜との積層膜な
どによって構成されるパッシベーション膜を形成する
が、その図示および説明は省略する。
【００８８】なお、本実施の形態では、酸化シリコン膜
２４に形成した溝２５の内部に多結晶シリコン膜２６か
らなる下部電極を形成したが、下部電極材料は多結晶シ
リコンに限定されるものではない。また、容量絶縁膜材
料や上部電極材料も酸化タンタルや窒化チタンに限定さ
れるものではない。下部電極や上部電極は、例えばタン
グステン膜、白金、ルテニウム、イリジウムなどで構成
することもできる。また、容量絶縁膜は、例えばＢＳ
Ｔ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、Ｐｂ
ＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X
Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴ
などの金属酸化物からなる高誘電率膜や強誘電体膜など
で構成することもできる。
【００８９】（実施の形態２）前記情報蓄積用容量素子
Ｃの下部電極（多結晶シリコン膜２６）は、次のような
方法で形成することもできる。
【００９０】まず、図１５に示すように、ビット線ＢＬ
を覆う酸化シリコン膜１９の上方に窒化シリコン膜２３
と厚い膜厚の酸化シリコン膜２４とを堆積し、続いて酸
化シリコン膜２４および窒化シリコン膜２３に深い溝２
５を形成した後、溝２５の内部および酸化シリコン膜２
４の上部にアモルファスシリコン膜２６Ａを堆積する。
ここまでは、前記実施の形態１の図１〜図６に示す工程
と同じである。
【００９１】次に、図１６に示すように、アモルファス
シリコン膜２６Ａの表面にシリコン粒を成長させた後、
基板１を熱処理してアモルファスシリコン膜２６Ａを多
結晶化することにより、溝２５の内部および酸化シリコ
ン膜２４の上部に表面が粗面化された多結晶シリコン膜
２６を形成する。アモルファスシリコン膜２６Ａの粗面
化処理は、前記実施の形態１と同じ方法で行う。
【００９２】次に、図１７に示すように、多結晶シリコ
ン膜２６の上部にポジ型のフォトレジスト膜３０をスピ
ン塗布し、続いてフォトレジスト膜３０の全面に露光光
を照射した後、図１８に示すように、フォトレジスト膜
３０を現像して露光部を除去することにより、溝２５の
内部に未露光のフォトレジスト膜３０を残す。
【００９３】次に、図１９に示すように、フォトレジス
ト膜３０で覆われていない溝２５の外部および溝２５の
開孔端近傍の多結晶シリコン膜２６をドライエッチング
で除去する。多結晶シリコン膜２６のエッチングは、前
記実施の形態１で行ったアモルファスシリコン膜２６Ａ
のエッチングと同様、フォトレジスト膜３０に対する多
結晶シリコン膜２６のエッチング選択比が十分に大きく
なる条件で行い、溝２５の内部のフォトレジスト膜３０
で覆われたアモルファスシリコン膜２６Ａが露出して削
られないようにする。また、このエッチングは、多結晶
シリコン膜２６を異方的にエッチングする条件で行い、
溝２５の開孔端近傍においてアモルファスシリコン膜２
６の上端部を溝２５の開孔端よりも僅かに下方に後退さ
せることが望ましい。
【００９４】なお、表面に粗面化処理が施された多結晶
シリコン膜２６をエッチングする場合は、膜の表面形状
に沿ってエッチングが進行するために、溝２５の外部の
酸化シリコン膜２４の上部に多結晶シリコン膜２６のエ
ッチング残りが生じ易い。このエッチング残りは、隣接
する溝２５の間で下部電極同士が短絡する原因となるた
め、上記多結晶シリコン膜２６をエッチングする際は、
この点に配慮したエッチング条件を選定する必要があ
る。
【００９５】次に、図２０に示すように、前述したオゾ
ンアッシング法などを用いて溝２５の内部に残ったフォ
トレジスト膜３０を除去し、多結晶シリコン膜２６を露
出させる。このとき、多結晶シリコン膜２６の表面に形
成されたシリコン粒の隙間などにフォトレジスト膜３０
のアッシング残りが生じると、情報蓄積用容量素子Ｃの
蓄積電荷量の減少を引き起こす。従って、溝２５の内部
のフォトレジスト膜３０を除去する際は、この点に配慮
したアッシング条件を選定する必要がある。
【００９６】その後、図２１に示すように、溝２５の外
部の酸化シリコン膜２４の上部および溝２５の内部の多
結晶シリコン膜２６の上部に酸化タンタル膜２８を堆積
し、続いて酸化タンタル膜２８を改質・結晶化するため
の熱処理を行った後、酸化タンタル膜２８の上部に窒化
チタン膜２９を堆積することにより、多結晶シリコン膜
２６からなる下部電極、酸化タンタル膜２８からなる容
量絶縁膜および窒化チタン膜２９からなる上部電極によ
って構成される情報蓄積用容量素子Ｃを形成する。酸化
タンタル膜２８および窒化チタン膜２９は、前記実施の
形態１と同様の方法で形成する。
【００９７】このように、本実施の形態では、溝２５の
外部の多結晶シリコン膜２６をドライエッチングで除去
する際、溝２５の内部の多結晶シリコン膜２６をフォト
レジスト膜３０で保護し、その後、不要となったフォト
レジスト膜３０をアッシングで除去する。この方法によ
れば、フォトレジスト膜３０に対する多結晶シリコン膜
２６のエッチング選択比が大きいため、溝２５の外部の
アモルファスシリコン膜２６をドライエッチングで除去
する際、溝２５の内部の多結晶シリコン膜２６の削れを
最小限に抑えることができる。また、溝２５の内部のフ
ォトレジスト膜３０の除去をアッシングで行うことによ
り、溝２５の外部の酸化シリコン膜２４の削れを最小限
に抑えることもできる。
【００９８】（実施の形態３）本発明の実施形態３であ
るプラグの形成方法を図２２〜図３３を用いて工程順に
説明する。
【００９９】まず、図２２に示すように、例えばｐ型の
単結晶シリコンからなる基板１の主面に素子分離溝２を
形成した後、基板１の一部にｐ型不純物（ホウ素）をイ
オン注入してｐ型ウエル３を形成し、他の一部にｎ型不
純物（リンまたはヒ素）をイオン注入してｎ型ウエル４
を形成する。
【０１００】次に、周知のＣＭＯＳプロセスに従ってｐ
型ウエル３にｎチャネル型ＭＩＳＦＥＴＱｎを形成し、
ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴＱｐを形成す
る。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート
酸化膜６、ゲート電極７およびｎ+ 型半導体領域（ソー
ス、ドレイン）３１で構成され、ｐチャネル型ＭＩＳＦ
ＥＴＱｐは、主としてゲート酸化膜６、ゲート電極７お
よびｐ+ 型半導体領域（ソース、ドレイン）３２で構成
される。
【０１０１】次に、図２３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
の上部にＣＶＤ法で酸化シリコン膜３３を堆積し、続い
て酸化シリコン膜３３の表面を化学機械研磨法で平坦化
した後、フォトレジスト膜（図示せず）をマスクにして
酸化シリコン膜３３をドライエッチングすることによ
り、ｎ+ 型半導体領域（ソース、ドレイン）３１の上部
にコンタクトホール３４、３５を形成し、ｐ+ 型半導体
領域（ソース、ドレイン）３２の上部にコンタクトホー
ル３６、３７を形成する。またこのとき同時に、ゲート
電極７の上部にコンタクトホール３８を形成する。
【０１０２】次に、酸化シリコン膜３３の上部に第１層
目の配線４１〜４７を形成する。配線４１〜４７を形成
するには、例えばコンタクトホール３４〜３８の内部お
よび酸化シリコン膜３３の上部にスパッタリング法また
はＣＶＤ法で窒化チタン膜を堆積し、続いて窒化チタン
膜の上部にＣＶＤ法でタングステン膜を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングでタン
グステン膜および窒化チタン膜をパターニングする。
【０１０３】上記コンタクトホール３４〜３８の内部に
はプラグを形成してもよい。この場合は、まず、コンタ
クトホール３４〜３８の内部および酸化シリコン膜３３
の上部にスパッタリング法またはＣＶＤ法で窒化チタン
膜を堆積し、続いて窒化チタン膜の上部にＣＶＤ法でタ
ングステン膜を堆積した後、化学機械研磨法で酸化シリ
コン膜３３の上部のタングステン膜および窒化チタン膜
を除去することによって、コンタクトホール３４〜３８
の内部にプラグを形成する。次に、酸化シリコン膜３３
の上部にスパッタリング法でタングステン膜を堆積し、
フォトレジスト膜をマスクにしたドライエッチングでタ
ングステン膜をパターニングすることによって、第１層
目の配線４１〜４７を形成する。
【０１０４】次に、図２４に示すように、酸化シリコン
膜３３の上部にＣＶＤ法で酸化シリコン膜４８を堆積
し、続いて酸化シリコン膜４８の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜４８をドライエッチングするこ
とにより、第１層目の配線４１、４３、４４、４６、４
７の上部にスルーホール５１〜５５を形成する。
【０１０５】次に、図２５に示すように、スルーホール
５１〜５５の内部および酸化シリコン膜４８の上部にバ
リアメタル膜５６を形成する。このバリアメタル膜５６
は、次の工程でスルーホール５１〜５５の内部に形成さ
れるプラグと酸化シリコン膜４８との接着力を向上させ
るための接着層であり、例えばスパッタリング法または
ＣＶＤ法で堆積した窒化チタン膜からなる。
【０１０６】次に、図２６に示すように、バリアメタル
膜５６の上部にポジ型のフォトレジスト膜４０をスピン
塗布した後、図２７に示すように、フォトレジスト膜４
０の全面に露光光を照射する。このとき、スルーホール
５１〜５５の外部やスルーホール５１〜５５の開孔端近
傍のフォトレジスト膜４０は露光されるが、スルーホー
ル５１〜５５の内部のフォトレジスト膜４０は露光量が
不足するので露光されない。
【０１０７】次に、図２８に示すように、フォトレジス
ト膜４０を現像して露光部を除去し、スルーホール５１
〜５５の内部に未露光のフォトレジスト膜４０を残した
後、図２９に示すように、スルーホール５１〜５５の外
部のバリアメタル膜５６をドライエッチングで除去す
る。このとき、スルーホール５１〜５５の内部のバリア
メタル膜５６は、その表面がフォトレジスト膜４０で覆
われているので、除去されずに残る。バリアメタル膜５
６のエッチングは、フォトレジスト膜４０に対するバリ
アメタル膜５６のエッチング選択比が十分に大きくなる
条件で行い、スルーホール５１〜５５の内部のフォトレ
ジスト膜４０で覆われたバリアメタル膜５６が露出して
削られないようにする。
【０１０８】次に、図３０に示すように、スルーホール
５１〜５５の内部に残ったフォトレジスト膜４０をオゾ
ンアッシング法などを用いて除去した後、図３１に示す
ように、スルーホール５１〜５５の内部に露出したバリ
アメタル膜５６の表面に選択ＣＶＤ法などを用いてタン
グステン膜５７を成長させる。このタングステン膜５７
は、前記第１層目の配線４１、４３、４４、４６、４７
と次の工程で酸化シリコン膜４８の上部に形成される第
２層目の配線とを電気的に接続するプラグ材料として使
用される。
【０１０９】次に、図３２に示すように、スルーホール
５１〜５５の外部に露出したタングステン膜５７をドラ
イエッチング（または化学機械研磨法で研磨）してその
表面の高さを酸化シリコン膜４８の表面の高さとほぼ同
じにした後、図３３に示すように、酸化シリコン膜４８
の上部に第２層目の配線６１〜６４を形成する。配線６
１〜６４を形成するには、例えば酸化シリコン膜４８の
上部にスパッタリング法でタングステン膜を堆積した
後、フォトレジスト膜をマスクにしたドライエッチング
でタングステン膜をパターニングする。
【０１１０】（実施の形態４）本発明の実施形態４であ
るプラグの形成方法を図３４〜図３９を用いて工程順に
説明する。
【０１１１】まず、図３４に示すように、前記実施の形
態３と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層目の配
線４１〜４７を形成し、続いて第１層目の配線４１〜４
７の上部に堆積した酸化シリコン膜４８をドライエッチ
ングしてスルーホール５１〜５５を形成する。
【０１１２】次に、図３５に示すように、スルーホール
５１〜５５の内部および酸化シリコン膜４８の上部に接
着層となるバリアメタル膜５６を形成した後、バリアメ
タル膜５６の上部にスピン塗布したポジ型のフォトレジ
スト膜４０を全面露光する。このとき、酸化シリコン膜
４８の上部およびスルーホール５１〜５５の上部のフォ
トレジスト膜４０は露光されるが、露光量が不足するス
ルーホール５１〜５５の内部のフォトレジスト膜４０は
露光されない。
【０１１３】次に、フォトレジスト膜４０を現像して露
光部を除去し、スルーホール５１〜５５の内部に未露光
のフォトレジスト膜４０を残した後、図３６に示すよう
に、フォトレジスト膜４０で覆われていない酸化シリコ
ン膜４８の上部のバリアメタル膜５６をドライエッチン
グで除去し、さらにスルーホール５１〜５５の内部に残
ったフォトレジスト膜４０をオゾンアッシング法などを
用いて除去する。
【０１１４】次に、図３７に示すように、スルーホール
５１〜５５の内部および酸化シリコン膜４８の上部にシ
ード層６５を形成する。このシード層６５は、次の工程
でスルーホール５１〜５５の内部に形成されるプラグの
下地層となるもので、例えばスパッタリング法で堆積し
た銅（Ｃｕ）膜からなる。
【０１１５】次に、図３８に示すように、シード層６５
の表面に無電解メッキ法または蒸着法を用いて銅膜６６
を堆積した後、図３９に示すように、スルーホール５１
〜５５の外部の銅膜６６およびシード層６５を化学機械
研磨法で除去することにより、スルーホール５１〜５５
の内部に銅膜６６およびシード層６５からなるプラグ６
６Ａ〜６６Ｅを形成する。
【０１１６】一般に、銅は酸化シリコン膜中に拡散し易
いという性質や、酸化シリコン膜に対する接着力が弱い
という性質がある。そのため、酸化シリコン膜に形成し
た溝やスルーホールの内部に銅のプラグや配線を形成す
る場合は、銅膜と酸化シリコン膜との間に銅の拡散を抑
制し、かつ酸化シリコンに対する接着力が大きい窒化チ
タン膜などのバリアメタル膜を設ける必要がある。
【０１１７】このような理由から、化学機械研磨法を使
った銅プラグや銅配線の形成工程では、溝やスルーホー
ルの外部の酸化シリコン膜上に形成された銅膜や銅のシ
ード層を研磨・除去した後、さらにその下層の銅とは材
質が異なるバリアメタル膜を研磨・除去しなければなら
ないので、化学機械研磨工程が煩雑になる。
【０１１８】これに対し、上記した本実施の形態の銅プ
ラグ形成方法によれば、化学機械研磨工程に先立ってス
ルーホール５１〜５５の外部のバリアメタル膜５６をド
ライエッチングで除去し、その後、銅膜６６およびこれ
と同じ材質からなるシード層６５を研磨・除去するの
で、化学機械研磨工程が簡略になる。なお、銅の拡散を
防ぐバリアメタル膜は、窒化チタン膜の他、窒化タンタ
ル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜などで構
成することもできる。
【０１１９】（実施の形態５）本発明の実施形態５であ
るデュアルダマシン方式を用いた埋込み銅配線の形成方
法を図４０〜図４９を用いて工程順に説明する。
【０１２０】まず、図４０に示すように、前記実施の形
態３、４と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐを形成し、続いて
それらの上部に第１層目の配線４１〜４７を形成した
後、図４１に示すように、第１層目の配線４１〜４７の
上部にＣＶＤ法で酸化シリコン膜６８を堆積する。
【０１２１】次に、図４２に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで配
線４１、４３、４４、４６、４７の上部の酸化シリコン
膜６８にスルーホール７１〜７５を形成した後、図４３
に示すように、スルーホール７１〜７５の内部および酸
化シリコン膜６８の上部にポジ型のフォトレジスト膜５
０をスピン塗布する。
【０１２２】次に、図４４に示すように、フォトマスク
４９を通して配線形成領域のフォトレジスト膜５０に選
択的に露光光を照射する。このとき、スルーホール７１
〜７５の内部のフォトレジスト膜５０は、スルーホール
７１〜７５の途中までは露光されるが、途中よりも下方
は露光量が不足するために露光されない。
【０１２３】次に、図４５に示すように、フォトレジス
ト膜５０を現像して露光部を除去し、未露光のフォトレ
ジスト膜５０を残す。このとき、スルーホール７１〜７
５の内部は、途中よりも上のフォトレジスト膜５０のみ
が除去されるので、途中よりも下方にフォトレジスト膜
５０が残った状態となる。
【０１２４】次に、図４６に示すように、フォトレジス
ト膜５０をマスクにして配線形成領域の酸化シリコン膜
６８をドライエッチングすることによって、配線溝７６
〜７９を形成する。酸化シリコン膜６８のエッチング
は、フォトレジスト膜５０に対する比べて酸化シリコン
膜６８のエッチング選択比が十分に大きくなる条件で行
い、スルーホール７１〜７５の内部のフォトレジスト膜
５０が配線溝７６〜７９の底部に露出した時点でエッチ
ングを停止する。
【０１２５】次に、図４７に示すように、スルーホール
７１〜７５の内部に残ったフォトレジスト膜５０をオゾ
ンアッシング法などを用いて除去した後、図４８に示す
ように、配線溝７６〜７９およびその下部のスルーホー
ル７１〜７５の内部に接着層となるバリアメタル膜５６
を形成した後、バリアメタル膜５６の上部に銅膜８６を
堆積する。バリアメタル膜５６は、例えばＣＶＤ法で堆
積した窒化チタン膜からなる。また、銅膜８６は、スパ
ッタリング法などを用いて堆積する。
【０１２６】次に、図４９に示すように、配線溝７６〜
７９の外部の銅膜８６およびバリアメタル膜５６を化学
機械研磨法で除去することによって、配線溝７６〜７９
の内部およびその下部のスルーホール７１〜７５の内部
に埋込み銅配線８６Ａ〜８６Ｄを形成する。
【０１２７】通常、配線溝およびその下部のスルーホー
ルに同時に埋込み配線を形成するデュアルダマシン・プ
ロセスでは、酸化シリコン膜に配線溝とスルーホールと
を形成する際、配線溝とスルーホールとの境界部にエッ
チングストッパとなる絶縁膜（例えば窒化シリコン膜）
を形成することによって配線溝の深さを規定する。すな
わち、第１酸化シリコン膜の上部に窒化シリコン膜を挟
んで第２酸化シリコン膜を堆積し、続いて第２酸化シリ
コン膜、窒化シリコン膜および第１酸化シリコン膜をド
ライエッチングしてスルーホールを形成した後、窒化シ
リコン膜をエッチングストッパにしてその上部の第２酸
化シリコン膜をドライエッチングする。これにより、第
２酸化シリコン膜に配線溝が形成され、その下部の窒化
シリコン膜および第１酸化シリコン膜にスルーホールが
残る。しかし、このようなデュアルダマシン・プロセス
は、１層の埋込み配線を形成するのに３層の絶縁膜（第
１酸化シリコン膜、窒化シリコン膜および第２酸化シリ
コン膜）を必要とするので、工程が増加するという問題
がある。また、酸化シリコン膜よりも誘電率が高い窒化
シリコン膜を含んだ絶縁膜に埋込み銅配線を形成する
と、その寄生容量が増加するという問題もある。
【０１２８】これに対し、スルーホール７１〜７５の内
部に埋め込んだフォトレジスト膜５０をエッチングスト
ッパにして配線溝７６〜７９を形成する本実施の形態に
よれば、一層の酸化シリコン膜６８にスルーホール７１
〜７５および配線溝７６〜７９を形成するので、デュア
ルダマシン・プロセスの工程を短縮することができる。
また、誘電率が高い絶縁膜（窒化シリコン膜）をエッチ
ングストッパに使用しないので、埋込み銅配線８６Ａ〜
８６Ｅの寄生容量を低減することもできる。
【０１２９】（実施の形態６）本発明の実施形態６であ
るセルフアライン・コンタクトホールの形成方法を図５
０〜図５８を用いて工程順に説明する。
【０１３０】まず、図５０に示すように、基板１の主面
に酸化シリコン膜５を埋め込んだ素子分離２、ｐ型ウエ
ル３およびｎ型ウエル４を形成し、続いてｐ型ウエル３
およびｎ型ウエル４の表面にゲート酸化膜６を形成した
後、ゲート酸化膜６の上部にゲート電極７を形成する。
ゲート電極７を形成するには、例えば基板１上にリンな
どのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ
法で堆積し、続いてその上部にスパッタリング法で窒化
タングステン膜およびタングステン膜を堆積し、さらに
その上部にＣＶＤ法で窒化シリコン膜８を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでこ
れらの膜をパターニングする。ゲート電極７の上部の窒
化シリコン膜８は、後述するコンタクトホールをゲート
電極７に対して自己整合（セルフアライン）で形成する
ために必要な絶縁膜である。
【０１３１】次に、図５１に示すように、ｐ型ウエル３
にリンなどのｎ型不純物をイオン注入してｎ- 型半導体
領域９を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入してｐ- 型半導体領域２０を形成した後、
ゲート電極７の上部にＣＶＤ法で窒化シリコン膜２７お
よび酸化シリコン膜１１を堆積し、続いて酸化シリコン
膜１１の表面を化学機械研磨法で平坦化する。窒化シリ
コン膜２７は、後述するコンタクトホールを素子分離溝
２に対して自己整合で形成するために必要な絶縁膜であ
る。
【０１３２】コンタクトホールをゲート電極７および素
子分離溝２に対してそれぞれ自己整合で形成する場合
は、上記のようにゲート電極７の上部に窒化シリコン膜
８を形成し、さらに素子分離溝２の上部に窒化シリコン
膜２７を形成する。そのため、ここまでの工程で拡散層
（ｎ- 型半導体領域９、ｐ- 型半導体領域２０）および
素子分離溝２は１層の窒化シリコン膜２７で覆われ、ゲ
ート電極７は２層の窒化シリコン膜８、２７で覆われ
る。
【０１３３】次に、図５２に示すように、フォトレジス
ト膜（図示せず）をマスクにして拡散層（ｎ- 型半導体
領域９、ｐ- 型半導体領域２０）の上部の酸化シリコン
膜１１をドライエッチングする。またこのとき同時に、
ゲート電極７の上部の酸化シリコン膜１１をドライエッ
チングする。酸化シリコン膜１１のエッチングは、窒化
シリコン膜２７に対する酸化シリコン膜１１のエッチン
グ選択比が大きくなる条件で行い、下層の窒化シリコン
膜２７が除去されないようにする。
【０１３４】窒化シリコン膜２７をエッチングストッパ
にしてその上部の酸化シリコン膜１１をドライエッチン
グすると、拡散層（ｎ- 型半導体領域９、ｐ- 型半導体
領域２０）の上部には１層の窒化シリコン膜２７が残
り、ゲート電極７の上部には２層の窒化シリコン膜８、
２７が残る。そのため、次の工程で拡散層（ｎ- 型半導
体領域９、ｐ- 型半導体領域２０）の上部の１層の窒化
シリコン膜２７をドライエッチングしてそれらの上部に
コンタクトホールを形成する際、同時にゲート電極７の
上部の２層の窒化シリコン膜８、２７をドライエッチン
グしてその上部にコンタクトホールを形成しようとする
と、基板１および素子分離溝２内の酸化シリコン膜５が
深く削れてしまい、リーク電流の増加といった素子特性
の劣化を引き起こす。従って、基板１や酸化シリコン膜
５の過剰な削れを防ぐためには、ゲート電極７の上部の
窒化シリコン膜８、２７のエッチングと、拡散層（ｎ-
型半導体領域９、ｐ- 型半導体領域２０）の上部の窒化
シリコン膜２７のエッチングとを別工程で行う必要があ
り、フォトマスクが２枚必要となる。
【０１３５】そこで本実施の形態では、窒化シリコン膜
２７をエッチングストッパにしてその上部の酸化シリコ
ン膜１１をドライエッチングした後、図５３に示すよう
に、酸化シリコン膜１１の上部にポジ型のフォトレジス
ト膜６０をスピン塗布し、続いてフォトレジスト膜６０
の全面に露光光を照射する。このとき、ゲート電極７の
上方のフォトレジスト膜６０は、その膜厚が薄いために
露光されるが、拡散層（ｎ- 型半導体領域９、ｐ- 型半
導体領域２０）の上方のフォトレジスト膜６０は、その
膜厚が厚いために途中までしか露光されない。
【０１３６】次に、図５４に示すように、フォトレジス
ト膜６０を現像して露光部を除去する。このとき、ゲー
ト電極７の上部（図の矢印で示す箇所）は、フォトレジ
スト膜６０が除去されて窒化シリコン膜２７が露出する
が、拡散層（ｎ- 型半導体領域９、ｐ- 型半導体領域２
０）の上部は、未露光のフォトレジスト膜６０が残るの
で窒化シリコン膜２７は露出しない。
【０１３７】次に、図５５に示すように、拡散層（ｎ-
型半導体領域９、ｐ- 型半導体領域２０）の上部のフォ
トレジスト膜６０をマスクにしてゲート電極７の上部の
窒化シリコン膜２７、８をドライエッチングする。この
エッチングは、酸化シリコン膜１１に対する窒化シリコ
ン膜２７、８のエッチング選択比が十分に大きくなる条
件で行い、ゲート電極７を覆う窒化シリコン膜８の膜厚
が拡散層（ｎ- 型半導体領域９、ｐ- 型半導体領域２
０）を覆う窒化シリコン膜２７の膜厚とほぼ同じになっ
た時点でエッチングを停止する。
【０１３８】次に、図５６に示すように、拡散層（ｎ-
型半導体領域９、ｐ- 型半導体領域２０）の上部に残っ
たフォトレジスト膜６０をオゾンアッシング法で除去し
た後、図５７に示すように、拡散層（ｎ- 型半導体領域
９、ｐ- 型半導体領域２０）を覆う窒化シリコン膜２７
とゲート電極７を覆う窒化シリコン膜８とをドライエッ
チングで除去することにより、ｎ- 型半導体領域９の上
部にコンタクトホール９１、９２を形成し、ｐ- 型半導
体領域２０の上部にコンタクトホール９３、９４を形成
し、ゲート電極７の上部にコンタクトホール９５を形成
する。窒化シリコン膜８、２７のエッチングは、それら
を異方的にエッチングする条件で行い、ゲート電極７の
側壁に窒化シリコン膜２７を残すようにする。
【０１３９】上記した窒化シリコン膜８、２７のエッチ
ングは、拡散層（ｎ- 型半導体領域９、ｐ- 型半導体領
域２０）の上部の窒化シリコン膜２７とゲート電極７の
上部の窒化シリコン膜８とをほぼ同じ膜厚にしてから行
うため、それらを同時にエッチングしても素子分離溝２
内の酸化シリコン膜５や基板１が深く削られることはな
い。
【０１４０】このように、本実施形態６によれば、コン
タクトホール９１〜９４をゲート電極７および素子分離
溝２に対して自己整合で形成する際、ゲート電極７の上
部のコンタクトホール９５を同時に形成することができ
るので、コンタクトホール９１〜９５を形成するための
フォトマスクが１枚で済む。
【０１４１】次に、図５８に示すように、コンタクトホ
ール９１、９２を通じてｐ型ウエル３にｎ型不純物（リ
ンまたはヒ素）をイオン注入してｎ+ 型半導体領域（ソ
ース、ドレイン）３１を形成することにより、ｎチャネ
ル型ＭＩＳＦＥＴＱｎを形成する。また、コンタクトホ
ール９３、９４を通じてｎ型ウエル４にｐ型不純物（ホ
ウ素）をイオン注入してｐ+ 型半導体領域（ソース、ド
レイン）３２を形成することにより、ｐチャネル型ＭＩ
ＳＦＥＴＱｐを形成する。その後、前記実施の形態３〜
５と同様の方法で酸化シリコン膜１１の上部に第１層目
の配線４１〜４７を形成する。
【０１４２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１４３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１４４】（１）本発明によれば、絶縁膜に形成され
た溝の内部に下部電極を形成する情報蓄積用容量素子を
備えたＤＲＡＭの信頼性、製造歩留まりを向上させるこ
とができる。
【０１４５】（２）本発明によれば、絶縁膜に形成した
溝またはスルーホールの内部に歩留まりよく導電層を形
成することができる。
【０１４６】（３）本発明によれば、絶縁膜に形成した
溝またはスルーホールの内部に少ない工程で導電層を形
成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ｎ- 型半導体領域 １０ 窒化シリコン膜 １１ 酸化シリコン膜 １２、１３ コンタクトホール １４ ｎ+ 型半導体領域 １５ プラグ １６ 酸化シリコン膜 １７ スルーホール １８ プラグ １９ 酸化シリコン膜 ２０ ｐ- 型半導体領域 ２１ スルーホール ２２ プラグ ２３ 窒化シリコン膜 ２４ 酸化シリコン膜 ２５ 溝 ２６Ａ アモルファスシリコン膜 ２６ 多結晶シリコン膜 ２７ 窒化シリコン膜 ２８ 酸化タンタル膜 ２９ 窒化チタン膜 ３０ フォトレジスト膜 ３１ ｎ+ 型半導体領域（ソース、ドレイン） ３２ ｐ+ 型半導体領域（ソース、ドレイン） ３３ 酸化シリコン膜 ３４〜３８ コンタクトホール ４０ フォトレジスト膜 ４１〜４７ 配線 ４８ 酸化シリコン膜 ４９ フォトマスク ５０ フォトレジスト膜 ５１〜５５ スルーホール ５６ バリアメタル膜 ５７ タングステン膜 ６０ フォトレジスト膜 ６１〜６４ 配線 ６５ シード層 ６６ 銅膜 ６６Ａ〜６６Ｅ プラグ ６８ 酸化シリコン膜 ７１〜７５ スルーホール ７６〜７９ 配線溝 ８６ 銅膜 ８６Ａ〜８６Ｄ 埋込み銅配線 ９１〜９５ コンタクトホール ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須向 一行 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 平沼 雅幸 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 齋藤 康一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 山本 裕彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 吉田 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 石坂 正行 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 下田 真岐 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F083 AD10 AD24 AD48 AD62 FR01 GA09 GA27 GA30 JA06 JA14 JA15 JA32 JA37 JA38 JA39 JA40 JA56 MA03 MA06 MA17 MA20 NA01 PR00 PR01 PR03 PR06 PR21 PR22 PR29 PR36 PR40

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を含む半導体集積回路装置の
    製造方法； （ａ）半導体基板の主面上に第１導電膜を形成し、前記
    第１導電膜の上部に第１絶縁膜を形成した後、前記第１
    絶縁膜に溝またはスルーホールを形成する工程、（ｂ）
    前記溝またはスルーホールの内部および前記第１絶縁膜
    の上部に、前記溝またはスルーホールを通じて前記第１
    導電膜に電気的に接続される第２導電膜を形成する工
    程、（ｃ）前記第２導電膜をフォトレジスト膜で覆った
    後、前記フォトレジスト膜に露光光を照射することによ
    って、少なくとも前記溝またはスルーホールの外部の前
    記フォトレジスト膜を露光する工程、（ｄ）前記フォト
    レジスト膜の露光部を除去し、前記溝またはスルーホー
    ルの内部に前記フォトレジスト膜の未露光部を残す工
    程、（ｅ）前記フォトレジスト膜で覆われていない領域
    の前記第２導電膜を除去することによって、前記溝また
    はスルーホールの内部に前記第２導電膜を残す工程。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、前記（ｅ）工程における前記第２導電
    膜の除去は、前記フォトレジスト膜をマスクにしたエッ
    チングによって行うことを特徴とする半導体集積回路装
    置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法において、前記（ｅ）工程における前記第２導電
    膜の除去は、化学機械研磨法によって行うことを特徴と
    する半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法において、前記（ｄ）工程における前記フォトレ
    ジスト膜の除去は、前記フォトレジスト膜を現像するこ
    とによって行うことを特徴とする半導体集積回路装置の
    製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法において、前記（ｅ）工程の後、（ｆ）前記溝ま
    たはスルーホールの内部の前記フォトレジスト膜を除去
    し、前記溝またはスルーホールの内部に露出した前記第
    ２導電膜の表面に第３導電膜を選択成長させることによ
    って、前記溝またはスルーホールの内部に前記第３導電
    膜を埋め込む工程、をさらに含むことを特徴とする半導
    体集積回路装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法において、前記第２導電膜は窒化チタンまたはタ
    ングステンからなることを特徴とする半導体集積回路装
    置の製造方法。
  7. 【請求項７】 請求項５記載の半導体集積回路装置の製
    造方法において、前記第３導電膜はタングステンまたは
    アルミニウム合金からなることを特徴とする半導体集積
    回路装置の製造方法。
  8. 【請求項８】 請求項５記載の半導体集積回路装置の製
    造方法において、前記（ｆ）工程の後、（ｈ）前記第１
    絶縁膜の上部に第４導電膜を形成し、前記溝またはスル
    ーホールの内部の前記第３導電膜を介して前記第４導電
    膜と前記第１導電膜とを電気的に接続する工程、をさら
    に含むことを特徴とする半導体集積回路装置の製造方
    法。
  9. 【請求項９】 請求項１記載の半導体集積回路装置の製
    造方法において、前記（ｅ）工程の後、（ｆ）前記溝ま
    たはスルーホールの内部の前記フォトレジスト膜を除去
    し、前記溝またはスルーホールの内部および前記第１絶
    縁膜の上部に第５導電膜を形成する工程、（ｇ）前記第
    ５導電膜の表面に第６導電膜を選択成長させた後、前記
    溝またはスルーホールの外部の前記第６導電膜および前
    記第５導電膜を除去し、前記溝またはスルーホールの内
    部に前記第６導電膜および前記第５導電膜を残す工程、
    をさらに含むことを特徴とする半導体集積回路装置の製
    造方法。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法において、前記第２導電膜は窒化チタンまたは
    窒化タンタルからなることを特徴とする半導体集積回路
    装置の製造方法。
  11. 【請求項１１】 請求項９記載の半導体集積回路装置の
    製造方法において、前記第５導電膜および前記第６導電
    膜は銅からなることを特徴とする半導体集積回路装置の
    製造方法。
  12. 【請求項１２】 請求項９記載の半導体集積回路装置の
    製造方法において、前記第６導電膜および前記第５導電
    膜の除去は、化学機械研磨法によって行うことを特徴と
    する半導体集積回路装置の製造方法。
  13. 【請求項１３】 半導体基板の主面に形成されたメモリ
    セル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用Ｍ
    ＩＳＦＥＴの上部に形成された情報蓄積用容量素子によ
    って構成されるメモリセルを備えた半導体集積回路装置
    の製造方法であって、（ａ）半導体基板の主面にメモリ
    セル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択
    用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記
    第１絶縁膜に形成したスルーホールの内部に、前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に
    電気的に接続される第１導電膜を形成する工程、（ｂ）
    前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記
    第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部お
    よび前記第２絶縁膜の上部に、前記溝を通じて前記第１
    導電膜に電気的に接続される第２導電膜を形成する工
    程、（ｄ）前記第２導電膜をフォトレジスト膜で覆った
    後、前記フォトレジスト膜に露光光を照射することによ
    って、前記溝の外部の前記フォトレジスト膜を露光する
    工程、（ｅ）前記フォトレジスト膜の露光部を除去し、
    前記溝の内部に前記フォトレジスト膜の未露光部を残す
    工程、（ｆ）前記フォトレジスト膜で覆われていない領
    域の前記第２導電膜を除去することによって、前記溝の
    内部に前記第２導電膜を残す工程、（ｇ）前記溝の内部
    の前記フォトレジスト膜を除去した後、前記溝の内部お
    よび前記第２絶縁膜の上部に第３絶縁膜を形成し、前記
    第３絶縁膜の上部に第３導電膜を形成することによっ
    て、前記第２導電膜からなる第１電極、前記第３絶縁膜
    からなる容量絶縁膜および前記第３導電膜からなる第２
    電極によって構成される情報蓄積用容量素子を形成する
    工程。
  14. 【請求項１４】 半導体基板の主面に形成されたメモリ
    セル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用Ｍ
    ＩＳＦＥＴの上部に形成された情報蓄積用容量素子によ
    って構成されるメモリセルを備えた半導体集積回路装置
    の製造方法であって、（ａ）半導体基板の主面にメモリ
    セル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択
    用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記
    第１絶縁膜に形成したスルーホールの内部に、前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に
    電気的に接続される第１導電膜を形成する工程、（ｂ）
    前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記
    第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部お
    よび前記第２絶縁膜の上部に、前記溝を通じて前記第１
    導電膜に電気的に接続されるアモルファスシリコンから
    なる第２導電膜を形成する工程、（ｄ）前記第２導電膜
    をフォトレジスト膜で覆った後、前記フォトレジスト膜
    に露光光を照射することによって、前記溝の外部の前記
    フォトレジスト膜を露光する工程、（ｅ）前記フォトレ
    ジスト膜の露光部を除去し、前記溝の内部に前記フォト
    レジスト膜の未露光部を残す工程、（ｆ）前記フォトレ
    ジスト膜で覆われていない領域の前記第２導電膜を除去
    することによって、前記溝の内部に前記第２導電膜を残
    す工程、（ｇ）前記溝の内部の前記フォトレジスト膜を
    除去した後、前記溝の内部に露出した前記第２導電膜の
    表面に凹凸を形成する工程、（ｈ）前記第２導電膜を熱
    処理することによって多結晶化する工程、（ｉ）前記溝
    の内部および前記第２絶縁膜の上部に第３絶縁膜を形成
    し、前記第３絶縁膜の上部に第３導電膜を形成すること
    によって、前記第２導電膜からなる第１電極、前記第３
    絶縁膜からなる容量絶縁膜および前記第３導電膜からな
    る第２電極によって構成される情報蓄積用容量素子を形
    成する工程。
  15. 【請求項１５】 半導体基板の主面に形成されたメモリ
    セル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用Ｍ
    ＩＳＦＥＴの上部に形成された情報蓄積用容量素子によ
    って構成されるメモリセルを備えた半導体集積回路装置
    の製造方法であって、（ａ）半導体基板の主面にメモリ
    セル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択
    用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記
    第１絶縁膜に形成したスルーホールの内部に、前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に
    電気的に接続される第１導電膜を形成する工程、（ｂ）
    前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記
    第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部お
    よび前記第２絶縁膜の上部に、前記溝を通じて前記第１
    導電膜に電気的に接続されるアモルファスシリコンから
    なる第２導電膜を形成する工程、（ｄ）前記第２導電膜
    の表面に凹凸を形成する工程、（ｅ）前記第２導電膜を
    熱処理することによって多結晶化する工程、（ｆ）前記
    第２導電膜をフォトレジスト膜で覆った後、前記フォト
    レジスト膜に露光光を照射することによって、前記溝の
    外部の前記フォトレジスト膜を露光する工程、（ｇ）前
    記フォトレジスト膜の露光部を除去し、前記溝の内部に
    前記フォトレジスト膜の未露光部を残す工程、（ｈ）前
    記フォトレジスト膜で覆われていない領域の前記第２導
    電膜を除去することによって、前記溝の内部に前記第２
    導電膜を残す工程、（ｉ）前記溝の内部の前記フォトレ
    ジスト膜を除去した後、前記溝の内部および前記第２絶
    縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上
    部に第３導電膜を形成することによって、前記第２導電
    膜からなる第１電極、前記第３絶縁膜からなる容量絶縁
    膜および前記第３導電膜からなる第２電極によって構成
    される情報蓄積用容量素子を形成する工程。
  16. 【請求項１６】 請求項１４または１５記載の半導体集
    積回路装置の製造方法において、前記フォトレジスト膜
    で覆われていない領域の前記第２導電膜の除去は、前記
    フォトレジスト膜をマスクにしたエッチングによって行
    うことを特徴とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１４、１５または１６記載の半
    導体集積回路装置の製造方法において、前記第２導電膜
    の表面の前記凹凸は、前記アモルファスシリコンの表面
    にシリコン粒を成長させることによって形成することを
    特徴とする半導体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１４〜１７のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記フォ
    トレジスト膜で覆われていない領域の前記第２導電膜を
    除去する際、前記溝の内部の前記第２導電膜の上端部
    を、前記溝の開孔端よりも下方に後退させることを特徴
    とする半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    の製造方法において、前記第２導電膜の上端部の後退量
    は、前記第２導電膜の表面に形成された前記凹凸の径と
    ほぼ等しいことを特徴とする半導体集積回路装置の製造
    方法。
  20. 【請求項２０】 請求項１３〜１９のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記第２
    絶縁膜は、酸化シリコン膜であることを特徴とする半導
    体集積回路装置の製造方法。
  21. 【請求項２１】 請求項１３〜２０のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記第３
    絶縁膜は、高誘電率膜または強誘電体膜であることを特
    徴とする半導体集積回路装置の製造方法。
  22. 【請求項２２】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面上に第１導電膜を形成し、前記
    第１導電膜の上部に第１絶縁膜を形成した後、前記第１
    絶縁膜にスルーホールを形成する工程、（ｂ）前記スル
    ーホールの内部および前記第１絶縁膜の上部にフォトレ
    ジスト膜を形成した後、前記スルーホールの内部の前記
    フォトレジスト膜の一部および配線溝形成領域の前記フ
    ォトレジスト膜を選択的に露光する工程、（ｃ）前記フ
    ォトレジスト膜の露光部を除去し、前記第１絶縁膜の上
    部の一部および前記スルーホールの内部の一部に前記フ
    ォトレジスト膜の未露光部を残す工程、（ｄ）前記フォ
    トレジスト膜をマスクにして前記第１絶縁膜をエッチン
    グすることにより、前記第１絶縁膜に配線溝を形成する
    工程、（ｅ）前記フォトレジスト膜を除去した後、前記
    第１絶縁膜の上部、前記配線溝の内部および前記スルー
    ホールの内部に、前記スルーホールを通じて前記第１導
    電膜に電気的に接続される第２導電膜を形成する工程、
    （ｆ）前記第１絶縁膜の上部の前記第２導電膜を化学機
    械研磨法で除去することによって、前記配線溝の内部お
    よび前記スルーホールの内部に前記第２導電膜からなる
    埋込み配線を形成する工程。
  23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    の製造方法において、前記第２導電膜は銅からなること
    を特徴とする半導体集積回路装置の製造方法。
  24. 【請求項２４】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面上に第１導電膜を形成し、前記
    第１導電膜の上部に第１絶縁膜を形成した後、前記第１
    絶縁膜および前記第１導電膜をパターニングすることに
    よって、その上部が前記第１絶縁膜で覆われた前記第１
    導電膜からなるゲート電極を形成する工程、（ｂ）前記
    ゲート電極の両側の前記半導体基板に半導体領域を形成
    する工程、（ｃ）前記ゲート電極が形成された前記半導
    体基板上に第２絶縁膜を形成した後、前記第２絶縁膜の
    上部に、前記第１絶縁膜および前記第２絶縁膜とはエッ
    チングの選択比が異なる第３絶縁膜を形成する工程、
    （ｄ）第１フォトレジスト膜をマスクにして前記第３絶
    縁膜をエッチングすることにより、前記半導体領域の上
    部の前記第２絶縁膜に達する第１溝および前記ゲート電
    極の上部の前記第２絶縁膜に達する第２溝を形成する工
    程、（ｅ）前記第１フォトレジスト膜を除去した後、前
    記第１、第２溝の内部および前記第３絶縁膜の上部に第
    ２フォトレジスト膜を形成する工程、（ｆ）前記第２フ
    ォトレジスト膜に露光光を照射することによって、前記
    第２溝の内部および前記第３絶縁膜の上部の前記第２フ
    ォトレジスト膜を露光した後、前記第２フォトレジスト
    膜の露光部を除去することによって、前記第１溝の内部
    に前記第２フォトレジスト膜の未露光部を残す工程、
    （ｇ）前記第１溝の内部の前記第２フォトレジスト膜を
    マスクにしたエッチングで前記第２溝の底部の前記第２
    絶縁膜およびその下部の前記第１絶縁膜の一部をエッチ
    ングする工程、（ｈ）前記第２フォトレジスト膜を除去
    した後、前記第１溝の下部の前記第２絶縁膜および前記
    第２溝の下部の前記第１絶縁膜をエッチングすることに
    よって、前記半導体領域の上部に第１コンタクトホール
    を形成し、前記ゲート電極の上部に第２コンタクトホー
    ルを形成する工程。
  25. 【請求項２５】 請求項２４記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜および前記第２絶
    縁膜は窒化シリコンからなり、前記第３絶縁膜は酸化シ
    リコン膜からなることを特徴とする半導体集積回路装置
    の製造方法。
  26. 【請求項２６】 請求項２４記載の半導体集積回路装置
    の製造方法において、前記（ｈ）工程の後、（ｉ）前記
    第１、第２コンタクトホールの内部および前記第３絶縁
    膜の上部に第２導電膜を形成する工程、（ｊ）前記第２
    導電膜をパターニングすることによって、前記第１コン
    タクトホールを通じて前記半導体領域に電気的に接続さ
    れる第１配線および前記第２コンタクトホールを通じて
    前記ゲート電極に電気的に接続される第２配線を形成す
    る工程、をさらに含むことを特徴とする半導体集積回路
    装置の製造方法。
  27. 【請求項２７】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面上に形成した第１絶縁膜に溝を
    形成した後、前記溝の内部および前記第１絶縁膜の上部
    にシリコン層を形成する工程、（ｂ）前記溝の内部の前
    記シリコン層の上部に選択的に第２絶縁膜を形成し、前
    記溝の外部の前記シリコン層を選択的に除去する工程、
    （ｃ）前記溝の内部の前記第２絶縁膜を除去した後、前
    記シリコン層に凹凸を形成する工程、（ｄ）前記凹凸が
    形成された前記シリコン層の上部に誘電体膜を形成し、
    前記誘電体膜の上部に導電膜を形成する工程。
  28. 【請求項２８】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記シリコン層はアモルファスシ
    リコンからなることを特徴とする半導体集積回路装置の
    製造方法。
  29. 【請求項２９】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜は酸化シリコンか
    らなり、前記第２絶縁膜はフォトレジストからなること
    を特徴とする半導体集積回路装置の製造方法。
  30. 【請求項３０】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記シリコン層の前記凹凸は、前
    記シリコン層の表面にシリコン粒を成長させることによ
    って形成することを特徴とする半導体集積回路装置の製
    造方法。
  31. 【請求項３１】 請求項２９記載の半導体集積回路装置
    の製造方法において、前記（ｂ）工程は、（ｂ−１）前
    記溝の内部および前記第１絶縁膜の上部にフォトレジス
    ト膜を形成した後、前記フォトレジスト膜に露光光を照
    射することによって、前記溝の外部の前記フォトレジス
    ト膜を選択的に露光する工程、（ｂ−２）前記フォトレ
    ジスト膜の露光部を除去し、前記溝の内部に前記フォト
    レジスト膜の未露光部を残す工程、（ｂ−３）前記フォ
    トレジスト膜をマスクにしたエッチングで前記溝の外部
    の前記シリコン層を除去する工程、を含むことを特徴と
    する半導体集積回路装置の製造方法。
  32. 【請求項３２】 請求項２７〜３１のいずれか一項に記
    載の半導体集積回路装置の製造方法において、前記凹凸
    が形成された前記シリコン層は容量素子の第１電極を構
    成し、前記誘電体膜は前記容量素子の容量絶縁膜を構成
    し、前記導電膜は前記容量素子の第２電極を構成するこ
    とを特徴とする半導体集積回路装置の製造方法。
  33. 【請求項３３】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面上に形成した第１絶縁膜に溝を
    形成した後、前記溝の内部および前記第１絶縁膜の上部
    に導電層を形成する工程、（ｂ）前記導電層の上部にフ
    ォトレジスト膜を形成した後、前記フォトレジスト膜に
    露光光を照射することによって、前記第１絶縁膜の上部
    の前記フォトレジスト膜を完全に露光し、前記溝の内部
    の前記フォトレジスト膜の一部を露光する工程、（ｃ）
    前記フォトレジスト膜を現像することによって、完全に
    露光された領域の前記フォトレジスト膜を除去し、前記
    溝の内部に前記フォトレジスト膜の未露光部を残す工
    程、（ｄ）前記フォトレジスト膜で覆われていない領域
    の前記導電層を選択的に除去する工程。
  34. 【請求項３４】 請求項３３記載の半導体集積回路装置
    の製造方法において、前記導電層の選択的な除去は、前
    記フォトレジスト膜をマスクにしたエッチングによって
    行うことを特徴とする半導体集積回路装置の製造方法。
  35. 【請求項３５】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面上に酸化シリコン膜を形成した
    後、前記酸化シリコン膜に溝を形成する工程、（ｂ）前
    記溝の内部および前記酸化シリコン膜の上部に第１導電
    膜を形成する工程、（ｃ）前記第１導電膜をフォトレジ
    スト膜で覆った後、前記フォトレジスト膜に露光光を照
    射することによって、前記溝の外部の前記フォトレジス
    ト膜を露光する工程、（ｄ）前記フォトレジスト膜の露
    光部を現像により除去し、前記溝の内部に前記フォトレ
    ジスト膜の未露光部を残す工程、（ｅ）前記フォトレジ
    スト膜をマスクにしたエッチングで前記酸化シリコン膜
    の上部の前記第１導電膜を除去する工程、（ｆ）前記溝
    の内部の前記フォトレジスト膜を除去することによっ
    て、前記溝の内部に前記第１導電膜を選択的に形成する
    工程。
  36. 【請求項３６】 請求項３５記載の半導体集積回路装置
    の製造方法において、前記（ｆ）工程における前記フォ
    トレジスト膜の除去は、アッシングによって行うことを
    特徴とする半導体集積回路装置の製造方法。
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