KR100757888B1 - 반도체 집적회로장치의 제조방법 - Google Patents

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KR100757888B1
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료이치 후루카와
카즈유키 스코
마사유키 히라누마
코이치 사이토
히로히코 야마모토
타다노리 요시다
마사유키 이시자카
마키 시모다
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

절연막에 형성된 홈의 내부에 도전층을 형성하기 위해, 먼저 산화실리콘막(24)에 형성한 홈(25)의 내부에 아모퍼스(amorphous) 실리콘막(26A)을 퇴적하고, 이어서 아모퍼스 실리콘막(26A)의 상부에 포토레지스트막(30)을 스핀 도포한다. 다음에, 포토레지스트막(30)의 전면에 노광광을 조사하여 홈(25)의 외부의 포토레지스트막(30)을 노광한다. 이때, 홈(25)의 내부의 포토레지스트막(30)은 노광량이 부족하므로 노광되지 않는다. 다음에 포토레지스트막(30)을 현상하여 노광부인 홈(25)의 외부의 포토레지스트막(30)을 제거한 후, 홈(25)의 내부에 남은 미노광의 포토레지스트막(30)을 마스크로 한 드라이에칭으로 홈(25)의 외부의 아모퍼스 실리콘막(26A)을 제거한다.
산화실리콘막, 아모퍼스 실리콘막, 포토레지스트막, 질화실리콘막, 아모퍼스 실리콘막, 배리어메탈막

Description

반도체 집적회로장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 2는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 3은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 4는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 5는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 6은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 7은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 8은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 9는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 10은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 11은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 12는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 13은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 14는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 15는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 16은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 17은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 18은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내 는 반도체기판의 요부단면도,
도 19는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 20은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 21은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 22는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 23은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 24는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 25는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 26은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 27은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 28은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내 는 반도체기판의 요부단면도,
도 29는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 30은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 31은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 32는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 33은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 34는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 35는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 36은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 37은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 38은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내 는 반도체기판의 요부단면도,
도 39는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 40은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 41은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 42는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 43은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 44는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 45는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 46은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 47은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 48은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내 는 반도체기판의 요부단면도,
도 49는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 50은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 51은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 52는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 53은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 54는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 55는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 56은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 57은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내는 반도체기판의 요부단면도,
도 58은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 나타내 는 반도체기판의 요부단면도이다.
(부호의 설명)
1 반도체기판 2 소자분리 홈
3 p형 웰 4 n형 웰
5 산화실리콘막 6 게이트산화막
7 게이트전극 8 질화실리콘막
9 n-형 반도체영역 10 질화실리콘막
11 산화실리콘막 12,13 콘택트 홀
14 n+형 반도체영역 15 플러그
16 산화실리콘막 17 스루홀
18 플러그 19 산화실리콘막
20 p-형 반도체영역 21 스루홀
22 플러그 23 질화실리콘막
24 산화실리콘막 25 홈
26A 아모퍼스 실리콘막 26 다결정 실리콘막
27 질화실리콘막 28 산화탄탈막
29 질화티탄막 30 포토레지스트막
31 n+형 반도체영역(소스, 드레인)
32 p+형 반도체영역(소스, 드레인)
33 산화실리콘막 34~38 콘택트 홀
40 포토레지스트막 41~47 배선
48 산화실리콘막 49 포토마스크
50 포토레지스트막 51~55 스루홀
56 배리어메탈막 57 텅스텐막
60 포토레지스트막 61~64 배선
65 시드층 66 동(銅)막
66A~66E 플러그 68 산화실리콘막
71~75 스루홀 76~79 배선 홈
86 동막 86A~86D 매립 동(銅)배선
91~95 콘택트 홀
BL 비트선
C 정보축적용 용량소자
Qn n채널형 MISFET
Qp p채널형 MISFET
Qs 메모리셀 선택용 MISFET
WL 워드선
본 발명은 반도체 집적회로장치의 제조기술에 관한 것으로, 특히, 절연막에 형성한 홈 또는 스루홀의 내부에 도전층을 형성하는 프로세스에 적용하는 유효한 기술에 관한것이다.
DRAM(Dynamic Random Access Memory)의 메모리셀은, 반도체기판의 주면상에 매트릭스 모양으로 배치된 복수의 워드선과 복수의 비트선과의 교점에 배치되어, 1개의 메모리셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 이것에 직렬로 접속된 1개의 정보축적용 용량소자(캐패시터)로 구성되어 있다.
상기 메모리셀 선택용 MISFET는 주위를 소자 분리영역으로 둘러싸인 활성영역에 형성되어, 주로 게이트산화막, 워드선과 일체로 구성된 게이트전극 및 소스, 드레인을 구성하는 한쌍의 반도체영역으로 구성되어 있다. 비트선은 메모리셀 선택용 MISFET의 상부에 배치되며, 그 연재(延在)방향에 인접하는 2개의 메모리셀 선택용 MISFET에 의해 공유되는 소스, 드레인의 한쪽과 전기적으로 접속되어 있다. 정보축적용 용량소자는 동일하게 메모리셀 선택용 MISFET의 상부에 배치되며, 상기 소스, 드레인의 다른쪽과 전기적으로 접속되어 있다.
일본특허공개 평 7-7084호 공보는, 메모리셀 선택용 MISFET의 상부에 정보축적용 용량소자를 배치하는 스택EM·캐패시터(Stacked Capacitor) 구조의 DRAM을 개시하고 있다. 이 공보에 기재된 DRAM은 메모리셀의 미세화에 따른 정보축적용 용량소자의 축적전하량의 감소를 보충하기 위해서, 비트선의 상부에 배치한 정보축적용 용량소자의 하부전극(축적전극)을 원통 모양으로 가공하는 것에 의해, 그 표면적을 증가시키고, 그 상부에 용량절연막과 상부전극(플레이트 전극)을 형성하고 있다.
또, 일본특허공개 평 11-17144호 공보는, 상기한 원통 모양의 하부전극의 내측 저부(底部)에 절연막으로 이루어지는 보강부재를 형성하는 것에 의해, 하부전극의 기계적 강도를 향상시키고, 제조공정의 도중에 원통 모양의 하부전극이 넘어지거나 하는 불량을 방지하고 있다.
본 발명자는, 비트선의 상부에 퇴적한 두꺼운 산화실리콘막에 홈을 형성하고, 이 홈의 내부에 정보축적용 용량소자의 하부전극(축적전극)을 형성하는 기술을 개발하고 있다.
상기 정보축적용 용량소자를 형성하기 위해서는, 일예로서 비트선의 상부에 두꺼운 산화실리콘막을 형성한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 상기 산화실리콘막에 홈을 형성한다. 다음에, 홈의 내부 및 산화실리콘막의 상부에 다결정 실리콘막을 퇴적한 후, 홈의 내부의 다결정 실리콘막을 SOG(Spin On Glass)등의 도포막으로 보호하고, 산화실리콘막의 상부의 다결정 실리콘막을 드라이에칭으로 제거하는 것에 의해, 홈의 내부에 정보축적용 용량소자의 하부전극으로서 사용되는 다결정 실리콘막을 형성한다.
다음에, 홈의 내부의 다결정 실리콘막을 덮고 있는 SOG막을 제거한다. SOG막의 제거는 산화실리콘막과 SOG막과의 에칭 선택비의 차를 이용한 드라이에칭 또는 웨트에칭에 의해 행한다.
다음에, 다결정 실리콘막의 상부에 산화탄탈(Ta2O5)막등의 유전체막을 퇴적한 후, 산화탄탈막의 상부에 질화티탄등의 도전막을 퇴적하는 것에 의해, 다결정 실리콘막으로 구성된 하부전극, 산화탄탈막으로 구성된 용량절연막 및 질화티탄 등의 도전막으로 구성된 상부전극으로 이루어지는 정보축적용 용량소자를 형성한다.
상기 정보축적용 용량소자는 산화실리콘막으로 형성한 홈의 내부에 하부전극을 형성하므로, 종래의 원통 모양의 하부전극과 같이, 제조공정의 도중에 하부전극이 넘어지거나 하는 불합리가 발생하지 않는다는 이점이 있다. 그 반면, 상기 정보축적용 용량소자의 하부전극은 원통의 내측 및 외측을 축적전하량 확보를 위한 유효영역으로서 이용하는 종래의 하부전극에 비해 표면적이 적으므로, 축적전하량을 확보하기 위해서는 하부전극이 형성되는 홈을 깊게하거나, 하부전극의 표면에 요철(凹凸)을 형성하는 것에 의해 표면적을 증가시키는 연구가 필요하게 된다.
그러나, 산화실리콘막과 SOG막과의 에칭 선택비의 차를 이용하여 SOG막을 선택적으로 제거하는 상기 하부전극의 제조방법은 산화실리콘막과 SOG막과의 에칭 선택비가 충분하게 크지 않기 때문에, 홈의 내부의 다결정 실리콘막을 덮고 있는 SOG막을 에칭으로 제거할 때, 홈의 외부의 산화실리콘막도 어느 정도 에칭되어 그 상면이 아래쪽으로 후퇴하여 버린다. 특히, 다결정 실리콘막의 표면에 요철을 형성한 경우는 요철의 간격에 남은 SOG막을 제거하기 위한 오버에칭이 필요하게 되기 때문에, 상기한 산화실리콘막의 후퇴량이 크게 된다.
상기와 같은 산화실리콘막의 후퇴가 발생하면, 홈의 내부에 형성된 다결정 실리콘막의 상단부가 홈의 개공단(開孔端)보다도 위쪽에 돌출하여 버리기 때문에, 정보축적용 용량소자의 표면의 평탄성이 저하하거나, 다결정 실리콘막의 상단부에 전계가 집중하여 정보축적용 용량소자의 리크전류가 증가한다는 불합리를 일으킨 다.
본 발명의 목적은, 절연막에 형성된 홈의 내부에 하부전극을 형성하는 정보축적용 용량소자를 구비한 DRAM의 제조 수율을 향상시키는 기술을 제공하는 것이다.
본 발명의 다른 목적은, 절연막에 형성한 홈 또는 스루홀의 내부에 도전층을 형성하는 기술을 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 제 1도전막을 형성하고, 상기 제 1도전막의 상부에 제 1절연막을 형성한 후, 상기 제 1절연막에 홈 또는 스루홀을 형성하는 공정,
(b) 상기 홈 또는 스루홀의 내부 및 상기 제 1절연막의 상부에, 상기 홈 또는 스루홀을 통하여 상기 제 1도전막에 전기적으로 접속되는 제 2도전막을 형성하는 공정,
(c) 상기 제 2도전막을 포토레지스트막으로 덮은 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 적어도 상기 홈 또는 스루홀의 외부의 상기 포토레지스트막을 노광하는 공정,
(d) 상기 포토레지스트막의 노광부를 제거하고, 상기 홈 또는 스루홀의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(e) 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거하는 것에 의해, 상기 홈 또는 스루홀의 내부에 상기 제 2도전막을 남기는 공정.
(2) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1)에서, 상기 (e)공정에서의 상기 제 2도전막의 제거를, 상기 포토레지스트막을 마스크로 한 에칭에 의해 행한다.
(3) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1)에서, 상기 (e)공정에서의 상기 제 2도전막의 제거를 화학기계연마법에 의해 행한다.
(4) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1)에서, 상기 (d)공정에서의 상기 포토레지스트막의 제거를, 상기 포토레지스트막을 현상하는 것에 의해 행한다.
(5) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1)에서, 상기 (e)공정의 후,
(f) 상기 홈 또는 스루홀의 내부의 상기 포토레지스트막을 제거하고, 상기 홈 또는 스루홀의 내부에 노출한 상기 제 2도전막의 표면에 제 3도전막을 선택 성장시키는 것에 의해, 상기 홈 또는 스루홀의 내부에 상기 제 3도전막을 매립하는 공정을 더 포함한다.
(6) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (5)에서, 상기 제 2도전막이 질화티탄 또는 텅스텐으로 이루어진다.
(7) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (5)에서, 상기 제 3도전막이 텅스텐 또는 알루미늄 합금으로 이루어진다.
(8) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (5)에서, 상기 (f)공정의 후,
(h) 상기 제 1절연막의 상부에 제 4도전막을 형성하고, 상기 홈 또는 스루홀의 내부의 상기 제 3도전막을 통해서 상기 제 4도전막과 상기 제 1도전막을 전기적으로 접속하는 공정을 더 포함한다.
(9) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1)에서, 상기 (e)공정의 후,
(f) 상기 홈 또는 스루홀의 내부의 상기 포토레지스트막을 제거하고, 상기 홈 또는 스루홀의 내부 및 상기 제 1절연막의 상부에 제 5도전막을 형성하는 공정,
(g) 상기 제 5도전막의 표면에 제 6도전막을 선택 성장시킨 후, 상기 홈 또는 스루홀의 외부의 상기 제 6도전막 및 상기 제 5도전막을 제거하고, 상기 홈 또는 스루홀의 내부에 상기 제 6도전막 및 상기 제 5도전막을 남기는 공정을 더 포함한다.
(10) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에서, 상기 제 2도전막이 질화티탄 또는 질화탄탈로 이루어진다.
(11) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에서, 상기 제 5도전막 및 상기 제 6도전막이 동(銅)으로 이루어진다.
(12) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에서, 상기 제 6도전막 및 상기 제 5도전막의 제거를, 화학기계연마법에 의해서 행한다.
(13) 본 발명의 반도체 집적회로장치의 제조방법은, 반도체기판의 주면에 형성된 메모리셀 선택용 MISFET 및 상기 메모리셀 선택용 MISFET의 상부에 형성된 정보축적용 용량소자에 의해 구성되는 메모리셀을 구비한 반도체 집적회로장치의 제조방법으로서, 이하의 공정을 포함한다.
(a) 반도체기판의 주면에 메모리셀 선택용 MISFET를 형성하고, 상기 메모리셀 선택용 MISFET의 상부에 제 1절연막을 형성한 후, 상기 제 1절연막에 형성한 스루홀의 내부에, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제 1도전막을 형성하는 공정,
(b) 상기 제 1절연막의 상부에 제 2절연막을 형성한 후, 상기 제 2절연막에 홈을 형성하는 공정,
(c) 상기 홈의 내부 및 상기 제 2절연막의 상부에, 상기 홈을 통하여 상기 제 1도전막에 전기적으로 접속되는 제 2도전막을 형성하는 공정,
(d) 상기 제 2도전막을 포토레지스트막으로 덮은 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈의 외부의 상기 포토레지스트막을 노광하는 공정,
(e) 상기 포토레지스트막의 노광부를 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(f) 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거하는 것에 의해, 상기 홈의 내부에 상기 제 2도전막을 남기는 공정,
(g) 상기 홈의 내부의 상기 포토레지스트막을 제거한 후, 상기 홈의 내부 및 상기 제 2절연막의 상부에 제 3절연막을 형성하고, 상기 제 3절연막의 상부에 제 3도전막을 형성하는 것에 의해, 상기 제 2도전막으로 이루어지는 제 1전극, 상기 제 3절연막으로 이루어지는 용량절연막 및 상기 제 3도전막으로 이루어지는 제 2전극에 의해 구성되는 정보축적용 용량소자를 형성하는 공정.
(14) 본 발명의 반도체 집적회로장치의 제조방법은, 반도체기판의 주면에 형성된 메모리셀 선택용 MISFET 및 상기 메모리셀 선택용 MISFET의 상부에 형성된 정보축적용 용량소자에 의해 구성되는 메모리셀을 구비한 반도체 집적회로장치의 제조방법으로서, 이하의 공정을 포함한다.
(a) 반도체기판의 주면에 메모리셀 선택용 MISFET를 형성하고, 상기 메모리셀 선택용 MISFET의 상부에 제 1절연막을 형성한 후, 상기 제 1절연막에 형성한 스루홀의 내부에, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제 1도전막을 형성하는 공정,
(b) 상기 제 1절연막의 상부에 제 2절연막을 형성한 후, 상기 제 2절연막에 홈을 형성하는 공정,
(c) 상기 홈의 내부 및 상기 제 2절연막의 상부에, 상기 홈을 통하여 상기 제 1도전막에 전기적으로 접속되는 아모퍼스(amorphous) 실리콘으로 이루어지는 제 2도전막을 형성하는 공정,
(d) 상기 제 2도전막을 포토레지스트막으로 덮은 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈의 외부의 상기 포토레지스트막을 노광하는 공정,
(e) 상기 포토레지스트막의 노광부를 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(f) 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거하는 것에 의해, 상기 홈의 내부에 상기 제 2도전막을 남기는 공정,
(g) 상기 홈의 내부의 상기 포토레지스트막을 제거한 후, 상기 홈의 내부에 노출한 상기 제 2도전막의 표면에 요철을 형성하는 공정,
(h) 상기 제 2도전막을 열처리하는 것에 의해 다결정화 하는 공정,
(i) 상기 홈의 내부 및 상기 제 2절연막의 상부에 제 3절연막을 형성하고, 상기 제 3절연막의 상부에 제 3도전막을 형성하는 것에 의해, 상기 제 2도전막으로 이루어지는 제 1전극, 상기 제 3절연막으로 이루어지는 용량절연막 및 상기 제 3도전막으로 이루어지는 제 2전극에 의해 구성되는 정보축적용 용량소자를 형성하는 공정.
(15) 본 발명의 반도체 집적회로장치의 제조방법은, 반도체기판의 주면에 형성된 메모리셀 선택용 MISFET 및 상기 메모리셀 선택용 MISFET의 상부에 형성된 정보축적용 용량소자에 의해 구성되는 메모리셀을 구비한 반도체 집적회로장치의 제조방법으로서, 이하의 공정을 포함한다.
(a) 반도체기판의 주면에 메모리셀 선택용 MISFET를 형성하고, 상기 메모리셀 선택용 MISFET의 상부에 제 1절연막을 형성한 후, 상기 제 1절연막에 형성한 스루홀의 내부에, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 상기 제 1도전막을 형성하는 공정,
(b) 상기 제 1절연막의 상부에 제 2절연막을 형성한 후, 상기 제 2절연막에 홈을 형성하는 공정,
(c) 상기 홈의 내부 및 상기 제 2절연막의 상부에, 상기 홈을 통하여 상기 제 1도전막에 전기적으로 접속되는 아모퍼스 실리콘으로 이루어지는 제 2도전막을 형성하는 공정,
(d) 상기 제 2도전막의 표면에 요철을 형성하는 공정,
(e) 상기 제 2도전막을 열처리하는 것에 의해 다결정화 하는 공정,
(f) 상기 제 2도전막을 포토레지스트막으로 덮은 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈의 외부의 상기 포토레지스트막을 노광하는 공정,
(g) 상기 포토레지스트막의 노광부를 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(h) 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거하는 것에 의해, 상기 홈의 내부에 상기 제 2도전막을 남기는 공정,
(i) 상기 홈의 내부의 상기 포토레지스트막을 제거한 후, 상기 홈의 내부 및 상기 제 2절연막의 상부에 제 3절연막을 형성하고, 상기 제 3절연막의 상부에 제 3도전막을 형성하는 것에 의해, 상기 제 2도전막으로 이루어지는 제 1전극, 상기 제 3절연막으로 이루어지는 용량절연막 및 상기 제 3도전막으로 이루어지는 제 2전극에 의해 구성되는 정보축적용 용량소자를 형성하는 공정.
(16) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (14) 또는 (15)에서, 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막의 제거를, 상기 포토레지스트막을 마스크로 한 에칭에 의해 행한다.
(17) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (14), (15) 또는 (16)에서, 상기 제 2도전막의 표면의 상기 요철을, 상기 아모퍼스 실리콘의 표면에 실리콘 입자를 성장시키는 것에 의해 형성한다.
(18) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (1) ~ (17)중 어느 한 항에서, 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거할 때, 상기 홈의 내부의 상기 제 2도전막의 상단부를, 상기 홈의 개공단보다도 아래쪽으로 후퇴시킨다.
(19) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (18)에서, 상기 제 2도전막의 상단부의 후퇴량이, 상기 제 2도전막의 표면에 형성된 상기 요철의 지름과 거의 비슷하다.
(20) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (13) ~ (19)중 어느 한 항에서, 상기 제 2절연막이 산화실리콘막이다.
(21) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (13) ~ (20)중 어느 한 항에서, 상기 제 3절연막이 고유전율막 또는 강유전체막이다.
(22) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 제 1도전막을 형성하고, 상기 제 1도전막의 상부 에 제 1절연막을 형성한 후, 상기 제 1절연막에 스루홀을 형성하는 공정,
(b) 상기 스루홀의 내부 및 상기 제 1절연막의 상부에 포토레지스트막을 형성한 후, 상기 스루홀의 내부의 상기 포토레지스트막의 일부 및 배선 홈 형성영역의 상기 포토레지스트막을 선택적으로 노광하는 공정,
(c) 상기 포토레지스트막의 노광부를 제거하고, 상기 제 1절연막의 상부의 일부 및 상기 스루홀의 내부의 일부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(d) 상기 포토레지스트막을 마스크로 하여 상기 제 1절연막을 에칭함으로써, 상기 제 1절연막에 배선 홈을 형성하는 공정,
(e) 상기 포토레지스트막을 제거한 후, 상기 제 1절연막의 상부, 상기 배선 홈의 내부 및 상기 스루홀의 내부에, 상기 스루홀을 통하여 상기 제 1도전막에 전기적으로 접속되는 제 2도전막을 형성하는 공정,
(f) 상기 제 1절연막의 상부의 상기 제 2도전막을 화학기계연마법으로 제거하는 것에 의해, 상기 배선 홈의 내부 및 상기 스루홀의 내부에 상기 제 2도전막으로 이루어지는 매립 배선을 형성하는 공정.
(23) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (22)에서, 상기 제 2도전막이 동(銅)으로 이루어진다.
(24) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 제 1도전막을 형성하고, 상기 제 1도전막의 상부 에 제 1절연막을 형성한 후, 상기 제 1절연막 및 상기 제 1도전막을 패터닝하는 것에 의해, 그 상부가 상기 제 1절연막으로 덮인 상기 제 1도전막으로 이루어지는 게이트전극을 형성하는 공정,
(b) 상기 게이트전극의 양측의 상기 반도체기판에 반도체영역을 형성하는 공정,
(c) 상기 게이트전극이 형성된 상기 반도체기판상에 제 2절연막을 형성한 후, 상기 제 2절연막의 상부에, 상기 제 1절연막 및 상기 제 2절연막과는 에칭의 선택비가 다른 제 3절연막을 형성하는 공정,
(d) 제 1포토레지스트막을 마스크로 하여 상기 제 3절연막을 에칭함으로써, 상기 반도체영역의 상부의 상기 제 2절연막에 도달하는 제 1홈 및 상기 게이트전극의 상부의 상기 제 2절연막에 도달하는 제 2홈을 형성하는 공정,
(e) 상기 제 1포토레지스트막을 제거한 후, 상기 제 1, 제 2홈의 내부 및 상기 제 3절연막의 상부에 제 2포토레지스트막을 형성하는 공정,
(f) 상기 제 2포토레지스트막에 노광광을 조사하는 것에 의해, 상기 제 2홈의 내부 및 상기 제 3절연막의 상부의 상기 제 2포토레지스트막을 노광한 후, 상기 제 2포토레지스트막의 노광부를 제거하는 것에 의해, 상기 제 1홈의 내부에 상기 제 2포토레지스트막의 미노광부를 남기는 공정,
(g) 상기 제 1홈의 내부의 상기 제 2포토레지스트막을 마스크로 한 에칭으로 상기 제 2홈의 저부의 상기 제 2절연막 및 그 하부의 상기 제 1절연막의 일부를 에칭하는 공정,
(h) 상기 제 2포토레지스트막을 제거한 후, 상기 제 1홈의 하부의 상기 제 2절연막 및 상기 제 2홈의 하부의 상기 제 1절연막을 에칭하는 것에 의해, 상기 반도체영역의 상부에 제 1콘택트 홀을 형성하고, 상기 게이트전극의 상부에 제 2콘택트 홀을 형성하는 공정.
(25) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (24)에서, 상기 제 1절연막 및 상기 제 2절연막이 질화실리콘으로 이루어지며, 상기 제 3절연막이 산화실리콘막으로 이루어진다.
(26) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (24)에서, 상기 (h) 공정의 후,
(i) 상기 제 1, 제 2콘택트 홀의 내부 및 상기 제 3절연막의 상부에 제 2도전막을 형성하는 공정,
(j) 상기 제 2도전막을 패터닝하는 것에 의해, 상기 제 1콘택트 홀을 통하여 상기 반도체영역에 전기적으로 접속되는 제 1배선 및 상기 제 2콘택트 홀을 통하여 상기 게이트전극에 전기적으로 접속되는 제 2배선을 형성하는 공정을 더 포함한다.
(27) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 형성한 제 1절연막에 홈을 형성한 후, 상기 홈의 내부 및 상기 제 1절연막의 상부에 실리콘층을 형성하는 공정,
(b) 상기 홈의 내부의 상기 실리콘층의 상부에 선택적으로 제 2절연막을 형성하고, 상기 홈의 외부의 상기 실리콘층을 선택적으로 제거하는 공정,
(c) 상기 홈의 내부의 상기 제 2절연막을 제거한 후, 상기 실리콘층에 요철을 형성하는 공정,
(d) 상기 요철이 형성된 상기 실리콘층의 상부에 유전체막을 형성하고, 상기 유전체막의 상부에 도전막을 형성하는 공정.
(28) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (27)에서, 상기 실리콘층이 아모퍼스 실리콘으로 이루어진다.
(29) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (27)에서, 상기 제 1절연막이 산화실리콘으로 이루어지며, 상기 제 2절연막이 포토레지스트로 이루어진다.
(30) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (27)에서, 상기 실리콘층의 상기 요철을, 상기 실리콘층의 표면에 실리콘 입자를 성장시키는 것에 의해 형성한다.
(31) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (29)에서, 상기 (b) 공정이,
(b - 1) 상기 홈의 내부 및 상기 제 1절연막의 상부에 포토레지스트막을 형성한 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈의 외부의 상기 포토레지스트막을 선택적으로 노광하는 공정,
(b - 2) 상기 포토레지스트막의 노광부를 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(b - 3) 상기 포토레지스트막을 마스크로 한 에칭으로 상기 홈의 외부의 상 기 실리콘층을 제거하는 공정을 포함한다.
(32) 본 발명의 반도체 집적회로장치의 제조방법은, (27) ~ (31)중 어느 한 항에서, 상기 요철이 형성된 상기 실리콘층이 용량소자의 제 1전극을 구성하고, 상기 유전체막이 상기 용량소자의 용량절연막을 구성하며, 상기 도전막이 상기 용량소자의 제 2전극을 구성한다.
(33) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 형성한 제 1절연막에 홈을 형성한 후, 상기 홈의 내부 및 상기 제 1절연막의 상부에 도전층을 형성하는 공정,
(b) 상기 도전층의 상부에 포토레지스트막을 형성한 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 제 1절연막의 상부의 상기 포토레지스트막을 완전하게 노광하고, 상기 홈의 내부의 상기 포토레지스트막의 일부를 노광하는 공정,
(c) 상기 포토레지스트막을 현상하는 것에 의해, 완전하게 노광된 영역의 상기 포토레지스트막을 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(d) 상기 포토레지스트막으로 덮여있지 않은 영역의 상기 도전층을 선택적으로 제거하는 공정.
(34) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (33)에서, 상기 도전층의 선택적인 제거를, 상기 포토레지스트막을 마스크로 한 에칭에 의해 행한다.
(35) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정을 포함한다.
(a) 반도체기판의 주면상에 산화실리콘막을 형성한 후, 상기 산화실리콘막에 홈을 형성하는 공정,
(b) 상기 홈의 내부 및 상기 산화실리콘막의 상부에 제 1도전막을 형성하는 공정,
(c) 상기 제 1도전막을 포토레지스트막으로 덮은 후, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈의 외부의 상기 포토레지스트막을 노광하는 공정,
(d) 상기 포토레지스트막의 노광부를 현상에 의해 제거하고, 상기 홈의 내부에 상기 포토레지스트막의 미노광부를 남기는 공정,
(e) 상기 포토레지스트막을 마스크로 한 에칭으로 상기 산화실리콘막의 상부의 상기 제 1도전막을 제거하는 공정,
(f) 상기 홈의 내부의 상기 포토레지스트막을 제거하는 것에 의해, 상기 홈의 내부에 상기 제 1도전막을 선택적으로 형성하는 공정,
(36) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (35)에서, 상기 (f) 공정에서의 상기 포토레지스트막의 제거를, 애싱(ashing)에 의해 행한다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전도면에서 동일 기능을 가지는 것은 동일 부호를 붙여, 그 반복의 설명은 생략한다.
(실시형태 1)
본 발명의 실시형태 1인 DRAM(Dynamic Random Access Memory)의 제조방법을 도 1 ~ 도 21을 사용하여 공정순으로 설명한다.
먼저, 도 1에 나타내는 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 반도체기판(이하, 단순히 기판이라고 함)(1)의 주면에 소자분리 홈(2)을 형성한 후, 기판(1)에 p형 불순물(붕소(B))을 이온주입하여 p형 웰(3)을 형성한다. 소자분리 홈(2)을 형성하기 위해서는, 예를 들면 기판(1)의 소자분리영역을 에칭하여 홈을 형성한 후, 홈의 내부 및 기판(1)상에 CVD(Chemical Vapor Deposition)법으로 산화실리콘막(5)을 퇴적하고, 이어서 홈의 외부의 산화실리콘막(5)을 화학기계연마(Chemical Mechanical Polishing ; CMP)법으로 제거하여 홈의 내부에만 산화실리콘막(5)을 남긴다.
다음에, 기판(1)을 스팀 산화하여 p형 웰(3)의 표면에 게이트산화막(6)을 형성한 후, 게이트산화막(6)상에 게이트전극(7)(워드선(WL))을 형성한다. 게이트전극(7)(워드선(WL))을 형성하기 위해서는, 예를 들면 기판(1)상에 인(P)등의 n형 불순물을 도프한 다결정 실리콘막을 CVD법으로 퇴적하고, 이어서 그 상부에 스퍼터링법으로 질화텅스텐(WN)막 및 텅스텐(W)막을 퇴적하며, 또 그 상부에 CVD법으로 질화실리콘막(8)을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 이들 막을 패터닝한다.
다음에, 도 2에 나타내는 바와 같이, 게이트전극(7)의 양측의 p형 웰(3)에 인(P)등의 n형 불순물을 이온주입하여 n-형 반도체영역(9)을 형성하고, 이어서 게 이트전극(7)(워드선(WL))의 상부에 CVD법으로 질화실리콘막(10) 및 산화실리콘막(11)을 퇴적한 후, 산화실리콘막(11)의 표면을 화학기계연마법으로 평탄화 한다.
다음에, 도 3에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(11) 및 질화실리콘막(10)을 드라이에칭함으로써, n-형 반도체영역(9)의 상부에 콘택트 홀(12, 13)을 형성한다. 산화실리콘막(11)의 에칭은 질화실리콘막(10)에 대한 산화실리콘막(11)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 하층의 질화실리콘막(10)이 제거되지 않도록 한다. 또, 질화실리콘막(10)의 에칭은 기판(1)에 대한 질화실리콘막(10)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 기판(1)이 깊게 깎이지 않도록 한다. 또, 질화실리콘막(10)의 에칭은 질화실리콘막(10)을 이방적으로 에칭하는 조건에서 행하며, 게이트전극(7)(워드선(WL))의 측벽에 질화실리콘막(10)을 남긴다. 이것에 의해, 콘택트 홀(12, 13)이 게이트전극(7)(워드선(WL))에 대해서 자기정합(셀프얼라인)으로 형성되므로, 콘택트 홀(12, 13)과 게이트전극(7)(워드선(WL))과의 맞춤 여유가 필요 없게 되며, DRAM의 메모리셀 사이즈를 축소할 수 있다.
다음에, 콘택트 홀(12, 13)을 통하여 p형 웰(3)에 인 또는 비소(As) 등의 n형 불순물을 이온주입하는 것에 의해, n+형 반도체영역(14)(소스, 드레인)을 형성한다. 여기까지의 공정에서, 게이트산화막(6), 게이트전극(7) 및 n+형 반도체영역(14)(소스, 드레인)을 가지는 n채널형의 메모리셀 선택용 MISFET(Qs)가 형성된다.
다음에, 콘택트 홀 (12, 13)의 내부에 플러그(15)를 형성한다. 플러그(15)를 형성하기 위해서는, 예를 들면 콘택트 홀(12, 13)의 내부 및 산화실리콘막(11)의 상부에 인등의 n형 불순물을 도프한 저저항 다결정 실리콘막을 CVD법으로 퇴적한 후, 산화실리콘막(11)의 상부의 다결정 실리콘막을 드라이에칭(또는 화학기계연마법)으로 제거하고, 다결정 실리콘막을 콘택트 홀(12, 13)의 내부에만 남긴다.
다음에, 도 4에 나타내는 바와 같이, 산화실리콘막(11)의 상부에 CVD법으로 산화실리콘막(16)을 퇴적하고, 이어서 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 콘택트 홀(12)의 상부의 산화실리콘막(16)에 스루홀(17)을 형성한 후, 스루홀(17)의 내부에 플러그(18)을 형성하며, 또 플러그(18)의 상부에 비트선(BL)을 형성한다.
플러그(18)를 형성하기 위해서는, 예를 들면 스루홀(17)의 내부 및 산화실리콘막(16)의 상부에 스퍼터링법으로 질화티탄막 및 텅스텐막을 퇴적한 후, 산화실리콘막(16)의 상부의 질화티탄막 및 텅스텐막을 화학기계연마법으로 제거하고, 이들의 막을 스루홀(17)의 내부에만 남긴다. 또, 비트선(BL)을 형성하기 위해서는, 예를 들면 산화실리콘막(16)의 상부에 스퍼터링법으로 텅스텐막을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 텅스텐막을 패터닝한다. 비트선(BL)은 스루홀(17)내의 플러그(18) 및 콘택트 홀(12)내의 플러그(15)를 통해서 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 한쪽(n+형 반도체영역(14))과 전기적으로 접속된다.
다음에, 산화실리콘막(16)의 상부에 CVD법으로 산화실리콘막(19)을 퇴적하고, 이어서 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 콘택트 홀(13)의 상부의 산화실리콘막(19, 16)에 스루홀(21)을 형성한 후, 스루홀(21)의 내부에 플러그(22)를 형성한다. 플러그(22)를 형성하기 위해서는, 예를 들면 스루홀(21)의 내부 및 산화실리콘막(19)의 상부에 인등의 n형 불순물을 도프한 저저항 다결정 실리콘막을 CVD법으로 퇴적한 후, 산화실리콘막(19)의 상부의 다결정 실리콘막을 드라이에칭(또는 화학기계연마법)으로 제거하고, 다결정 실리콘막을 스루홀(21)의 내부에만 남긴다.
다음에, 도 5에 나타내는 바와 같이, 산화실리콘막(19)의 상부에 CVD법으로 질화실리콘막(23)을 퇴적하고, 이어서 질화실리콘막(23)의 상부에 CVD법으로 산화실리콘막(24)을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(24) 및 질화실리콘막(23)을 드라이에칭함으로써, 스루홀(21)의 상부에 홈(25)을 형성한다. 후술하는 정보축적용 용량소자(C)의 하부전극은 이 홈(25)의 내벽에 따라 형성되므로, 하부전극의 표면적을 크게 하여 축적전하량을 증가시키기 위해서는 산화실리콘막(24)을 두꺼운 막두께(예를 들면 1㎛이상)로 퇴적할 필요가 있다.
산화실리콘막(24)의 에칭은 질화실리콘막(23)에 대한 산화실리콘막(24)의 에칭 선택비가 크게 되는 조건에서 행하며, 하층의 질화실리콘막(23)이 제거되지 않도록 한다. 또, 질화실리콘막(23)의 에칭은 산화실리콘막(19)에 대한 질화실리콘막(23)의 에칭 선택비가 크게 되는 조건에서 행하며, 하층의 산화실리콘막(19)이 깊게 깎이지 않도록 한다. 이와 같이, 두꺼운 막두께의 산화실리콘막(24)의 하층에 에칭스토퍼가 되는 질화실리콘막(23)을 설치함으로써, 산화실리콘막(24)을 에칭하 여 홈(25)을 형성할 때에 하층의 산화실리콘막(19)이 심하게 에칭되는 불합리가 방지되므로, 깊은 홈(25)을 높은 치수 정밀도로 형성할 수 있다.
다음에, 도 6에 나타내는 바와 같이, 홈(25)의 내부 및 산화실리콘막(24)의 상부에 인등의 n형 불순물을 도한한 아모퍼스 실리콘막(26A)을 CVD법으로 퇴적한다. 아모퍼스 실리콘막(26A)은 홈(25)의 내벽에 따라 퇴적되는 정도의 얇은 막두께(예를 들면 50 ~ 60㎚)로 형성한다.
다음에, 도 7에 나타내는 바와 같이, 아모퍼스 실리콘막(26A)의 상부에 포토레지스트막(30)을 스핀 도포한다. 포토레지스트막(30)은 노광부가 현상액으로 가용(可溶)이 되는 포지티브(positive)형 포토레지스트(예를 들면 노볼락수지계 포토레지스트)를 사용한다.
다음에, 도 8에 나타내는 바와 같이, 포토레지스트막(30)의 전면에 노광광을 조사한다. 이때, 홈(25)의 외부나 홈(25)의 개공단 근방의 포토레지스트막(30)은 노광되지만, 깊은 홈(25)의 내부의 포토레지스트막(2)은 노광량이 부족하기 때문에 노광되지 않는다.
다음에, 도 9에 나타내는 바와 같이, 알카리 수용액등을 사용하여 포토레지스트막(30)을 현상한다. 이때, 노광부인 홈(25)의 외부나 홈(25)의 개공단 근방의 포토레지스트막(30)은 현상액으로 가용이 되기 때문에 제거되지만, 미노광부인 홈(25)의 내부의 포토레지스트막(30)은 제거되지 않는다. 이 결과, 홈(25)의 외부의 산화실리콘막(24) 상에는 아모퍼스 실리콘막(26A)이 노출하지만, 홈(25)의 내부의 아모퍼스 실리콘막(26A)은 홈(25)의 개공단 근방을 제외하고, 포토레지스트 막(30)으로 덮인 채로 된다.
다음에, 도 10에 나타내는 바와 같이, 포토레지스트막(30)으로 덮여있지 않은 영역, 즉 홈(25)의 외부 및 홈(25)의 개공단 근방의 아모퍼스 실리콘막(26A)을 드라이에칭으로 제거한다. 아모퍼스 실리콘막(26A)의 에칭은 포토레지스트막(30)에 대한 아모퍼스 실리콘막(26A)의 에칭 선택비가 충분하게 되는 조건에서 행하며, 홈(25)의 내부의 포토레지스트막(30)으로 덮인 아모퍼스 실리콘막(26A)이 노출하여 깎이지 않도록 한다.
또, 이 에칭은 아모퍼스 실리콘막(26A)을 이방적으로 에칭하는 조건에서 행하며, 홈(25)의 개공단 근방에서 아모퍼스 실리콘막(26)의 상단부를 홈(25)의 개공단보다도 약간 아래쪽으로 후퇴시키는 것이 바람직하다. 이것에 의해, 홈(25)의 내부에 형성되는 하부전극의 선단부(상단부)에 전계가 집중하기 어렵게 되기 때문에, 정보축적용 용량소자의 리크전류를 저감할 수 있다. 또한, 아모퍼스 실리콘막(26)의 후퇴량은 다음의 공정에서 아모퍼스 실리콘막(26A)의 표면에 성장시키는 실리콘 입자의 직경과 거의 같은 정도(약 50㎚)로 하는 것이 좋다. 후퇴량이 너무 적으면 아모퍼스 실리콘막(26A)의 상단부에 성장한 실리콘 입자가 홈(25)의 개공단보다도 위쪽에 돌출하기 때문에, 그곳에 전계가 집중하기 쉽게 된다. 다른 한편, 후퇴량이 너무 많으면 하부전극의 표면적이 작게 되므로, 축적전하량이 감소한다.
다음에, 도 11에 나타내는 바와 같이, 홈(25)의 내부에 남은 포토레지스트막(30)을 제거한다. 포토레지스트막(30)의 제거는, 예를 들면 오존을 열분해했을 때에 발생하는 산소 라디칼(radical)에 의해 포토레지스트를 산화 분해하는 오존 애싱법을 사용하여 행한다. 이 애싱은 산소 라디칼이 다량, 또 장시간에 걸쳐 발생하는 조건에서 행하며, 깊은 홈(25)의 내부의 아모퍼스 실리콘막(26A)을 덮고 있는 포토레지스트막(30)을 완전하게 분해·제거한다.
이와 같이, 본 실시형태에서는, 홈(25)의 외부의 아모퍼스 실리콘막(26A)을 드라이에칭으로 제거할 때, 홈(25)의 내부의 아모퍼스 실리콘막(26A)을 포토레지스트막(30)으로 보호하고, 그후, 불필요하게 된 포토레지스트막(30)을 애싱으로 제거한다. 이 방법에 의하면, 포토레지스트막(30)에 대한 아모퍼스 실리콘막(26A)의 에칭 선택비가 크기 때문에, 홈(25)의 외부의 아모퍼스 실리콘막(26A)을 드라이에칭으로 제거할 때, 홈(25)의 내부의 아모퍼스 실리콘막(26A)의 깎임을 최소한으로 억제할 수 있다. 또, 홈(25)의 내부의 포토레지스트막(30)의 제거를 애싱으로 행함으로써, 홈(25)의 외부의 산화실리콘막(24)의 깎임을 최소한으로 억제할 수도 있다.
다음에, 도 12에 나타내는 바와 같이, 홈(25)의 내부의 아모퍼스 실리콘막(26A)을 가공하여 표면이 조면화(粗面化)된 다결정 실리콘막(26)을 형성한다. 다결정 실리콘막(26)을 형성하기 위해서는, 예를 들면 플루오르산계의 세정액을 사용하여 아모퍼스 실리콘막(26A)의 표면을 청정화(淸淨化)하고, 이어서 감압분위기중 아모퍼스 실리콘막(26A)에 모노실란(SiH4) 또는 디실란(Si2H6)을 공급하여 그 표면에 평균 입자지름 50㎚정도의 실리콘 입자를 성장시킨 후, 기판(1)을 열처리하여 아모퍼스 실리콘막(26A)을 다결정화 한다. 표면이 조면화된 다결정 실리콘막(26)은 그 표면적이 크므로, 정보축적용 용량소자의 축적전하량을 증가시킬 수 있다.
또, 본 실시형태에서는, 홈(25)의 내부의 아모퍼스 실리콘막(26A)을 보호하는 포토레지스트막(30)을 애싱으로 제거한 후, 아모퍼스 실리콘막(26A)의 표면을 조면화하므로, 홈(25)의 내부의 포토레지스트막(30)을 용이하게 제거할 수 있다. 이것에 비해, 아모퍼스 실리콘막(26A)의 표면을 조면화한 후 그 표면을 보호막으로 덮고, 홈(25)의 외부의 아모퍼스 실리콘막(26A)을 에칭으로 제거한 후에 보호막을 제거하는 방법에서는 아모퍼스 실리콘막(26A)의 표면의 세밀한 요철의 간격에 보호막이 남기 쉽다.
다음에, 도 13에 나타내는 바와 같이, 홈(25)의 외부의 산화실리콘막(24)의 상부 및 홈(25)의 내부의 다결정 실리콘막(26)의 상부에 고유전율막의 일종인 산화탄탈(Ta2O5)막(28)을 퇴적한다. 산화탄탈막(28)은, 예를 들면 펜탈에톡시탄탈과 산소를 소스가스로 사용한 열 CVD법으로 형성하고, 그 막두께는 20㎚정도로 한다. 또, 산화탄탈막(28)의 성막에 앞서 다결정 실리콘막(26)을 질화처리하고, 그 표면에 얇은 질화실리콘막을 형성하는 것에 의해, 산화탄탈막(28)의 리크전류를 저감해도 된다. 그후, 약 800℃의 산소 분위기중에서 산화탄탈막(28)을 개질·결정화함으로써, 고유전율이고 리크전류가 적은 양질의 산화탄탈막(28)을 얻을 수 있다.
다음에, 도 14에 나타내는 바와 같이, 산화탄탈막(28)의 상부에 CVD법과 스퍼터링법을 병용하여 질화티탄(TiN)막(29)을 퇴적함으로써, 다결정 실리콘막(26)으로 이루어지는 하부전극, 산화탄탈막(28)으로 이루어지는 용량절연막 및 질화티탄막(29)으로 이루어지는 상부전극에 의해 구성되는 정보축적용 용량소자(C)를 형성 한다. 정보축적용 용량소자(C)의 하부전극(다결정 실리콘막(26))은 스루홀(21) 내의 플러그(22) 및 콘택트 홀(13) 내의 플러그(15)를 통해서 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 다른쪽(n+형 반도체영역(14))과 전기적으로 접속된다. 여기까지의 공정에 의해, 메모리셀 선택용 MISFET(Qs)와, 이것에 직렬로 접속된 정보축적용 용량소자(C)에 의해 구성되는 DRAM의 메모리셀이 완성된다.
그후, 정보축적용 용량소자(C)의 상부에 2층 정도의 알루미늄(Al)배선을 형성하고, 또 그 상부에 산화실리콘막과 질화실리콘막과의 적층막등에 의해 구성되는 패시베이션막을 형성하지만, 그 도시 및 설명은 생략한다.
또한, 본 실시형태에서는, 산화실리콘막(24)에 형성한 홈(25)의 내부에 다결정 실리콘막(26)으로 이루어지는 하부전극을 형성했지만, 하부전극 재료는 다결정 실리콘에 한정되는 것은 아니다. 또, 용량절연막 재료나 상부 전극재료도 산화탄탈이나 질화탄탈에 한정되는 것은 아니다. 하부전극이나 상부전극은, 예를 들면 텅스텐막, 백금, 루테늄(ruthenium), 이리듐(iridium) 등으로 구성할 수도 있다. 또, 용량절연막은, 예를 들면 BST, STO, BaTiO3(티탄산 바륨), PbTiO3(티탄산 납), PZT(PbZrXTil-XO3), PLT(PbLaXTil-XO3), PLZT 등의 금속산화물로 이루어지는 고유전율막이나 강유전체막 등으로 구성할 수도 있다.
(실시형태 2)
상기 정보축적용 용량소자(C)의 하부전극(다결정 실리콘막(26))은, 다음과 같은 방법으로 형성할 수도 있다.
먼저, 도 15에 나타내는 바와 같이, 비트선(BL)을 덮는 산화실리콘막(19)의 위쪽에 질화실리콘막(23)과 두꺼운 막두께의 산화실리콘막(24)을 퇴적하고, 이어서 산화실리콘막(24) 및 질화실리콘막(23)에 깊은 홈(25)을 형성한 후, 홈(25)의 내부 및 산화실리콘막(24)의 상부에 아모퍼스 실리콘막(26A)을 퇴적한다. 여기까지는, 상기 실시형태 1의 도 1 ~ 도 6에 나타내는 공정과 같다.
다음에, 도 16에 나타내는 바와 같이, 아모퍼스 실리콘막(26A)의 표면에 실리콘 입자를 성장시킨 후, 기판(1)을 열처리하여 아모퍼스 실리콘막(26A)을 다결정화함으로써, 홈(25)의 내부 및 산화실리콘막(24)의 상부에 표면이 조면화 된 다결정 실리콘막(26)을 형성한다. 아모퍼스 실리콘막(26A)의 조면화처리는 상기 실시형태 1과 같은 방법으로 행한다.
다음에, 도 17에 나타내는 바와 같이, 다결정 실리콘막(26)의 상부에 포지티브형의 포토레지스트막(30)을 스핀 도포하고, 이어서 포토레지스트막(30)의 전면에 노광광을 조사한 후, 도 18에 나타내는 바와 같이, 포토레지스트막(30)을 현상하여 노광부를 제거함으로써, 홈(25)의 내부에 미노광의 포토레지스트막(30)을 남긴다.
다음에, 도 19에 나타내는 바와 같이, 포토레지스트막(30)으로 덮여있지 않은 홈(25)의 외부 및 홈(25)의 개공단 근방의 다결정 실리콘막(26)을 드라이에칭으로 제거한다. 다결정 실리콘막(26)의 에칭은 상기 실시형태 1에서 행한 아모퍼스 실리콘막(26A)의 에칭과 동일하게, 포토레지스트막(30)에 대한 다결정 실리콘막(26)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 홈(25)의 내부의 포토레지스트막(30)으로 덮인 아모퍼스 실리콘막(26A)이 노출하여 깎이지 않도록 한 다. 또, 이 에칭은 다결정 실리콘막(26)을 이방적으로 에칭하는 조건에서 행하며, 홈(25)의 개공단 근방에서 아모퍼스 실리콘막(26A)의 상단부를 홈(25)의 개공단보다도 약간 아래쪽으로 후퇴시키는 것이 바람직하다.
또한, 표면에 조면화처리가 시행된 다결정 실리콘막(26)을 에칭하는 경우는 막의 표면형상에 따라 에칭이 진행하기 때문에, 홈(25)의 외부의 산화실리콘막(24)의 상부에 다결정 실리콘막(26)의 에칭 찌꺼기가 발생하기 쉽다. 이 에칭 찌꺼기는 인접하는 홈(25)의 사이에서 하부전극끼리가 단락하는 원인이 되기 때문에, 상기 다결정 실리콘막(26)을 에칭할 때는, 이점에 배려한 에칭조건을 선정할 필요가 있다.
다음에, 도 20에 나타내는 바와 같이, 상술한 오존 애싱법등을 사용하여 홈(25)의 내부에 남은 포토레지스트막(30)을 제거하고, 다결정 실리콘막(26)을 노출시킨다. 이때, 다결정 실리콘막(26)의 표면에 형성된 실리콘 입자의 간격등에 포토레지스트막(30)의 애싱 찌꺼기가 발생하면, 정보축적용 용량소자(C)의 축적전하량의 감소를 일으킨다. 따라서, 홈(25)의 내부의 포토레지스트막(30)을 제거할 때는, 이점에 배려한 애싱조건을 선정할 필요가 있다.
그후, 도 21에 나타내는 바와 같이, 홈(25)의 외부의 산화실리콘막(24)의 상부 및 홈(25)의 내부의 다결정 실리콘막(26)의 상부에 산화탄탈막(28)을 퇴적하고, 이어서 산화탄탈막(28)을 개질·결정화하기 위한 열처리를 행한 후, 산화탄탈막(28)의 상부에 질화티탄막(29)을 퇴적함으로써, 다결정 실리콘막(26)으로 이루어지는 하부전극, 산화탄탈막(28)으로 이루어지는 용량절연막 및 질화티탄막(29)으로 이루어지는 상부전극에 의해 구성되는 정보축적용 용량소자(C)를 형성한다. 산화탄탈막(28) 및 질화티탄막(29)은 상기 실시형태 1과 동일한 방법으로 형성한다.
이와 같이, 본 실시형태는, 홈(25)의 외부의 다결정 실리콘막(26)을 드라이에칭으로 제거할 때, 홈(25)의 내부의 다결정 실리콘막(26)을 포토레지스트막(30)으로 보호하고, 그후, 불필요하게 된 포토레지스트막(30)을 애싱으로 제거한다. 이방법에 의하면, 포토레지스트막(30)에 대한 다결정 실리콘막(26)의 에칭 선택비가 크기 때문에, 홈(25)의 외부의 아모퍼스 실리콘막(26A)을 드라이에칭으로 제거할 때, 홈(25)의 내부의 다결정 실리콘막(26)의 깎임을 최소한으로 억제할 수 있다. 또, 홈(25)의 내부의 포토레지스트막(30)의 제거를 애싱으로 행함으로써, 홈(25)의 외부의 산화실리콘막(24)의 깎임을 최소한으로 억제할 수도 있다.
(실시형태 3)
본 발명의 실시형태 3인 플러그의 형성방법을 도 22 ~ 도 33을 사용하여 공정순으로 설명한다.
먼저, 도 22에 나타내는 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)의 주면에 소자분리 홈(2)을 형성한 후, 기판(1)의 일부에 p형 불순물(붕소)을 이온주입하여 p형 웰(3)을 형성하고, 다른 일부에 n형 불순물(인 또는 비소)을 이온주입하여 n형 웰(4)을 형성한다.
다음에, 주지의 CMOS프로세스에 따라 p형 웰(3)에 n채널형 MISFET(Qn)를 형성하고, N형 웰(4)에 p채널형 MISFET(Qp)를 형성한다. n채널형 MISFET(Qn)는, 주로 게이트산화막(6), 게이트전극(7) 및 n+형 반도체영역(소스, 드레인)(31)으로 구성 되며, p채널형 MISFET(Qp)는, 주로 게이트산화막(6), 게이트전극(7) 및 p+형 반도체영역(소스, 드레인)(32)으로 구성된다.
다음에, 도 23에 나타내는 바와 같이, n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)의 상부에 CVD법으로 산화실리콘막(33)을 퇴적하고, 이어서 산화실리콘막(33)의 표면을 화학기계연마법으로 평탄화 한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(33)을 드라이에칭함으로써, n+형 반도체영역(소스, 드레인)(31)의 상부에 콘택트 홀(34, 35)을 형성하고, p+형 반도체영역(소스, 드레인)(32)의 상부에 콘택트 홀(36, 37)을 형성한다. 또 이때 동시에, 게이트전극(7)의 상부에 콘택트 홀(38)을 형성한다.
다음에, 산화실리콘막(33)의 상부에 제 1층째의 배선(41 ~ 47)을 형성한다. 배선(41 ~ 47)을 형성하기 위해서는, 예를 들면 콘택트 홀(34 ~ 38)의 내부 및 산화실리콘막(33)의 상부에 스퍼터링법 또는 CVD법으로 질화티탄막을 퇴적하고, 이어서 질화티탄막의 상부에 CVD법으로 텅스텐막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 텅스텐막 및 질화티탄막을 패터닝한다.
상기 콘택트 홀(34 ~ 38)의 내부에는 플러그를 형성해도 된다. 이 경우는, 먼저, 콘택트 홀(34 ~ 38)의 내부 및 산화실리콘막(33)의 상부에 스퍼터링법 또는 CVD법으로 질화티탄막을 퇴적하고, 이어서 질화티탄막의 상부에 CVD법으로 텅스텐막을 퇴적한 후, 화학기계연마법으로 산화실리콘막(33)의 상부의 텅스텐막 및 질화티탄막을 제거하는 것에 의해, 콘택트 홀(34 ~ 38)의 내부에 플러그를 형성한다. 다음에, 산화실리콘막(33)의 상부에 스퍼터링법으로 텅스텐막을 퇴적하고, 포토레 지스트막을 마스크로 한 드라이에칭으로 텅스텐막을 패터닝하는 것에 의해, 제 1층째의 배선(41 ~ 47)을 형성한다.
다음에, 도 24에 나타내는 바와 같이, 산화실리콘막(33)의 상부에 CVD법으로 산화실리콘막(48)을 퇴적하고, 이어서 산화실리콘막(48)의 표면을 화학기계연마법으로 평탄화 한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(48)을 드라이에칭함으로써, 제 1층째의 배선(41, 43, 44, 46, 47)의 상부에 스루홀(51 ~ 55)을 형성한다.
다음에, 도 25에 나타내는 바와 같이, 스루홀(51 ~ 55)의 내부 및 산화실리콘막(48)의 상부에 배리어(barrier)메탈막(56)을 형성한다. 이 배리어메탈막(56)은 다음의 공정에서 스루홀(51 ~ 55)의 내부에 형성되는 플러그와 산화실리콘막(48)과의 접착력을 향상시키기 위한 접착층이며, 예를 들면 스퍼터링법 또는 CVD법으로 퇴적한 질화티탄막으로 이루어진다.
다음에, 도 26에 나타내는 바와 같이, 배리어메탈막(56)의 상부에 포지티브형의 포토레지스트막(40)을 스핀 도포한 후, 도 27에 나타내는 바와 같이, 포토레지스트막(40)의 전면에 노광광을 조사한다. 이때, 스루홀(51 ~ 55)의 외부나 스루홀(51 ~ 55)의 개공단 근방의 포토레지스트막(40)은 노광되지만, 스루홀(51 ~ 55)의 내부의 포토레지스트막(40)은 노광량이 부족하므로 노광되지 않는다.
다음에, 도 28에 나타내는 바와 같이, 포토레지스트막(40)을 현상하여 노광부를 제거하고, 스루홀(51 ~ 55)의 내부에 미노광의 포토레지스트막(40)을 남긴 후, 도 29에 나타내는 바와 같이, 스루홀(51 ~ 55)의 외부의 배리어메탈막(56)을 드라이에칭으로 제거한다. 이때, 스루홀(51 ~ 55)의 내부의 배리어메탈막(56)은, 그 표면이 포토레지스트막(40)으로 덮여있으므로, 제거되지 않고 남는다. 배리어메탈막(56)의 에칭은 포토레지스트막(40)에 대한 배리어메탈막(56)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 스루홀(51 ~ 55)의 내부의 포토레지스트막(40)으로 덮인 배리어메탈막(56)이 노출하여 깎이지 않도록 한다.
다음에, 도 30에 나타내는 바와 같이 스루홀(51 ~ 55)의 내부에 남은 포토레지스트막(40)을 오존 애싱법 등을 사용하여 제거한 후, 도 31에 나타내는 바와 같이, 스루홀(51 ~ 55)의 내부에 노출한 배리어메탈막(56)의 표면에 선택 CVD법등을 사용하여 텅스텐막(57)을 성장시킨다. 이 텅스텐막(57)은 상기 제 1층째의 배선(41, 43, 44, 46, 47)과 다음의 공정에서 산화실리콘막(48)의 상부에 형성되는 제 2층째의 배선을 전기적으로 접속하는 플러그 재료로서 사용된다.
다음에, 도 32에 나타내는 바와 같이, 스루홀(51 ~ 55)의 외부에 노출한 텅스텐막(57)을 드라이에칭(또는 화학기계연마법으로 연마)하여 그 표면의 높이를 산화실리콘막(48)의 표면의 높이와 거의 동일하게 한 후, 도 33에 나타내는 바와 같이, 산화실리콘막(48)의 상부에 제 2층째의 배선(61 ~ 64)을 형성한다. 배선(61 ~ 64)을 형성하기 위해서는, 예를 들면 산화실리콘막(48)의 상부에 스퍼터링법으로 텅스텐막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 텅스텐막을 패터닝한다.
(실시형태 4)
본 발명의 실시형태 4인 플러그의 형성방법을 도 34 ~ 도 39를 사용하여 공 정순으로 설명한다.
먼저, 도 34에 나타내는 바와 같이, 상기 실시형태 3과 동일한 방법으로 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)의 상부에 제 1층째의 배선(41 ~ 47)을 형성하고, 이어서 제 1층째의 배선(41 ~ 47)의 상부에 퇴적한 산화실리콘막(48)을 드라이에칭하여 스루홀(51 ~ 55)을 형성한다.
다음에, 도 35에 나타내는 바와 같이, 스루홀(51 ~ 55)의 내부 및 산화실리콘막(48)의 상부에 접착층이 되는 배리어메탈막(56)을 형성한 후, 배리어메탈막(56)의 상부에 스핀 도포한 포지티브형의 포토레지스트막(40)을 전면 노광한다. 이때, 산화실리콘막(48)의 상부 및 스루홀(51 ~ 55)의 상부의 포토레지스트막(40)은 노광되지만, 노광량이 부족한 스루홀(51 ~ 55)의 내부의 포토레지스트막(40)은 노광되지 않는다.
다음에, 포토레지스트막(40)을 현상하여 노광부를 제거하고, 스루홀(51 ~ 55)의 내부에 미노광의 포토레지스트막(40)을 남긴 후, 도 36에 나타내는 바와 같이, 포토레지스트막(40)으로 덮여있지 않은 산화실리콘막(48)의 상부의 배리어메탈막(56)을 드라이에칭으로 제거하고, 또 스루홀(51 ~ 55)의 내부에 남은 포토레지스트막(40)을 오존 애싱법등을 사용하여 제거한다.
다음에, 도 37에 나타내는 바와 같이, 스루홀(51 ~ 55)의 내부 및 산화실리콘막(48)의 상부 시드층(65)을 형성한다. 이 시드층(65)은, 다음의 공정에서 스루홀(51 ~ 55)의 내부에 형성되는 플러그의 하지층(下地層)으로 되는 것으로, 예를 들면 스퍼터링법으로 퇴적한 동(Cu)막으로 이루어진다.
다음에, 도 38에 나타내는 바와 같이, 시드층(65)의 표면에 무전해 도금법 또는 증착법을 사용하여 동(銅)막(66)을 퇴적한 후, 도 39에 나타내는 바와 같이, 스루홀(51 ~ 55)의 외부의 동막(66) 및 시드층(65)을 화학기계연마법으로 제거함으로써, 스루홀(51 ~ 55)의 내부에 동막(66) 및 시드층(65)으로 이루어지는 플러그(66A ~ 66E)를 형성한다.
일반적으로, 동은 산화실리콘막 중에 산화하기 쉽다는 성질이나, 산화실리콘막에 대한 접착력이 약하다는 성질이 있다. 그 때문에, 산화실리콘막에 형성한 홈이나 스루홀의 내부에 동의 플러그나 배선을 형성하는 경우는 동막과 산화실리콘막과의 사이에 동의 확산을 억제하고, 또 산화실리콘에 대한 접착력이 큰 질화티탄막등의 배리어메탈막을 설치할 필요가 있다.
이와 같은 이유에서, 화학기계연마법을 사용한 동(銅) 플러그나 동(銅) 배선의 형성공정에서는, 홈이나 스루홀의 외부의 산화실리콘막 상에 형성된 동막이나 동의 시드층을 연마·제거한 후, 또 그 하층의 동(銅)과는 재질이 다른 배리어메탈막을 연마·제거하지 않으면 안되므로, 화학기계연마 공정이 번잡하게 된다.
이것에 비해, 상기한 본 실시형태의 동 플러그 형성방법에 의하면, 화학기계연마 공정에 앞서 스루홀(51 ~ 55)의 외부의 배리어메탈막(56)을 드라이에칭으로 제거하고, 그후, 동막(66) 및 이것과 같은 재질로 이루어지는 시드층(65)을 연마·제거하므로, 화학기계연막 공정이 간단하게 된다. 또한, 동의 확산을 방지하는 배리어메탈막은 질화티탄막 이외에, 질화탄탈(TaN)막, 질화텅스텐(WN)막 등으로 구성할 수도 있다.
(실시형태 5)
본 발명의 실시형태 5인 듀얼대머신(dual damascene) 방식을 사용한 매립 동(銅)배선의 형성방법을 도 40 ~ 도 49를 사용하여 공정순으로 설명한다.
먼저, 도 40에 나타내는 바와 같이, 상기 실시형태 3, 4와 동일한 방법으로 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)를 형성하고, 이어서 그들의 상부에 제 1층째의 배선(41 ~ 47)을 형성한 후, 도 41에 나타내는 바와 같이, 제 1층째의 배선(41 ~ 47)의 상부에 CVD법으로 산화실리콘막(68)을 퇴적한다.
다음에, 도 42에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 배선(41, 43, 44, 46, 47)의 상부의 산화실리콘막(68)에 스루홀(71 ~ 75)을 형성한 후, 도 43에 나타내는 바와 같이, 스루홀(71 ~ 75)의 내부 및 산화실리콘막(68)의 상부에 포지티브형의 포토레지스트막(50)을 스핀 도포한다.
다음에, 도 44에 나타내는 바와 같이, 포토마스크(49)를 통하여 배선 형성영역의 포토레지스트막(50)에 선택적으로 노광광을 조사한다. 이때, 스루홀(71 ~ 75)의 내부의 포토레지스트막(50)은 스루홀(71 ~ 75)의 도중까지는 노광되지만, 도중보다도 아래쪽은 노광량이 부족하기 때문에 노광되지 않는다.
다음에, 도 45에 나타내는 바와 같이, 포토레지스트막(50)을 현상하여 노광부를 제거하고, 미노광의 포토레지스트막(50)을 남긴다. 이때, 스루홀(71 ~ 75)의 내부는 도중보다도 위의 포토레지스트막(50)만이 제거되므로, 도중보다도 아래쪽에 포토레지스트막(50)이 남은 상태가 된다.
다음에, 도 46에 나타내는 바와 같이, 포토레지스트막(50)을 마스크로 하여 배선 형성영역의 산화실리콘막(68)을 드라이에칭하는 것에 의해, 배선 홈(76 ~ 79)을 형성한다. 산화실리콘막(68)의 에칭은 포토레지스트막(50)에 대하여 비교하면 산화실리콘막(68)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 스루홀(71 ~ 75)의 내부의 포토레지스트막(50)이 배선 홈(76 ~ 79)의 저부에 노출한 시점에서 에칭을 정지한다.
다음에, 도 47에 나타내는 바와 같이, 스루홀(71 ~ 75)의 내부에 남은 포토레지스트막(50)을 오존 애싱법등을 사용하여 제거한 후, 도 48에 나타내는 바와 같이, 배선 홈(76 ~ 79) 및 그 하부의 스루홀(71 ~ 75)의 내부에 접착층이 되는 배리어메탈막(56)을 형성한 후, 배리어메탈막(56)의 상부에 동막(86)을 퇴적한다. 배리어메탈막(56)은, 예를 들면 CVD법으로 퇴적한 질화티탄막으로 이루어진다. 또, 동막(86)은 스퍼터링법등을 사용하여 퇴적한다.
다음에, 도 49에 나타내는 바와 같이, 배선 홈(76 ~ 79)의 외부의 동막(86) 및 배리어메탈막(56)을 화학기계연마법으로 제거하는 것에 의해, 배선 홈(76 ~ 79)의 내부 및 그 하부의 스루홀(71 ~ 75)의 내부에 매립 동(銅)배선(86A ~ 86D)을 형성한다.
통상, 배선 홈 및 그 하부의 스루홀에 동시에 매립 배선을 형성하는 듀얼대머신 방식에서는 산화실리콘막에 배선 홈과 스루홀을 형성할 때, 배선 홈과 스루홀과의 경계부에 에칭 스토퍼가 되는 절연막(예를 들면 질화실리콘막)을 형성하는 것에 의해 배선 홈의 깊이를 규정한다. 즉, 제 1산화실리콘막의 상부에 질화실리콘막 을 끼워 제 2산화실리콘막을 퇴적하고, 이어서 제 2산화실리콘막, 질화실리콘막 및 제 1산화실리콘막을 드라이에칭하여 스루홀을 형성한 후, 질화실리콘막을 에칭 스토퍼로 하여 그 상부의 제 2산화실리콘막을 드라이에칭 한다. 이것에 의해, 제 2산화실리콘막에 배선 홈이 형성되며, 그 하부의 질화실리콘막 및 제 1산화실리콘막에 스루홀이 남는다. 그러나, 이와 같은 듀얼대머신 프로세스는 1층의 매립 배선을 형성하는 데에 3층의 절연막(제 1산화실리콘막, 질화실리콘막 및 제 2산화실리콘막)을 필요로 하므로, 공정이 증가한다는 문제가 있다. 또, 산화실리콘막보다도 유전율이 높은 질화실리콘막을 포함한 절연막에 매립 동(銅)배선을 형성하면, 그 기생용량이 증가한다는 문제도 있다.
이것에 비해, 스루홀(71 ~ 75)의 내부에 매립한 포토레지스트막(50)을 에칭 스토퍼로 하여 배선 홈(76 ~ 79)을 형성하는 본 실시형태에 의하면, 1층의 산화실리콘막(68)에 스루홀(71 ~ 75) 및 배선 홈(76 ~ 79)을 형성하므로, 듀얼대머신 프로세스의 공정을 단축할 수 있다. 또, 유전율이 높은 절연막(질화실리콘막)을 에칭 스토퍼로 사용하지 않으므로, 매립 동(銅)배선(86A ~ 86E)의 기생용량을 저감할 수도 있다.
(실시형태 6)
본 발명의 실시형태 6인 셀프얼라인·콘택트 홀의 형성방법을 도 50 ~ 도 58을 사용하여 공정순으로 설명한다.
먼저, 도 50에 나타내는 바와 같이, 기판(1)의 주면에 산화실리콘막(5)을 매립한 소자분리 홈(2), p형 웰(3) 및 n형 웰(4)을 형성하고, 이어서 p형 웰(3) 및 n 형 웰(4)의 표면에 게이트산화막(6)을 형성한 후, 게이트산화막(6)의 상부에 게이트전극(7)을 형성한다. 게이트전극(7)을 형성하기 위해서는, 예를 들면 기판(1)상에 인등의 n형 불순물을 도프한 다결정 실리콘막을 CVD법으로 퇴적하고, 이어서 그 상부에 스퍼터링법으로 질화텅스텐막 및 텅스텐막을 퇴적하며, 또 그 상부에 CVD법으로 질화실리콘막(8)을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 이들의 막을 패터닝한다. 게이트전극(7)의 상부의 질화실리콘막(8)은, 후술하는 콘택트 홀을 게이트전극(7)에 대해서 자기정합(셀프얼라인)으로 형성하기 위해 필요한 절연막이다.
다음에, 도 51에 나타내는 바와 같이, p형 웰(3)에 인등의 n형 불순물을 이온주입하여 n-형 반도체영역(9)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온주입하여 p-형 반도체영역(20)을 형성한 후, 게이트전극(7)의 상부에 CVD법으로 질화실리콘막(27) 및 산화실리콘막(11)을 퇴적하며, 이어서 산화실리콘막(11)의 표면을 화학기계연마법으로 평탄화 한다. 질화실리콘막(27)은, 후술하는 콘택트 홀을 소자분리 홈(2)에 대해서 자기정합으로 형성하기 위해 필요한 절연막이다.
콘택트 홀을 게이트전극(7) 및 소자분리 홈(2)에 대해서 각각 자기정합으로 형성하는 경우는, 상기와 같이 게이트전극(7)의 상부에 질화실리콘막(8)을 형성하고, 또 소자분리 홈(2)의 상부에 질화실리콘막(27)을 형성한다. 그 때문에, 여기까지의 공정에서 확산층(n-형 반도체영역(9), p-형 반도체영역(20)) 및 소자분리 홈(2)은 1층의 질화실리콘막(27)으로 덮이고, 게이트전극(7)은 2층의 질화실리콘막(8, 27)으로 덮여있다.
다음에, 도 52에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부의 산화실리콘막(11)을 드라이에칭 한다. 또 이때 동시에, 게이트전극(7)의 상부의 산화실리콘막(11)을 드라이에칭 한다. 산화실리콘막(11)의 에칭은 질화실리콘막(27)에 대한 산화실리콘막(11)의 에칭 선택비가 크게 되는 조건에서 행하며, 하층의 질화실리콘막(27)이 제거되지 않도록 한다.
질화실리콘막(27)을 에칭 스토퍼로 하여 그 상부의 산화실리콘막(11)을 드라이에칭하면, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부에는 1층의 질화실리콘막(27)이 남고, 게이트전극(7)의 상부에는 2층의 질화실리콘막(8, 27)이 남는다. 그 때문에, 다음의 공정에서 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부의 1층의 질화실리콘막(27)을 드라이에칭 하여 그들의 상부에 콘택트 홀을 형성할 때, 동시에 게이트전극(7)의 상부의 2층의 질화실리콘막(8, 27)을 드라이에칭 하여 그 상부에 콘택트 홀을 형성하려고 하면, 기판(1) 및 소자분리 홈(2)내의 산화실리콘막(5)이 깊게 깎여버리고, 리크전류의 증가로 한 소자특성의 열화를 일으킨다. 따라서, 기판(1)이나 산화실리콘막(5)의 심한 깍임을 방지하기 위해서는, 게이트전극(7)의 상부의 질화실리콘막(8, 27)의 에칭과, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부의 질화실리콘막(27)의 에칭을 다른 공정으로 행할 필요가 있어, 포토마스크가 2장 필요하게 된다.
그래서 본 실시형태에서는, 질화실리콘막(27)을 에칭 스토퍼로 하여 그 상부의 산화실리콘막(11)을 드라이에칭한 후, 도 53에 나타내는 바와 같이, 산화실리콘 막(11)의 상부에 포지티브형의 포토레지스트막(60)을 스핀 도포하고, 이어서 포토레지스트막(60)의 전면에 노광광을 조사한다. 이때, 게이트전극(7)의 위쪽의 포토레지스트막(60)은 그 막두께가 얇기 때문에 노광되지만, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 위쪽의 포토레지스트막(60)은 그 막두께가 두껍기 때문에 도중까지 밖에 노광되지 않는다.
다음에, 도 54에 나타내는 바와 같이, 포토레지스트막(60)을 현상하여 노광부를 제거한다. 이때, 게이트전극(7)의 상부(도면의 화살표로 나타내는 개소)는 포토레지스트막(60)이 제거되어 질화실리콘막(27)이 노출하지만, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부는 미노광의 포토레지스트막(60)이 남으므로 질화실리콘막(27)은 노출하지 않는다.
다음에, 도 55에 나타내는 바와 같이, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부의 포토레지스트막(60)을 마스크로 하여 게이트전극(7)의 상부의 질화실리콘막(27, 8)을 드라이에칭 한다. 이 에칭은 산화실리콘막(11)에 대한 질화실리콘막(27, 8)의 에칭 선택비가 충분하게 크게 되는 조건에서 행하며, 게이트전극(7)을 덮는 질화실리콘막(8)의 막두께가 확산층(n-형 반도체영역(9), p-형 반도체영역(20))을 덮는 질화실리콘막(27)의 막두께와 거의 동일하게 된 시점에서 에칭을 정지한다.
다음에, 도 56에 나타내는 바와 같이, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부에 남은 포토레지스트막(60)을 오존 애싱법으로 제거한 후, 도 57에 나타내는 바와 같이, 확산층(n-형 반도체영역(9), p-형 반도체영역(20))을 덮는 질화실리콘막(27)과 게이트전극(7)을 덮는 질화실리콘막(8)을 드라이에칭으로 제거함으로써, n-형 반도체영역(9)의 상부에 콘택트 홀(91, 92)을 형성하고, p-형 반도체영역(20)의 상부에 콘택트 홀(93, 94)을 형성하며, 게이트전극(7)의 상부에 콘택트 홀(95)을 형성한다. 질화실리콘막(8, 27)의 에칭은 그들을 이방적으로 에칭하는 조건에서 행하며, 게이트전극(7)의 측벽에 질화실리콘막(27)을 남기도록 한다.
상기 한 질화실리콘막(8, 27)의 에칭은 확산층(n-형 반도체영역(9), p-형 반도체영역(20))의 상부의 질화실리콘막(27)과 게이트전극(7)의 상부의 질화실리콘막(8)을 거의 동일한 막두께로 한 후 행하기 때문에, 그들을 동시에 에칭해도 소자분리 홈(2)내의 산화실리콘막(5)이나 기판(1)이 깊게 깎이는 일은 없다.
이와 같이, 본 실시형태 6에 의하면, 콘택트 홀(91 ~ 94)을 게이트전극(7) 및 소자분리 홈(2)에 대해서 자기정합으로 형성할 때, 게이트전극(7)의 상부의 콘택트 홀(95)을 동시에 형성할 수 있으므로, 콘택트 홀(91 ~ 95)을 형성하기 위한 포토마스크가 1장으로 끝난다.
다음에, 도 58에 나타내는 바와 같이, 콘택트 홀(91, 92)을 통하여 p형 웰(3)에 n형 불순물(인 또는 비소)을 이온주입하여 n+형 반도체영역(소스, 드레인)(31)을 형성함으로써, n채널형 MISFET(Qn)를 형성한다. 또, 콘택트 홀(93, 94)을 통하여 n형 웰(4)에 p형 불순물(붕소)을 이온주입하여 p+채널형 반도체영역(소스, 드레인)(32)을 형성함으로써, p채널형 MISFET(Qp)를 형성한다. 그후, 상기 실시형태 3 ~ 5와 동일한 방법으로 산화실리콘막(11)의 상부에 제 1층째의 배선(41 ~ 47)을 형성한다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1) 본 발명에 의하면, 절연막에 형성된 홈의 내부에 하부전극을 형성하는 정보축적용 용량소자를 구비한 DRAM의 신뢰성, 제조 수율을 향상시킬 수 있다.
(2) 본 발명에 의하면, 절연막에 형성한 홈 또는 스루홀의 내부에 수율 좋게 도전층을 형성할 수 있다.
(3) 본 발명에 의하면, 절연막에 형성한 홈 또는 스루홀의 내부에 적은 공정으로 도전층을 형성할 수 있다.

Claims (9)

  1. 삭제
  2. 반도체기판의 주면에 형성된 셀 선택용 MISFET 및 상기 셀 선택용 MISFET 상부에 형성된 데이터 축적용 용량소자로 구성되는 적어도 하나의 메모리 셀을 구비하는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 표면 상부에 셀 선택용 MISFET를 형성하고, 상기 셀 선택용 MISFET의 상부에 제 1절연막을 형성하며, 상기 제 1절연막에 형성된 스루홀의 내부에, 상기 셀 선택용 MISFET의 소스 또는 드레인측에 전기적으로 접속되는 제 1도전막을 형성하는 공정;
    (b) 상기 제 1절연막의 상부에 제 2절연막을 형성하고 상기 제 2절연막에 홈을 형성하는 공정,
    (c) 상기 홈의 내부 및 상기 제 2절연막의 상부에, 아모퍼스(amorphous) 실리콘으로 이루어지고 상기 홈을 통하여 상기 제 1도전막에 전기적으로 접속되는 제 2도전막을 형성하는 공정;
    (d) 상기 제 2도전막을 포토레지스트막으로 덮고, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈 외부 영역의 상기 포토레지스트막을 노광하는 공정;
    (e) 노광된 상기 포토레지스트막의 부분을 제거하는 것에 의해, 상기 홈의 내부에 미노광된 상기 포토레지스트막의 다른 부분을 남기는 공정;
    (f) 상기 포토레지스트막의 다른 부분으로 덮여있지 않은 영역의 상기 제 2도전막의 부분을 제거하는 것에 의해, 상기 홈의 내부에 상기 제 2도전막의 잔존부를 남기는 공정;
    (g) 상기 홈의 내부의 상기 포토레지스트막의 다른 부분을 제거하고, 상기 홈의 내부에 노출된 상기 제 2도전막의 표면 내부 및 상부에 요철(凹凸)을 형성하는 공정;
    (h) 상기 잔존하는 제 2의 도전막을 열처리하고, 아모퍼스 실리콘을 다결정막으로 변환하는 공정;
    (i) 상기 잔존하는 제 2도전막 상부에 제 3절연막을 형성하고, 상기 제 3절연막의 상부에 제 3도전막을 형성하는 것에 의해, 상기 잔존하는 제 2도전막인 제 1전극, 상기 제 3절연막인 용량절연막 및 상기 제 3도전막인 제 2전극으로 구성되는 상기 데이터 축적용 용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 반도체기판의 주면에 형성된 셀 선택용 MISFET 및 상기 셀 선택용 MISFET 상 부에 형성된 데이터 축적용 용량소자로 구성되는 적어도 하나의 메모리 셀을 구비하는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 표면 상부에 셀 선택용 MISFET를 형성하고, 상기 셀 선택용 MISFET의 상부에 제 1절연막을 형성하며, 상기 제 1절연막에 형성된 스루홀의 내부에, 상기 셀 선택용 MISFET의 소스 또는 드레인측에 전기적으로 접속되는 제 1도전막을 형성하는 공정;
    (b) 상기 제 1절연막의 상부에 제 2절연막을 형성하고 상기 제 2절연막에 홈을 형성하는 공정;
    (c) 상기 홈의 내부 및 상기 제 2절연막의 상부에, 아모퍼스 실리콘으로 이루어지고 상기 홈을 통하여 상기 제 1도전막에 전기적으로 접속되는 제 2도전막을 형성하는 공정;
    (d) 상기 제 2도전막의 표면의 내부 및 상부에 요철을 형성하는 공정;
    (e) 상기 제 2의 도전막을 열처리하고 다결정막으로 변환하는 공정;
    (f) 상기 제 2도전막을 포토레지스트막으로 덮고, 상기 포토레지스트막에 노광광을 조사하는 것에 의해, 상기 홈 외부 영역의 상기 포토레지스트막을 노광하는 공정;
    (g) 노광된 상기 포토레지스트막의 부분을 제거하는 것에 의해, 상기 홈 내부의 상기 포토레지스트막의 다른 부분을 남기는 공정;
    (h) 상기 포토레지스트막의 다른 부분으로 덮여있지 않은 영역의 상기 제 2도전막을 제거하는 것에 의해, 상기 홈의 내부에 상기 잔존하는 제 2도전막을 남기 는 공정;
    (i) 상기 홈의 내부의 상기 포토레지스트막의 다른 부분을 제거한 후, 상기 잔존하는 제 2도전막 상부에 제 3절연막을 형성하고, 상기 제 3절연막의 상부에 제 3도전막을 형성하는 것에 의해, 상기 잔존하는 제 2도전막인 제 1전극, 상기 제 3절연막인 용량절연막 및 상기 제 3도전막인 제 2전극으로 구성되는 상기 데이터 축적용 용량소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 포토레지스트막의 다른 부분으로 덮여있지 않은 영역의 상기 제 2도전막은 상기 포토레지스트막의 다른 부분을 마스크로 이용한 에칭에 의해 제거되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 요철은, 아모퍼스 실리콘으로 이루어진 상기 제 2도전막의 표면의 상부에 실리콘 입자를 성장시키는 것에 의해 상기 잔존하는 제 2도전막의 내부 및 상부에 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  6. 제 2 항에 있어서,
    상기 잔존하는 포토레지스트막으로 덮여있지 않은 영역의 상기 제 2도전막을 제거할 때, 상기 홈의 내부의 상기 잔존하는 제 2도전막의 부분의 상단부를 상기 홈의 개공단(開孔端)보다도 아래쪽으로 후퇴시키는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 잔존하는 제 2도전막의 상단부는, 상기 잔존하는 제 2도전막의 표면 내부 및 상부에 형성된 상기 요철의 지름과 실질적으로 동일한 거리만큼 후퇴되도록 구성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 삭제
  9. 삭제
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2001223345A (ja) * 1999-11-30 2001-08-17 Hitachi Ltd 半導体装置とその製造方法
KR100476399B1 (ko) * 2002-06-29 2005-03-16 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
US20040084400A1 (en) 2002-10-30 2004-05-06 Gregory Costrini Patterning metal stack layers of magnetic switching device, utilizing a bilayer metal hardmask
KR100526869B1 (ko) * 2003-06-19 2005-11-09 삼성전자주식회사 반도체 메모리에서의 커패시터 하부 전극 형성방법
US7199045B2 (en) * 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100666380B1 (ko) * 2005-05-30 2007-01-09 삼성전자주식회사 포토레지스트 제거방법 및 이를 이용한 반도체 소자의 제조방법.
US9220301B2 (en) 2006-03-16 2015-12-29 R.J. Reynolds Tobacco Company Smoking article
JP2007311560A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置
US8669597B2 (en) 2008-05-06 2014-03-11 Spansion Llc Memory device interconnects and method of manufacturing
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
KR200452291Y1 (ko) * 2008-12-31 2011-02-15 엘에스산전 주식회사 배선용 차단기의 보조커버 고정장치
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US9633847B2 (en) * 2015-04-10 2017-04-25 Tokyo Electron Limited Using sub-resolution openings to aid in image reversal, directed self-assembly, and selective deposition
US9576788B2 (en) * 2015-04-24 2017-02-21 Applied Materials, Inc. Cleaning high aspect ratio vias

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003864B1 (ko) 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
JP3222188B2 (ja) * 1992-04-14 2001-10-22 株式会社日立製作所 半導体装置及びその製造方法
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure
US5670425A (en) * 1995-11-09 1997-09-23 Lsi Logic Corporation Process for making integrated circuit structure comprising local area interconnects formed over semiconductor substrate by selective deposition on seed layer in patterned trench
US5900668A (en) * 1995-11-30 1999-05-04 Advanced Micro Devices, Inc. Low capacitance interconnection
US5914202A (en) * 1996-06-10 1999-06-22 Sharp Microeletronics Technology, Inc. Method for forming a multi-level reticle
US6051858A (en) * 1996-07-26 2000-04-18 Symetrix Corporation Ferroelectric/high dielectric constant integrated circuit and method of fabricating same
US5691215A (en) * 1996-08-26 1997-11-25 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with insulator filled shallow trenches planarized via use of negative photoresist and de-focus exposure
US5716883A (en) * 1996-11-06 1998-02-10 Vanguard International Semiconductor Corporation Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns
JPH10173157A (ja) * 1996-12-06 1998-06-26 Toshiba Corp 半導体装置
US6150211A (en) * 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
JPH10189898A (ja) * 1996-12-24 1998-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5905280A (en) * 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US5981333A (en) * 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
JPH1117140A (ja) * 1997-06-25 1999-01-22 Sony Corp 半導体装置及びその製造方法
JPH1117144A (ja) 1997-06-26 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11214646A (ja) * 1998-01-28 1999-08-06 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3337067B2 (ja) 1999-05-07 2002-10-21 日本電気株式会社 円筒形キャパシタ下部電極の製造方法
US6146517A (en) * 1999-05-19 2000-11-14 Infineon Technologies North America Corp. Integrated circuits with copper metallization for interconnections
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6403442B1 (en) * 1999-09-02 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and resultant capacitor structures

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