TW466749B - Manufacturing method of semiconductor integrated circuit device - Google Patents

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TW466749B
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TW
Taiwan
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film
aforementioned
insulating film
conductive film
photoresist
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Application number
TW089111652A
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English (en)
Inventor
Ryoichi Furukawa
Kazuyuki Suko
Masayuki Hiranuma
Koichi Saito
Hirohiko Yamamoto
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

磷6674 9 A7 B7 五、發明説明（1 ) 發明所屬技術領域 本發明係關於半導體積體電路裝置之製造技術，特別 是關於適用於在形成於絕緣膜之溝或通孔之內部形成導電 層之製程，有效之技術。 發明背景 ' D R A M ( Dynamic Random Access Memory :動態隨 機存取記憶體）之記憶體單元係被配置於在半導體基板之 主面上成矩陣狀被配置之複數之字元線與複數之位元線之 交點，以1個之記憶體單元選擇用Μ I S F E T ( Metal Insulator Semiconductor Field .Effect Transistor :金屬絕緣 半導體場效電晶體）以及與此串連連接之1個之資訊儲存 用電容元件（電容器）所構成。 上述記憶體單元選擇用Μ I S F E T係被形成在以元 件分離區域包圍周圍之活性區域，主要以與閘極氧化膜、 字元線一體構成之閘極電極以及構成源極、汲極之一對的 半導體區域構成。位元線被配置於記憶體單元選擇用 Μ I S F Ε Τ之上部，被與藉由在其延伸方向鄰接之2個 之記憶體單元選擇用Μ I S F Ε Τ而被共有之源極、汲極 之一方導電接續。資訊儲存用電容元件相同地被配置在記 憶體單元選擇用Μ I S F Ε Τ之上部’被與上述源極、汲 極之另一方導電接續。 特開平7 - 7 0 8 4號公報公開揭露：在記憶體單元 選擇用Μ I S F Ε Τ之上部配置資訊儲存用電容元件之堆 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ~ ' -4- (請先閱讀背面之注意事項再填寫本頁)
- - - - - It- -- - - - - - - *1 - - - - I ϋ^— V. I ----二 n^i I 、·ιτ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 46674 9 at B7 五、發明説明（2 ) 疊電容器（Stacked Capacitor)構造之DRAM。被i己載 於此公報之D R A Μ爲了彌補伴隨記憶體單元之微細化之 資訊儲存甩電容元件之儲存電荷量之減少，藉由將配置於 位元線之上部之資訊儲存用電容元件之下部電極（儲存電 極）加工爲圓筒狀，增加其之表面積，在其上部形成電容 絕緣膜與上部電極（板電極）。 ' 又，特開平1 1 — 1 7 1 44號公報記載：藉由在上 述圓筒狀之下部電極之內側底部形成由絕緣膜形成之補強 構件，提升下部電極之機械強„度，以防止在製造工程之中 途之下部電極之傾倒之不良。 發明摘要 本發明者開發：在堆積於位元線之上部之厚的氧化矽 膜形成溝，在此溝之內部形成資訊儲存用電容元件之下部 電極（儲存電極）之技術。 在形成上述資訊儲存用電容元件上，其之一例爲：在 位元線之上部形成厚的氧化矽膜後，藉以光阻膜爲光罩之 乾蝕刻在上述氧化矽膜形成溝。接著，在溝的內部以及氧 化砂膜之上部堆積多晶矽膜後，以S 〇 G ( SpiI1 〇n Glass ••玻璃上旋轉塗布）等之塗布膜保護溝之內部的多晶矽膜 ’藉由以乾蝕刻去除氧化矽膜之上部的多晶矽膜，在溝的 內部形成作爲資訊儲存用電容元件之下部電極被使用之多 晶矽膜。 接著’去除覆蓋溝的內部之多晶矽膜之S 〇 G膜。 本紙張U通用中國國家標準（CNS)八4胁 (210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ,k衣. 、·!! -5- 經濟部智慧財產局員工消費合作社印製 46674 9 A7 __B7_五、發明説明（3 ) S 0 G膜之去除係藉由利用氧化矽膜與S 0 G膜之蝕刻選 擇比之差之乾蝕刻或溼蝕刻進行。 接著，在多晶矽膜之上部堆積氧化鉅（T a 2 0 5 )膜 等之電介質膜後，藉由在氧化钽膜之上部堆積氮化鈦等之 導電膜，形成由：以多晶矽膜構成之下部電極、以氧化鉬 膜構成之電容絕緣膜以及以氮化等之導電膜構成之上部 電極所形成之資訊儲存用電容元件。 上述資訊儲存用電容元件係在形成於氧化矽膜之溝的 -......c.—-- — 內部形成下部電極之故，如習知之圓筒狀之下部電極般地 ，具有不會產生在製造工程之中途，下部電極傾倒之不良 之優點。反之，上述資訊儲存用電容元件之下部電極在與 將圓筒之內壁以及外壁當成儲存電荷量確保用之有效區域 利用之習知的下部電極相比，表面^減少之故，爲了確保 儲存電荷量，有必要使形成下部電極之溝變深，使下部電 極之表面形成爲凹凸，以增加表面積之工夫。 但是，利用氧化矽膜與S 0 G膜之蝕刻選擇比之差， 選擇性去除S 0 G膜之前述下部電極之製造方法由於氧化 矽膜與S 0 G膜之蝕刻選擇比沒有充分大之故，在以鈾刻 去除覆蓋溝的內部之多晶矽膜之S 0 G膜之際，溝外部之 氧化矽膜也某種程度被蝕刻，其之上面向下方後退。特別 是在多晶矽膜之表面形成凹凸之情形，需要去除殘留於凹 凸之間隙之S 0 G膜之過蝕刻之故，上述氧化矽膜之後退 量變大。 上述之氧化矽膜之後退如產生，被形咸在-溝之內部之 本紙張尺度適用中國國家揉準（CNS ) A4規格（2I0X297公釐） (請先閲讀背面之注意事項再填寫本頁) -6 - 46674 9 A7 B7 五、發明説明（4 ) 多晶矽膜之上端部比溝的開孔端還突出於上方’資訊儲存 ..........—· 用電容元件之表面之平坦性降低’電場集中在多晶矽膜之 上雙部，引起資訊儲存用電容元件之漏電流增加之不良。 本發明之目的在於提供：提升具備在被形成於絕緣膜 之溝的內部形成T部電極之資訊儲存用電容元件之D R A Μ之製造良率之技術。 ' 本發明之其它目的在於提供：在形成於絕緣膜之溝或 通孔之內部形成導電層之技術。 •、 本發明之前述以及其它之目的與新的特徵可以由本詳 細說明書之記述以及所附圖面便明白。 本案中所公開揭露之發明中，如簡單說明代表性者之 槪要，則如下。 (1 )本發明之半導體積體電路裝置之製造方法係包 含以下之工程。 (a )在半導體基板之主面形成第1導電膜，在前述 第1導電膜之上部形成第1絕緣膜後，在前述第1絕緣膜 形成溝或通孔之工程； (b )在前述溝或通孔之內部以及前述第1絕緣膜之 上部通過前述溝或通孔，形成與前述第1導電膜導電接續 之第2導電膜之工程： (c )以光阻膜覆蓋前述第2導電膜後，藉由在前述 光阻膜照射曝光之光，至少曝光前述溝或通孔之外部的前 述光阻膜之工程； (d )去除前述光阻膜之曝光部，在前述溝或通孔之 本紙張尺度適用中國國家標準（匚奶>人4規格（2丨0父297公釐> 一---!------- (請先閲讀背面之注意事項再填寫本頁y 訂 經濟部智慧財產局員工消費合作社印製 466749 五、發明説明（5 ) 內部殘留前述光阻膜之未曝光部之工程； (e)藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝或通孔之內部殘留前述第2導電膜之 工程。 (2) 本發明之半導體積體電路裝置之製造方法係於 前述（1 )中，藉由以前述光阻膜爲光罩之蝕刻進行前述 (e )工.程之前述第2導電膜之去除。 (3) 本發明之半導體積體電路裝置之製造方法係於 前述（1 )中，藉由化學機械硏磨法進行前述（e )工程 之前述第2導電膜之去除。 (4 )本發明之半導體積體電路裝置之製造方法係於 前述（1 )中，藉由顯影前述光阻膜進行前述（d ) X程 之前述光阻膜之去除。 (5) 本發明之半導體積體電路裝置之製造方法係於 前述（1)中，在前述（e)工程後，更包含： (f )去除前述溝或通孔之內部的前述光阻膜，藉由 在露出於前述溝或通孔之內部之前述第2導電膜之表面胃 擇成長第3導電膜，在前述溝或通孔之內部埋入前述第3 導電膜之工程。 (6) 本發明之半導體積體電路裝置之製造方法係於 前述（5 )中，前述第2導電膜係由氮化鈦或鎢所形成。 (7 )本發明之半導體積體電路裝置之製造方法係於· 前述（5 )中，前述第3導電膜係由鎢或銘合金所形成。 (8 )本發明之半導體積體電路裝置之製造方法係於· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -8 - 46674 9 a? _______B7 五'發明説明（6 ) 前述（5)中，在前述（f )工程後，更包含： (h )在前述第1絕緣膜之上部形成第4導電膜，透 過前述溝或通孔之內部的前述第3導電膜，使前述第4導 電膜與前述第1導電膜導電接續之工程。 (9) 本發明之半導體積體電路裝置之製造方法係於 前述（1)中，在前述（e)工程後，更包含：. (f )去除前述溝或通孔之內部的前述光阻膜，在前 述溝或通孔之內部以及前述第1絕緣膜之上部形成第5導 電膜之工程； (g)在前述第5導電膜之表面選擇性成長第6導電 膜後，去除前述溝或通孔之外部之前述第6導電膜以及前 述第5導電膜，在前述溝或通孔之內部殘留前述第6導電 膜以及前述第5導電膜之工程。 (10) 本發明之半導體積體電路裝置之製造方法係 於前述（9)中’前述第2導電膜由氮化鈦或氮化鉅形成 0 (11) 本發明之半導體積體電路裝置之製造方法係 於即述（9 )中’前述第5導電膜以及前述第6導電膜係 由銅形成。 (12) 本發明之半導體積體電路裝置之製造方法係 於前述（9 )中’藉由化學機械硏磨法進行前述第6導電 膜以及前述第5導電膜之去除。 (13) 本發明之半導體積體電路裝置之製造方法係 一種具備藉由被形成在半導體基板之主面之記憶體單元選 本纸張尺度適用中國國家標準（CNS ) A4胁（21G X 297公釐）" 一 -9 - (請先閲讀背面之注意事項再填寫本頁) ¥ 訂 經濟部智慧財產局員工消費合作社印製 4 6 6 7 4 9 a? B7 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 擇用Μ I S F E T以及被形成在前述記憶體單元選擇用 Μ I S F Ε Τ之上部之資訊儲存用電,容元件所構成之記憶 體單元之半導體積體電路裝置之製造方法’包含以下之工 程。 (a )在半導體基板之主面形成記憶體單元選擇用 MI SFET，在前述記憶體單元選擇用MI SFET之 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 之內部形成被與前述記億體單元選擇用Μ I S F E T之源 極、汲極之一方導電接續之第1導電膜之工程； (b )在前述第1絕緣膜之上部形成第2絕緣膜後， 在前述第2絕緣膜形成溝之工程； (c )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之第2導電膜之 工程； (d )以光阻膜覆蓋前述第2導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部之前述光阻膜之 工程； 經濟部智慧財產局員工消費合作社印製 (e )去除前述光阻膜之曝光部，在前述溝之內部殘 留前述光阻膜之未曝光部之工程； (f)藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前述第2導電膜之工程； (g )去除前述溝之內部之前述光阻膜後，在前述溝 的內部以及前述第2絕緣膜之上部形成第3絕緣膜’藉由 在前述第3絕緣膜之上部形成第3導電膜，形成藉由由前 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- A7 B7 46674 9 五、發明説明（8 ) 述第2導電膜形成之第1電極、由前述第3絕緣膜形成之 電容絕緣膜以及由前述第3導電膜形成之第2電極所構成 之資訊儲存用電容元件之工程。 (14)本發明之半導體積體電路裝置之製造方法係 一種具備藉由被形成在半導體基板之主面之記憶體單元選 擇用Μ I S F E T以及被形成在前述記憶體單元選擇用 Μ I S F Ε Τ之上部之資訊儲存用電容元件所構成之記憶 體單元之半導體積體電路裝置之製造方法，包含以下之工 程。 (a )在半導體基板之主面形成記億體單元選擇用 MI SFET，在前述記憶體單元選擇用MI SFET之 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 之內部形成被與前述記憶體單元選擇用Μ I S F Ε T之源 極、汲極之一方導電接續之第1導電膜之工程； (b )在前述第1絕緣膜之上部形成第2絕緣膜後， 在前述第2絕緣膜形成溝之工程； (c )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之由非晶質矽形 成之第2導電膜之工程； (d )以光阻膜覆蓋前述第2導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部之前述光阻膜之 工程； (e )去除前述光阻膜之曝光部，在前述溝之內部殘 留前述光阻膜之未曝光部之工程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） ---；--------- (請先閲讀背面之注意事項再填寫本頁) .*1 經濟部智慧財產局員工消費合作社印製 -11 - 經濟部智慧財產局員工消費合作社印製 46674 9 五、發明説明（9 ) (f)藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前'述第^導電膜之工程； (g )去除前述溝之內部的前述光阻膜後，在露出於 前述溝的內部之前述第2導電膜之表面形成凹凸之工程； (h )藉由熱處理前述第2導電膜以多結晶化之工程
參 I » (i )在前述溝之內部以及前述第2絕緣膜之上部形 成第3絕緣膜，藉由在前述第3絕緣膜之上部形成第3導 電膜，形成藉由由前述第2導電膜形成之第1電極、由前 述第3絕緣膜形成之電容絕緣膜以及由前述第3導電膜形 成之第2電極所構成之資訊儲存用電容元件之工程。 (1 5 )本發明之半導體積體電路裝置之製造方法係 一種具備藉由被形成在半導體基板之主面之記憶體單元選 擇用Μ I S F E T以及被形成在前述記憶體單元選擇用 Μ I S F Ε Τ之上部之資訊儲存用電容元件所構成之記億 體單元之半導體積體電路裝置之製造方法，包含以下之工 程。 (a )在半導體基板之主面形成記憶體單元選擇用 MI SFET，在前述記憶體單元選擇用MI SFET之 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 之內部形成被與前述記憶體單元選擇用Μ I S F Ε T之源 ® '汲極之一方導電接續之第1導電膜之工程； (b)在前述第1絕緣膜之上部形成第2絕緣膜後， 在前述第2絕緣膜形成溝之工程； 本紙張尺度_巾關家縣（CNS )彳4胁（210X297公釐） II - - I - si I-- - ——-i -- I I.....I I (請先閲讀背面之注意事項再填寫本頁) -12- 46674 9 a? B7_ 五、發明説明（10 ) (請先閲讀背面之注意事項再填寫本頁} (C )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之由非晶質矽形 成之第2導電膜之工程； (d)在前述第2導電膜之表面形成凹凸之工程； (e )藉由熱處理前述第2導電膜以多結晶化之工程 » (f·)以光阻膜覆蓋前述第2導電膜後’藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部的前述.光阻膜之 工程； (g )去除前述光阻膜之曝光部’在前述溝之內部殘 留前述光阻膜之未曝光部之工程； (h)藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前述第2導電膜之工程； 經濟部智慧財產局員工消費合作社印製 (i )去除前述溝之內部的前述光阻膜後，在前述溝 之內部以及前述第2絕緣膜之上部形成第3絕緣膜’藉由 在前述第3絕緣膜之上部形成第3導電膜’形成藉由由前 述第2導電膜形成之第1電極、由前述第3絕緣膜形成之 電容絕緣膜以及由前述第3導電膜形成之第2電極所構成 之資訊儲存用電容元件之工程。 (16) 本發明之半導體積體電路裝置之製造方法係 於前述（1 4)或（1 5)中，藉由以前述光阻膜爲光罩 之鈾刻進行未以前述光阻膜覆蓋之區域之前述第2導電膜 之去除。 ‘ (17) 本發明之半導體積體電路裝置之製造方法係 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -13- 4 6 674 9 a7 B7 _____ 五、發明説明（”） 於前述（14) 、 （15)或（16)中，藉由在前述非 晶質矽之表面成長矽粒以形成前述第.2導電膜之表面的前 述凹凸。 (18) 本發明之半導體積體電路裝置之製造方法係 於前述（1 )〜（1 7 )之其中之一項中，在去除未以即 述光阻膜覆蓋之區域之前述第2導電膜之際’使前述溝之 內部的前述第2導電膜之上端比前述溝之開孔端還向下方 後退。 (19) 本發明之半導體積體電路裝置之製造方法係 於前述（1 8 )中，前述第2導電膜之上端部之後退量係 與被形成在前述第2導電膜之表面之前述凹凸之直徑幾乎 相等。 (2 0 )本發明之半導體積體電路裝置之製造方法係 於前述（13)〜（19)之其中一項中’前述第2絕緣 膜爲氧化矽膜。 (21)本發明之半導體積體電路裝置之製造方法係 於前述（1 3)〜（2 0)之其中一項中，前述第3絕緣 膜爲高介電率膜或強電介質膜。 (2 2 )本發明之半導體積體電路裝置之製造方法係 包含以下工程。 (a )在半導體基板之主面形成第1導電膜，在前述 第1導電膜之上部形成第1絕緣膜後’於前述第1絕緣膜 形成通孔之工程； (b )在前述通孔之內部以及前述第1絕緣膜之上部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐〉 ........ m» an— —^ϋ κι · (請先閱讀背面之注意事項再填寫本頁) ----------訂—----- 經濟部智慧財產局員工消費合作社印t -14- 46 674 9 五、發明説明（12 ) 形成光阻膜後’選擇性曝光前述通孔之內部的前述光阻膜 之一部份以及配線溝形成區域之前述光阻膜之工程； (請先閲讀背面之注意事項再填寫本頁) (c)去除前述光阻膜之曝光部’在前述第1絕緣膜 之上部之一部份以及前述通孔之內部的一部份殘留前述光 阻膜之未曝光部之工程； (d )藉由以前述光阻膜爲光罩，蝕刻前述第1絕緣 膜，在前述第1絕緣膜形成配線溝之工程； ，, (e )去除前述光阻膜後，在前述第1絕緣膜之上部 、前述配線溝之內部以及前述通孔之內部形成通過前述通 孔被與前述第1導電膜導電接續之第2導電膜之工程： (f )藉由以化學機械硏磨法去除前述第1絕緣膜之 上部的前述第2導電膜，在前述配線溝之內部以及前述通 孔之內部形成由前述第2導電膜形成之埋入配線之工程。 (2 3')本發明之半導體積體電路裝置之製造方法係 於前述（2 2 )中，前述第2導電膜由銅形成。 (2 4 )本發明之半導體積體電路裝置之製造方法係 包含以下之工程。 經濟部智慧財產局員工消費合作社印製 C a )在半導體基板之主面上形成第1導電膜，在前 述第1導電膜之上部形成第1絕緣膜後，藉由圖案化前述 第1絕緣膜以及前述第1導電膜，形成其之上部由被以前 述第1絕緣膜覆蓋之前述第1導電膜所形成之閘極電極之 工程； (b)在前述閘極電極之兩側之前述半導體基板形成 半導體區域之工程； 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） -15- 4 6 674 9 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（13) (C )在形成前述閘極電極之前述半導體基板上形成 第2絕緣膜後，在前述第2絕緣膜之上部形成與前述第1 絕緣膜以及前述第2絕緣膜不同之蝕刻選擇比之第3絕緣 膜之工程； (d)藉由以第1光阻膜爲光罩蝕刻前述第3絕緣膜 ，形成到達前述半導體區域之上部之前述第2絕緣膜之第 1溝以及到達前述閘極電極之上部之前述第2絕緣膜之第 2溝之工程； (e )去除前述第1光阻膜後，在前述第1、第2溝 之內部以及前述第3絕緣膜之上部形成第2光阻膜之工程 r (f )藉由對前述第2光阻膜照射曝光之光，曝光前 述第2溝之內部以及前述第3絕緣膜之上部之前述第2光 阻膜後，藉由去除前述第2光阻膜之曝光部，在前述第1 溝之內部殘留前述第2光阻膜之未曝光部之工程； (g )以'前述第1溝之內部之前述第2光阻膜爲光罩 之蝕刻，蝕刻前述第2溝之底部之前述第2絕緣膜以及其 之下部之前述第1絕緣膜之一部份之工程； ‘ (h)去除前述第2光阻膜後，藉由鈾刻前述第1溝 之下部的前述第2絕緣膜以及前述第2溝之下部的前述第 1絕緣膜，在前述半導體區域之上部形成第1接觸孔’在 前述閘極電極之上部形成第2接觸孔之工程。 (2 5 )本發明之半導體積體電路裝置之製造方系 於前述（2 4 )中’前述第1絕緣膜以及前述第絕緣_ „------广裝— (請先閲讀背面之注意事項再填寫本頁)
-*1T 本紙浪尺度通用中國國家標準（CNS ) Μ規格（210Χ297公釐） -16 - 46674 9 A7 F7___ 五、發明説明（14 ) 係由氮化矽形成，前述第3絕緣膜係由氧化矽膜形成。 (2 6 )本發明之半導體積體電路裝置之製造方法係 於前述（24)中，在前述（h)工程之後，更包含： (i )在前述第1 、第2接觸孔之內部以及前述第3 絕緣膜之上部形成第2導電膜之工程； (j )藉由圖案化前述第2導電膜，形成通過前述第 1接觸孔，被與前述閘極電極導電接續之第1配線’以及 通過前述第2接觸孔，被與前述閘極電極導電接續之第2 配線之工程。 (2 7 )本發明之半導體積體電路裝置之製造方法係 包含以下之工程。 (a )在形成於半導體基板之主面上之第1絕緣膜形 成溝後，在前述溝之內部以及前述第1絕緣膜之上部形成 (請先閱讀背面之注意事項再填寫本頁) 程Η 之 層 矽 第 成 形工 地之 性層 擇矽 選述 部前 上之 之部 層外 矽的 述溝 前a: 之前 部，除 內去 的性 溝擇 述·選 前 ’ 在膜 >緣 絕 b 程 經濟部智慧財產局員工消費合作社印製 前 在 後 膜 緣 絕 2 第 述 前 之 部 內 的 溝 述 前 除 去 ΧΪ/ C Γν 介 電 成 形. 部 上 之 層 矽 述 前 之 成 形 ;被 程凸 工凹 之述 凸前 凹在 成 } 形 d 層 C 矽 述 質明 介發 電本 述} 前 8 在 2 ， /IV 膜 質 述 前 於 I張 -紙 本 Μ 膜 之 之半 由 層 矽 述 前 中 程Η 之 膜 電 導 成 體日 SH -Ξ 積丨 係 法 方 造 製 之 置 裝 路 電 成 形 矽 質 係 法 方 造 製 之 置 裝 路 電 遵 flB 積 I 5DN 導 半 之 明 發 本 準 一標 I家 ¥) 公 7 29 經濟部智慧財產局員工消費合作社印製 46674 9 五、發明説明（15 ) 於前述（2 7 )中，前述第1絕緣膜由氧化矽形成，前述 第2絕緣膜由光阻劑形成。 (3 0 )本發明之半導體積體電路裝置之製造方法係 於前述（2 7 )中，藉由在前述矽層之表面成長矽粒以形 成前述矽層之前述凹凸。 (31)本發明之半導體積體電路裝置之製造方法係 於前述（29)中，前述（b)工程爲包含： (b - 1 )在前述溝的內部以及前述第1絕緣膜之上 部形成光阻膜後，藉由對前述光阻膜照射曝光之光，選擇 性曝光前述溝之外部之前述光阻膜之工程； (b - 2 )去除前述光阻膜之曝光部’在前述溝之內 部殘留前述光阻膜之未曝光部之工程； (b - 3 )藉由以前述光阻膜爲光罩之蝕刻，去除前 述溝之外部之前述矽層之工程。 (3 2 )本發明之半導體積體電路裝置之製造方法係 於（27)〜（31)之其中一項中，前述凹凸被形成之 前述矽層係構成電容元件之第1電極，前述電介質膜構成 前述電容元件之電容絕緣膜’前述導電膜構成前述電容元 件之第2電極。 (3 3 )本發明之半導體積體電路裝置之製造方法係 包含以下之工程。 (a )在形成於半導體基板之主面上之第1絕緣膜形 成溝後，在前述溝之內部以及前述第1絕緣膜之上部形成 導電層之工程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .~. . , n ^ n I---- (請先閱讀背面之注意事項再填寫本頁) V sni Iff — ml· · *18- 466749 ^ A7 B7 五、發明説明（16 ) (請先閲讀背面之注意事項再填寫本頁} (t))在前述導電層之上部形成光阻膜後，藉由對前 述光阻膜照射曝光之光，完全曝光前述第1絕緣膜之上部 之前述光阻膜，曝光前述溝之內部之前述光阻膜之一部份 之工程； (c )藉由顯影前述光阻膜，去除被完全曝光之區域 之前述光阻膜，在前述溝之內部殘留前述光阻膜之未曝光 部之工程；’ (d )選擇性去除未與前述光阻膜覆蓋之區域之前述 導電層之工程。 (3 4 )本發明之半導體積體電路裝置之製造方法係 於前述（3 3 )中，藉由以前述光阻膜爲光罩之蝕刻進行 前述導電層之選擇性去除。 (3 5 )本發明之半導體積體電路裝置之製造方法係 包含以下之工程。 (a )在半導體基板之主面上形成氧化矽膜後，在前 述氧化矽膜形成溝之工程； 經濟部智慧財產局員工消費合作社印製 (b)在前述溝之內部以及前述氧化矽膜之上部形成 第1導電膜之工程； (c )以光阻膜覆蓋前述第1導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部的前述光阻膜之 工程； (d )藉由顯影去除前述光阻膜之曝光部，在前述溝 之內部殘留前述光阻膜之未曝光部之工程； (e )藉由以前述光阻膜爲光罩之鈾刻，去除前述氧 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -19- 4 6 674 9 A7 — B7 五、發明説明（17 ) 化矽膜之上部的前述第1導電膜之工程； (請先閲讀背面之注意事項再填寫本頁) (f )藉由去除前述溝之內部之前述光阻膜，在前述 溝之內部選擇性形成前述第1導電膜之工程。 (3 6 )本發明之半導體積體電路裝置之製造方法係 於前述（3 5 )中，藉由酸洗進行前述（f )工程之前述 光阻膜之去除。 ‘ 合適實施例之說明 以下，依據圖面詳細說明本發明之實施形態。又，於 說明實施形態用之全圖中，具有相同機能者賦予相同標號 ’省略其之反覆說明。 (實施形態1 ) 利用圖1〜圖2 1依據工程順序說明本發明之實施形 態 1 之 DRAM ( Dynamic Random Access Memory :動態 隨機存取記憶體）之製造方法。 經濟部智慧財產局員工消費合作社印製 首先，如圖1所示般地，例如在由p形單結晶矽形成 之半導體基板（以下，單單稱爲基板）1之主面形成元件 分離溝2後，在基板1離子植入p形不純物（硼（B )) ’形成P型井3。在形成元件分離溝2上，例如蝕刻基板 1之元件分離區域形成溝後，在溝之內部以及基板1上以 C V D ( Chemical Vapor Deposition :化學氣相沈積法) 堆積氧化矽膜5，接著以化學機械硏磨法（Chemical Mechanical Polishing : CMP)法去除溝之外部之氧化矽 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -20- >Λ667Α 9 五、發明説明（18 ) 膜5，只在溝的內部殘留氧化矽膜5。 接著，使基板1蒸汽氧化，在p .型井3之表面形成閘 極氧化膜6後，在閘極氧化膜6上形成閘極電極7 (字元 線W L )。在形成閘極電極7 (字元線W L )上，例如在 基板1上以CVD法堆積摻雜磷（P)等之η型不純物之 多晶矽膜，接著，在其上部以濺鍍法堆積氮化鎢C W Ν ) 膜以及鎢膜，進而在其上部以C V D法堆積氮化矽膜8後 ，藉由以光阻膜爲光罩之乾蝕刻，圖案化這些膜。 接著，如圖2所示般地，在閘極電極7之兩側之Ρ型 井3離子植入磷（Ρ )等之η型不純物，形成η -型半導 體區域9 ，接著，在閘極電極7 (字元線W L )之上部以 C V D法堆積氮化矽膜1 0以及氧化矽膜1 1後，以化學 機械硏磨法平坦化氧化矽膜1 1之表面。 接著，如圖3所示般地，藉由以光阻膜（未圖示出） 爲光罩，乾蝕刻氧化矽膜1 1以及氮化矽膜1 〇 ’在η 一 型半導體區域9之上部形成接觸孔1 2、1 3。氧化矽膜 1 1之鈾刻係以對於氮化矽膜1 〇之氧化矽膜1 1之蝕刻 選擇比成爲相當大之條件進行’使得下層之氮化砍膜1 0 不會被去除。又’氮化矽膜1 〇之蝕刻係以對於基板1之 氮化矽膜1 0之鈾刻選擇比成爲相當大之條件進行’使得 基板1不會被削除地很深。再者’氮化矽膜1 〇之触刻係 以非等性向餓刻氮化砂膜1 0之條件進行’在鬧極電極7 (字元線w L )之側壁殘留氮化矽膜1 〇。藉由此’接觸 孔1 2、1 3對於閘極電極7 (字元線W L )自行對準地 本纸張尺度適用中國國家揉準（CNS)Α4規格（2丨0X297公蔆） —.1,——r---r 袭II (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -21 - 經濟部智慧財產局員工消費合作社印製 厶 6 67 4 9 A7 __ B7 五、發明説明（19) 被形成之故，不需要接觸孔1 2、1 3與閘極電極7 (字 元線W L )之配合裕度，可以使D R A Μ之記憶體單元尺 寸縮小。 接著，藉由通過接觸孔1 2、1 3對ρ型井3離子植 入磷或砷（A s )等之η型不純物，形成η+型半導體區 域1 4 (源極、汲極）。以至目前爲止之工程，形成具有 閘極氧化膜6、閘極電極7以及η +型半導體區域1 4 ( 源極、汲極）之η通道型之記憶體單元選擇用 Μ I S F E T Q s。 接著，在接觸孔1 2、1 3之內部形成插塞1 5。在 形成插塞1 5上，例如在接觸孔1 2、1 3之內部以及氧 化矽膜1 1之上部以C V D法堆積摻雜磷等之η型不純物 之低電阻多晶矽膜後，以乾蝕刻（或化學機械硏磨法）去 除氧化矽膜1 1之上部之多晶矽膜，只在接觸孔1 2、 1 3之內部殘留多晶矽膜。 接著’如圖4所示般地，在氧化矽膜1 1之上部以 c V D法堆積氧化矽膜1 6 ，接著，藉由以光阻膜（未圖 示出）爲光罩之乾蝕刻在接觸孔1 2之上部的氧化矽膜· 1 6形成通孔1 7後，在通孔1 7之內部形成插塞1 8 ， 再者，在插塞1 8之上部形成位元線B L。 在形成插塞1 8上，例如在通孔1 7之內部以及氧化 矽膜1 6之上部以濺鍍法堆積氮化鈦膜以及鎢膜後，以化 學機械硏磨法去除氧化矽膜1 6之上部的氮化鈦膜以及鎢 膜，使這些膜只在通孔1 7之內部殘留。又，在形成位元 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - -HI 11— -----— 11 j -i Hi !-(請先閱讀背面之注意事項再填寫本頁) -22- Λ6674 9 A7 B7 五、發明説明（20 ) 線B L上，例如在氧化矽膜1 6之上部以濺鍍法堆積鎢膜 後，藉由以光阻膜（未圖示出）爲光罩之乾蝕刻，圖案化 鎢膜。位元線B L透過通孔1 7內之插塞1 8以及接觸孔 12內之插塞15被與記憶體單元選擇用 MI SFETQs之源極、汲極之一方（n+型半導體區 域1 4 )導電接續。 ' 接著，在氧化矽膜1 6之上部以C V D法堆積氧化矽 膜1 9 ，接著，藉由以光阻膜（未圖示出）爲光罩之乾蝕 刻，在接觸孔1 3之上部的氧化矽膜1 9、1 6形成通孔 2 1後，在通孔2 1之內部形成插塞2 2。在形成插塞 2 2上，例如在通孔2 1之內部以及氧化矽膜1 9之上部 以C V D法堆積摻雜磷等之η型不純物之低電阻多晶矽膜 後，以乾蝕刻（或化學機械硏磨法）去除氧化矽膜1 9之 上部的多晶矽膜，只在通孔2 1之內部殘留多晶矽膜。' 接著，.如圖5所示般地，以C V D ,法在氧化矽膜1 9 之上部堆積氮化矽膜2 3 ，’接著，在氮化矽膜2 3之上部 以C V D法堆積氧化矽膜2 4後，藉由以光阻膜（未圖示 出）爲光罩，乾蝕刻氧化矽膜2 4以及氮化矽膜2 3 ，在 通孔2 1之上部形成溝2 5。後述之資訊儲存用電容元件 C之下部電極係被沿著此溝2 5之內壁而形成之故，爲了 使下部電極之表面積大以增加儲存電荷量，有必要以厚的 膜厚（例如1 # m以上）堆積氧化矽膜2 4。 氧化矽膜2 4之蝕刻係以對於氮化矽膜2 3之氧化矽 膜2 4之蝕刻選擇比變大之條件進行，使得不會去除下層 本紙張尺度適用中國國家標準（CNS )八4規格（2!0X297公釐） ------------ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -23- 經濟部智慧財產局員工消費合作社印製 V4 6 67 4 9 A7 ___；___B7_五、發明説明（21 ) 之氮化矽膜2 3。又，氮化矽膜2 3之蝕刻係以對於氧化 矽膜1 9之氮化矽膜2 3之蝕刻選擇比變大之條件進行， 使得下層之氧化矽膜1 9不會被削除太深。如此，藉由在 厚的膜厚之氧化矽膜2 4之下層設置成爲蝕刻阻障層之氮 化矽膜2 3 ，可以防止在蝕刻氧化矽膜2 4形成溝2 5之 際，下層之氧化矽膜1 9被過度蝕刻之不良情形之故，可 以高尺寸精度地形成深的溝2 5。 接著，如圖6所示般地，在溝2 5之內部以及氧化矽 膜2 4之上部以C V D法堆積摻雜磷等之η型不純物之非 晶質矽膜2 6 A ’非晶質矽膜2 6 Α係以沿著溝2 5之內 壁被堆積之程度之薄的膜厚（例如5 0〜6 0 n m程度） 而形成。 接著，如圖7所示般地，在非晶質矽膜2 6 A之上部 旋轉塗布光阻膜3 0。光阻膜3 0係使用曝光部可溶於顯 影液之正型光阻劑（例如，酚醛淸漆樹脂系光阻劑）。 接著，如圖8所示般地，對光阻膜3 0之全面照射曝 光之光。此時，溝2 5之外部或溝2 5之開孔端部附近之 光阻膜3 0雖被曝光，但是深的溝2 5之內部之光阻膜2 曝光量不足之故，未被曝光。 接著，如圖9所示般地，使用鹼性水溶液，使光阻膜 3 0顯影。此時，曝光部之溝2 5之外部或溝2 5之開孔 端部附近之光阻膜3 0成爲可溶於顯影液之故’雖被去除 ，但是，未曝光部之溝2 5之內部之光阻膜3 〇未被去除 。此結果爲：在溝2 5之外部之氧化矽膜2 4上雖然露出 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） -24- A7 B7 466749 五、發明説明（22 ) 非晶質矽膜2 6 A，但是，溝2 5之內部之非晶質砍膜 2 6 A除了溝2 5之開孔端部附近’維持被以光阻膜5 0 覆蓋之原樣。 接著，如圖1 0所示般地’以乾鈾刻去除未被以光阻 膜3 0覆蓋之區域，即溝2 5之外部以及溝2 5之開孔端 部附近之非晶質矽膜2 6 A。非晶質矽膜2 6 A之蝕刻係 以對於光阻膜3 0之非晶質矽膜2 6 A之蝕刻選擇比變得 相當大之條件進行，使得以溝2 5之內部之光阻，膜3 ◦覆 蓋之非晶質矽膜26A露出不被削除。 又，此蝕刻係以非等向性蝕刻非晶質矽膜2 6 A之條 件進行，期望於溝2 5之開孔端部拊近中’使非晶質矽膜 2 6之上端部比溝2 5之開孔端稍微向下後退。藉由此， 電場變成不容易集中於被形成在溝2 5之內部之下部電極 之前端部（上端部）之故，可以降低資訊儲存用電容元件 之漏電流。又，非晶質矽膜2 6之後退量設爲與在下面工 程中，成長於非晶質矽膜2 6 A之表面之矽粒之直徑幾乎 相同程度（約5 0 n m )即可。後退量如太少，成長於非 晶質矽膜2 6之上端部之矽粒比溝2 5之開孔端還突出於 上方之故，電場容易集中於此。另一方面，後退量如太多 ，下部電極之表面積變小之故，儲存電荷量減少。 接著，如圖1 1所示般地，去除殘留在溝2 5之內部 之光阻膜3 0。光阻膜3 0之去除係例如使用藉由熱分解 臭氧時產生之氧基以氧化分解光阻之臭氧酸洗法而進行。 此酸洗係以氧基多量、而且涵蓋長時間產生之條件進行， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------1---广装! (請先閲讀背面之注意事項再填寫本頁) 、§! 經濟部智慧財產局員工消費合作社印製 -25- 4 6 6 7 4 9 A7 __B7___ 五、發明説明（23 ) 完全分解、去除覆蓋深的溝2 5之內部之非晶質砂膜 26A之光阻膜30。 (請先閲讀背面之注意事項再填寫本頁) 如此，在本實施之形態中’在以乾蝕刻去除溝2 5之 外部之非晶質矽膜2 6 A之際，以光阻膜3 0保護溝2 5 之內部之非晶質矽膜2 6 A ’之後’以酸洗去除成爲不需 要之光阻膜3 0。依據此方法，對於光阻膜3 0之非晶質 矽膜2 6 A之蝕刻選擇比大之故，在以乾蝕刻去除溝2 5 之外部之非晶質矽膜2 6 A之際’可以將溝2 5之內部之 非晶質矽膜2 6 A之削除抑制在最小限度。又，藉由以酸 洗進行溝2 5之內部之光阻膜3 0之去除，可以將溝2 5 之外部之氧化矽膜2 4之削除抑制在最小限度。 經濟部智慧財產局員工消費合作社印製 接著，如圖1 2所示般地，加工溝2 5之內部之非晶 質矽膜2 6 A，形成表面被粗糙化之多晶矽膜2 6。在形 成多晶矽膜2 6上，例如使用氟酸系之洗淨液，淸淨化非 晶質矽膜2 6 A之表面，接著，在減壓氣氛中，對非晶質 矽膜2 6 A供給甲矽烷（S i Η 4 )或乙矽烷（S i 2 Η 6 )，在其表面成長平均粒徑50nm程度之矽粒後，熱處 理基板1，使非晶質矽膜2 6 A多結晶化。表面被粗糙化 之多晶矽膜2 6之表面積大之故，可以增加資訊儲存用電 容元件之儲存電荷量。 又，在實施形態中，以酸洗去除保護溝2 5之內部之 非晶質矽膜2 6 A之光阻膜3 0後，使非晶質矽膜2 6 A 之表面粗糙化之故，可以容易去除溝2 5之內部之光阻膜 3 0。相對於此，在粗糙化非晶質矽膜2 6 A之表面後， 本纸張尺度適财® g家鱗(CNS ) A4規格（210X297公釐） ' ' ： -26- 4 6674 9 五、發明説明（24 ) 以保護膜覆蓋其之表面，在以蝕刻去除溝2 5之外部之非 晶質矽膜2 6 A後，再去除保護膜之方法中’容易在非晶 質矽膜2 6 A之表面的細凹凸之間殘留保護膜。 接著，如圖1 3所示般地，在溝2 5之外部之氧化砂 膜2 4之上部以及溝2 5之內部之多晶矽膜2 6之上部堆 積高介電率膜之一種之氧化鉅（Ta20s)膜28。氧化 鉅膜2 8例如係以使用戊乙氧基鉅與氧氣爲氣體源之熱 CVD法形成，其之膜厚設爲20 nm程度。又，先於氧 化钽膜2 8之成膜，氮化處理多晶矽膜2 6 ’藉由在其表 面形成薄的氮化矽膜，降低氧化鉬膜2 8之漏電流。之後 ，藉由在約8 0 0 °C之氧氣氣氛中，使氧化鉅膜2 8改質 .結晶化，可以獲得高介電率漏電流少之良質的氧化钽膜 2 8° 接著，如圖1 4所示般地，藉由在氧化鉅膜2 8之上 部倂用CVD法與濺鍍法，堆積氮化鈦（T iN)膜2 9 ，形成藉由由多晶矽膜2 6形成之下部電極、由氧化钽膜 2 8形成之電容絕緣膜以及由氮化鈦膜2 9形成之上部電 極所構成之資訊儲存用電容元件C。資訊儲存用電容元件 C之下部電極（多晶砍膜2 6 )係透過通孔2 1內之插塞 2 2以及接觸孔1 3內之插塞1 5被與記憶體單元選擇用 Μ I S F E TQ s之源極、汲極之另一方（η +型半導體 區域1 4 )導電接續。藉由至目前爲止之工程，完成藉由 記憶體單元選擇用Μ I S F E T Q s以及與此串聯接續之 資訊儲存用電容元件C所構成之D R A Μ之記憶體單元。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -----------裝-- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 -27- 46674 9 五、發明説明（25 ) 之後，在資訊儲存用電容元件C之上部形成2層程度 之鋁（A 1 )配線，進而雖然在其上部形成藉由氧化砂膜 與氮化矽膜之積層膜等構成之鈍化膜，但是，其圖示以& 說明省略。 又，在本實施形態中，雖在形成於氧化矽膜2 4之溝 2 5之內部形成由多晶矽膜2 6所形成之下部電極，但是 ，下部電極材料並不限定於多晶矽。又，電容絕緣膜材料 或上部電極材料也不限定於氧化鉅或氮化鈦。下部電極或 上部電極例如可以以鎢膜、白金、釕、銥等構成。又，電 容絕緣膜例如可以以B S T、S T 0、B a T i 0 3 (欽酸 鋇）、P b 丁 i 0 3 (鈦酸鉛）、P Z T ( P b Z r X 丁 i 丄 -X 0 a ) ' PLT (PbLaXTi 1-Χ〇3)、 P L Z等之金屬氧化物形成之高介電率膜或強電介質膜等 構成。 (實施形態12 ) 前述資訊儲存用電容元件C之下部電極（多晶矽膜 .......... 2 6 )也可以下述之方法形成。 · 首先，如圖1 5所示般地，在覆蓋位元線B L之氧化 矽膜1 9之上方堆積氮化矽膜2 3與厚的膜厚之氧化矽膜 2 4，接著，在氧化矽膜2 4以及氮化矽膜2 3形成深溝 2 5後’在溝2 5之內部以及氧化矽膜2 4之上部堆積非 晶質矽膜2 6 A。至目前爲止，與前述實施形態1之圖1 〜圖6所示工程相同。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (靖先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -28· '466749 a? B7 五、發明説明（26 ) 接著，如圖1 6所示般地’在非晶質矽膜2 6 A之表 面成長砂粒後’藉由熱處理基板1 使非晶質砂膜2 6 A 多結晶化，在溝2 5之內部以及氧化矽膜2 4之上部形成 表面被粗糙化之多晶矽膜2 6。非晶質矽膜2 6 A之粗糙 化處理係以與前述實施形態1相同之方法進行。 接著，如圖1 7所示般地，在多晶矽膜2 6之上部旋 轉塗布正型之光阻膜3 0，接著’對光阻膜3 0之全面照 射曝光之光後，如圖1 8所示般地，藉由顯影光阻膜3 0 去除曝光部，在溝2 5之內部殘留未曝光之光阻膜3 0。 接著，如圖1 9所示般地，以乾蝕刻去除未被以光阻 膜3 0覆蓋之溝2 5之外部以及溝2 5之開孔端部附近之 多晶矽膜2 6。多晶矽膜2 6之蝕刻係與在前述實施形態 1進行之非晶質矽膜2 6 A之蝕刻相同，以對於光阻膜 3 0之多晶矽膜2 6餓刻選擇比成爲相當大之條件進行， 使得以溝2 5之內部之光阻膜3 0覆蓋之非晶質矽膜 2 6 A露出未被削除。又，此蝕刻係在非等向性蝕刻多晶 矽膜2 6之條件進行，期望於溝2 5之開孔端部附近，使 非晶質矽膜2 6 A之上端部比溝2 5之開孔端部稍微向下 里退。 又，在蝕刻表面被施以粗糙化處理之多晶矽膜2 6之 情形，爲了沿著膜之表面形狀進行蝕刻之故，在溝2 5之 外部之氧化矽膜2 4之上部容易產生多晶矽膜2 6之蝕刻 殘餘。此蝕刻殘餘在鄰接之溝2 5間，成爲下部電極彼此 短路之原因之故，在蝕刻上述多晶矽膜2 6之際，需要選 本紙張尺度適用中國國家標準（CNS ) A4界格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ---------------------訂^------1--- 經濟部智慧財產局員工消費合作社印製 • si (n ml a -29- 經濟部智慧財產局員工消費合作社印製 46674 9 二7五、發明説明（27 ) 擇考慮此點之蝕刻條件。 接著，如圖2 0所示般地，使用前述之臭氧酸洗法等 ，去除殘留於溝2 5之內部之光阻膜3 0 ’使多晶矽膜 2 6露出。此時，在被形成於多晶矽膜2 6之表面之矽粒 之間隙等，如產生光阻膜3 0之酸洗殘餘’會引起資訊儲 存用電容元件C之儲存電荷量之減少。因此’在去除溝 2 5之內部之光阻膜3 0之際，需要選擇考慮此點之酸洗 條件。 之後，如圖2 1所示般地，在溝2 5之外部之氧化砍 膜2 4之上部以及溝2 5之內部之多晶矽膜2 6之上部堆 積氧化钽膜2 8 ，接著，進行使氧化鉬膜2 8改質·結晶 化用之熱處理後，藉由在氧化钽膜2 8之上部堆積氮化鈦 膜2 9 ，形成藉由由多晶矽膜2 6形成之下部電極、由氧 化钽膜2 8形成之電容絕緣膜以及由氮化鈦膜2 9形成之 上部電極所構成之資訊儲存用電容元件C。氧化鉬膜2 8 以及氮化鈦膜2 9係以與前述實施形態1相同之方法形成 . ：.' 0 如此，在本實施形態中，在以乾餓刻去除溝2 5之外 部之多晶矽膜2 6之際，以光阻膜3 0保護溝2 5之內部 之多晶矽膜2 6 ，之後，以酸洗去除成爲不需要之光阻膜 3 0。依據此方法，對於光阻膜3 0之多晶矽膜2 6之蝕 刻選擇比大之故，在以乾鈾刻去馀溝2 5之外部之多晶矽 膜2 6之際，可以將溝2 5之內部之多晶矽膜2 '6之削ife 抑制.在最小限度。又，藉由以酸洗進行溝2 5之內部之光 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -30- (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 466749 五.、發明説明（28 阻膜3 0之去除，可以將溝2 5之外部之氧化矽膜2 4之 削除抑制在最小限度。 (實施形態3 ) 利用圖2 2〜圖3 3依據工程順序說明本發明之實施 形態3之插塞之形成方法。 ， 首先/如圖2 2所示般地，例如在由p型單晶矽形成 之基板1之主面形成兀:件分離溝2後，在基板1之一部份 離子植入p型不純物（硼），’形成p型井3 ，在其它之— 部份離子植入η型不純物（磷或砷），形成n型井4。 接著，依循周知之C Μ 0 S製程在p型井3形成^通 道型MI SF.ETQn ’在η型井4形成ρ通道型 MI SFETQp。η通道型MI SFETQn主要係以 閘極氧化膜6、閘極電極7以及η +型半導體區域（源極 、汲極）3 1所構成，ρ通道型MI SFETQp主要係 以閘極氧化膜6、聞極電極7以及ρ +型半導體區域（源 極、汲極）3 2所構成。 接著，如圖2 3所示般地，在η通道型 MISFETQn以及ρ通道型MISFETQp之上部 以C VD法堆積氧化矽膜3 3，接著，以化學機械硏磨法 平坦化氧化矽膜3 3後，藉由以光阻膜（未圖示出）爲光 罩，乾蝕刻氧化矽膜3 3，在η +型半導體區域（源極、 汲極）31之上部形成接觸孔34、. 35 ，在Ρ +型半導 體區域（源極、汲極）32之上部形成接觸孔36、37 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 (請先閲讀背面之注意事項再填寫本頁j 11 經濟部智慧財產局員工消費合作杜印製 -31 - 46674 9 A7 _____ B7 五、發明説明（29 ) 。又’在此時’同時在閘極電極7之上部形成接觸孔3 8 〇 接著’在氧化矽膜3 3之上部形成第1層之配線4 1 〜4 7。在形成配線4 1〜4 7上，例如在接觸孔3 4〜 3 8之內部以及氧化矽膜3 3之上部以濺鍍法或C V D法 堆積氮化鈦膜’接著，在氮化鈦膜之上部以C V D法堆積 鎢膜後’藉由以光阻膜爲光罩之乾蝕刻圖案化鎢膜以及氮 化鈦膜。 也可以在上述接觸孔3 4〜3 8之內部形成插塞。在 此情形’首先’在接觸孔3 4〜3 8之內部以及氧化矽膜 3 3之上部以濺鍍法或C V D法堆積氮化鈦膜，接著，在 氮化鈦膜之上部以C V D法堆積鎢膜後，藉由以化學機械 硏磨法去除氧化矽膜3 3之上部之鎢膜以及氮化鈦膜，在 接觸孔3 4〜3 8之內部形成插塞。接著，在氧化矽膜 3 3之上部以濺鍍法堆積鎢膜，藉由以光阻膜爲光罩之乾 蝕刻圖案化鎢膜，形成第1層配線4 1〜4 7。 經濟部智慧財產局員工消費合作社印製 ^^^1· ^^^1 ^^^1 ^1^1, ^^^1 n^i^— in ^^^1 ^^^1 In In lOJ (請先閲讀背面之注意事項再填寫本頁) 接著，如圖2 4所示般地，在氧化矽膜3 3之上部以 C V D法堆積氧化矽膜4 8，接著，以化學機械硏磨法平 坦化氧化矽膜4 8之表面後，藉由以光阻膜（未圖示出） 爲光罩，乾蝕刻氧化矽膜4 8，在第1層配線4 1 、4 3 、44、46、47之上部形成通孔51〜55。 接著，如圖2 5所示般地，在通孔5 1〜5 5之內部 以及氧化矽膜4 8之上部形成阻障金屬膜5 6。此阻障金 屬膜5 6係提升在下一工程被形成於通孔5 1〜5 5之內 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 經濟部智慧財產局員工消費合作社印製 46674 9 A7 _____B7_ 五、發明説明（3Q ) 部之插塞與氧化矽膜4 8之黏著力用之黏著層，例如，係 由以濺鍍法或C V D法堆積之氮化鈦膜形成。 接著，如圖2 6所示般地，在阻障金屬膜5 6之上部 旋轉塗佈正型之光阻膜4 0後，如圖2 7所示般地，對光 阻膜4 0之全面照射曝光之光。此時，通孔51〜5 5之 外部或通孔5 1〜5 5之開孔端部附近之光阻膜4 0雖被 曝光，但是，通孔5 1〜5 5之內部之光阻膜4 0曝光量 不足之故，未被曝光。 接著，如圖2 8所示般地，顯影光阻膜4 0去除曝光 部，在通孔5 1〜5 5之內部殘留未曝光之光阻膜4 0後 ，如圖2 9所示般地，以乾蝕刻去除通孔51〜55之外 部之阻障金屬膜5 6。此時，通孔5 1〜5 5之內部之阻 障金屬膜56之表面被以光阻膜4 0覆蓋之故，未被去除 地殘留著。阻障金屬膜5 6之蝕刻係以對於光阻膜4 0之 阻障金屬膜5 6之蝕刻選擇比成爲相當大之條件進行，使 得被以通孔5 1〜5 5之內部之光阻膜4 0覆蓋之阻障金 屬膜5 6露出未被削除。 接著，如圖3 0所示般地，使用臭氧酸洗法等去除殘 留在通孔5 1〜5 5之內部之光阻膜4 0後，如圖3 1所 示般地，利用選擇性C V D法在露出通孔5 1〜5 5之內 部之阻障金屬膜5 6之表面成長鎢膜5 7。此鎢膜5 7係 被使用爲使前述第1層配線4 1、43、44、46、 4 7與在下一工程被形成在氧化矽膜4 8之上部之第2層 配線導電接續之插塞材料。 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ：297公釐）_ (請先閲讀背面之注意事項再填寫本頁)
-33- 46674 9 五、發明説明（31 ) 接著，如圖3 2所示般地，乾蝕刻（或以化學機'械硏 磨法硏磨）露出於通孔5 1〜5 5之外部之鎢膜5 7 ,使 其之表面之高度與氧化矽膜4 8之表面之高度幾乎相同後 ’如圖3 3所示般地，在氧化矽膜4 8之上部形成第2層 配線6 1〜6 4。在形成配線6 1〜6 4上，例如在氧化 矽膜4 8之上部以濺鍍法堆積鎢膜後，藉由以光阻膜爲光 罩之乾蝕刻圖案化鎢膜。 (實施形態4 ) 利用圖3 4〜圖3 9依據工程順序說明本發明之實施 形態4之插塞之形成方法。 首先，如圖3 4所示般地，以與前述實施形態3相同 之方法’在η通道型MI SFETQn以及p通道型 MI SFETQp之上部形成第1脣配線41〜47，接 著，乾蝕刻堆積在第1層配線4 1〜4 7之上部之氧化矽
I 膜48 ’形成通孔51〜55。接著，如圖35所示般地 ’在通孔5 1〜5 5之內部以及氧化矽膜4 8之上部形成 成爲黏著層之阻障金屬膜5 6後，全面曝光旋轉塗佈在阻 障金屬膜5 6之上部之正型之光阻膜4 〇。此時，在氧化 矽膜k 8之上部以及通孔5 1〜5 5之上部之光阻膜4 0 雖被曝光，但是1曝光量不足之通孔5 1〜5 5之內部之光 阻膜4 0未被曝光。 接著，顯影光阻膜4 0去除曝光部，在通孔5 1〜 5 5之內部殘留未曝光之光阻膜4 0後，如圖3 6所示般 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閎讀背面之注意事項再填寫本頁) 、裝-
、1T 經濟部智慧財產局員工消費合作社印製 -34- 4 6 6 7 4 9 A7 B7 五、發明説明（32 ) 地’以乾蝕刻去除未以光阻膜4 0覆蓋之氧化矽膜4 8之 上部之阻障金屬膜5 6 ，再者，利用臭氧酸洗法等去除殘 留在通孔5 1〜5 5之內部之光阻膜40。 接著，如圖3 7所示般地，在通孔5 1〜5 5之內部 以及氧化矽膜4 8之上部形成種子層6 5。此種子層6 5 係成爲在下一工程中被形成於通孔5 1〜5 5之內不知插 塞的底層者，例如係由以濺鍍法堆積之銅（C u )形成。 接著，如圖3 8所示般地，在種子層6 5之表面利用 無電解電鍍法或蒸鍍法堆積銅膜6 6後，如圖3 9所示般 地，藉由以化學機械硏磨法去除通孔5 1〜5 5之外部之 銅膜6 6以及種子層6 5，在通孔5 1〜5 5之內部形成 由銅膜6 6以及種子層6 5形成之插塞6 6A〜6 6 E。 一般，銅具有容易擴散於氧化矽膜中之性質，或對於 氧化矽膜之黏著力弱之性質。因此，在形成於氧化矽膜之 溝或通孔之內部形成銅之插塞或配線之情形，有必要設置 :抑制在銅膜與氧化矽膜之間銅之擴散，而且，對於氧化 矽之黏著力大之氮化鈦膜等之阻障金屬膜。 由此理由，在使用化學機械硏磨法之銅插塞或銅配線 之形成工程中，硏磨.去除被形成在溝或通孔之外部之氧 化矽膜上之銅膜或銅之種子層後，進而必須硏磨·去除與 其之下層之銅不同材質之，阻障金屬膜之故’化學機械硏磨 工程變得繁雜。 相對於此，依據上述之本實施形態之.解嚴塞形成方法 ，先於化學機械硏磨工程’以乾蝕刻去除通孔5 1〜5 5 本紙浪尺度適用中國國家標準（CNS)A4規格（2丨0X297公釐） (請先閲讀背面之注意事項再填寫本頁) 尸袭------?τ----- 經濟部智慧財產局®K工消費合作社印製 -35 ~ -46674 9 ^ 五、發明説明（33 ) (請先閲讀背面之注意事項再填寫本頁) 之外部之阻障金屬膜5 6，之後，硏磨.去除銅膜6 6以 及以與其相同材質形成之種子層6 5之故，化學機械硏磨 工程變得簡略。又，防止銅之擴散之阻障金屬膜在氮化鈦 膜之外，也可以以氮化鉬（T a N )膜、氮化鎢（W N ) 膜等構成。 (實施形態5 ) 利用圖4 0〜圖4 9依據工程順序說明利用本發明之 實施形態5之雙波紋方式之埋入銅配線之形成方法。 首先，如圖4 0所示般地，以與前述實施形態3、4 同樣之方法形成η通道型Μ I S F E TQ η以及p通道型 MISFETQp，接著，在其之上部形成第1層配線 4 1〜4 7後，如圖4 1所示般地，在第1層配線4 1〜 47之上部以CVD法堆積氧化矽膜68。 經濟部智慧財產局員工消費合作社印製 接著，如圖4 2所示般地，藉由以光阻膜（未圖示出 )爲光罩之乾蝕刻在配線4 1 、4 3、4 4、4 6、4 7 之上部之氧化矽膜6 8形成通孔7 1〜7 5後，如圖4 3 所示般地’在通孔7 1〜7 5之內部以及氧化矽膜6 8之 上部旋轉塗佈正型之光阻膜5 0。 接著，如圖4 4所示般地，通過光罩4 9在配線形成 區域之光阻膜5 0選擇性地照射曝光之光。此時，通孔 7 1〜7 5之內部之光阻膜5 0雖然在至通孔7 7 5 之中途爲止被曝光，但是在中途以下由於曝光量不足之故 ，未被曝光。 本紙張尺度適用中國國家標準（CNS) A4規格（210Χ297公釐） -36 - 46674 9 at Β7 五、發明説明（34 ) 接著，如圖4 5所示般地，顯影光阻膜5 0去除曝光 部’殘留未曝光之光阻膜5 0。此時，通孔7 1〜7 5之 內部只有在中途以上之光阻膜5 0被去除之故，成爲在中 途下方之光阻膜5 0殘留之狀態。 接著，如圖4 6所示般地，藉由以光阻膜5 0爲光罩 ，乾蝕刻配線形成區域之氧化矽膜6 8，形成配線溝7 6 〜7 9。氧化矽膜6 8之蝕刻係以對於光阻膜5 0之氧化 矽膜6 8之蝕刻選擇比成爲相當大之條件進行，.通孔7 1 〜7 5之內部之光阻膜50在露出於配線溝7 6〜7 9之 底部之時間點，停止蝕刻。 接著，如圖4 7所示般地，利用臭氧酸洗法等去除殘 留在通孔7 1〜7 5之內部之光阻膜5 0後，如圖4 8所 示般地，在配線溝7 6〜7 9以及其之下部之通孔7 1〜 7 5之內部形成成爲黏著層之阻障金屬膜5 6後’在阻障 金屬膜5 6之上部堆積銅膜8 6。姐障金屬膜5 6例如係 由以C V D法堆積之氮化鈦膜形成。又’銅膜8 6係使用 濺鍍法等堆積。 接著，如圖4 9所示般地’藉由以化學機械硏磨法去 除配線溝7 6〜7 9之外部之銅膜8 6以及阻障金屬膜 5 6，在配線溝7 6〜79之內部以及其之下部之通孔 7 1〜7 5之內部形成埋入銅配線8 6 A〜.8 β D ° 通常，在配線溝以及其之下部之逋孔同時形成埋入配 線配線之雙波紋製程中’在氧化砂膜形成配線溝與通孔之 際，藉由在配線溝與通孔之邊界部形成成爲蝕刻阻障層之 本纸張尺度適用中國國家標準（CNS)Α4規格（210x297公着） (請先閲讀背面之注意事項再填寫本頁) 、tr 經濟部智慧財產局員工消費合作社印製 46674 9_b7 _ 五、發明説明（35 ) (請先閲讀背面之注意事項再填寫本頁) 絕緣膜（例如，氮化矽膜），限定配線溝之深度。即，在 第1氧化矽膜之上部夾住氮化矽膜堆積第2氧化矽膜，接 著’乾蝕刻第2氧化矽膜、氮化矽膜以及第1氧化矽膜， 形成通孔後，以氮化矽膜爲蝕刻阻障層，蝕刻其之上部之 第2氧化矽膜。藉由此，在第2氧化矽膜形成配線溝，在 其之下部之氮化矽膜以及第1氧化矽膜殘留通孔。'但是， 此種雙波紋製程在形成1層之埋入配線上，需要3層之絕 緣膜（第1氧化矽膜、氮化矽膜以及第2氧化矽膜）之故 ，有工程增加之問題。又，如在包含比氧化矽膜介電率還 高之氮化矽膜之絕緣膜形成埋入配線，也有其之寄生電容 增加之問題。 相對於此，依據以埋入通孔7 1〜7 5之內部之光阻 膜5 0爲蝕刻阻障層，形成配線溝7 6〜7 9之本實施形 態，於1層之氧化矽膜6 8形成通孔7 1〜7 5之內部以 及配線溝7 6〜7 9之故，可以縮短雙波紋製程之工程。 又，不以介電率高之絕緣膜（氮化矽膜）爲鈾刻阻障層之 故，也可以降低埋入銅配線8 6 A〜8 6 E之寄生電容。 經濟部智慧財產局員工消費合作社印製 (實施形態δ ) 利用圖5 0〜圖5 8依據工程順序說明本發明之實施 形態6之自行對準接觸孔之形成方法。 首先，如圖5 0所示般地’在基板1之主面形成埋入 氧化矽膜5之元件分離、ρ型井3以及η型井4，接著， 在ρ型井3以及η型井4之表面形成閘極氧化膜6後’在 表紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -38 - 46674 9 Α7 Β7 五、發明説明（36) (請先閲讀背面之注意事項再填寫本頁) 閘極氧化膜6之上部形成閘極電極7。在形成閘極電極7 上，例如於基板1以C V D法堆積摻雜磷等之η型不純物 之多晶矽膜，接著，在其之上部以濺鍍法堆積氮化鎢膜以 及鎢膜’進而在其上部以C V D法堆積氮化矽膜8後，藉 由以光阻膜爲光罩之乾蝕刻圖案化這些膜。閘極電極7之 上部之氮化矽膜8係對於閘極電極7自行對準地形成後述 之接觸孔所必要之絕緣膜。 接著，如圖5 1所示般地，在ρ型井3離子植入磷等 之η型不純物，形成η -型半導體區域9，在η型井4離 子植入Ρ型不純物（硼），形成ρ_型半導體區域2 0後 ，在閘極電極7之上部以CVD法堆積氮化矽膜2 7以及 氧化矽膜1 1 ，接著，以化學機械硏磨法平坦化氧化矽膜 1 1之表面。氮化矽膜2 7係對於元件分離溝2自行對準 形成後述之接觸孔所必要之絕緣膜。 在對於閘極電極7以及元件分離溝2分別自行對準形 成接觸孔之情形，如上述般地，在閘極電極7之上部形成 氮化矽膜8，再者，於元件分離溝2之上部形成氮化矽膜 經濟部智慧財產局員工消旁合作社印製 2 7。因此，在至目前爲止之工程中，擴散層（η —型半 導體區域9、ρ_型半導.體區域2 0 )以及元件分離溝2 係以1層之氮化矽膜2 7覆蓋，閘極電極7係以2層之氮 化矽膜8、2 7覆蓋。 接著，如圖5 2所示般地，以光阻膜（未圖示出）爲 光罩，乾蝕刻擴散層（η -型半導體區域9、ρ —型半導 體區域2 0 )之上部之氧化矽膜1 1。又在與此同時地’ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -39- 4 6 6 7 4 9 A7 ^ _____B7_ 五、發明説明（37 ) (請先閲讀背面之注意事項再填寫本頁) 乾蝕刻閘極電極7之上不知氧化矽膜1 1。氧化矽膜1 1 之蝕刻係以對於氮化矽膜2 7之氧化矽膜1 1之蝕刻選擇 比成爲比較大之條件進行，使得下層之氮化矽膜2 7不會 被去除。 經濟部智慧財產局員工消費合作社印製 如以氮化矽膜2 7爲蝕刻阻障層，乾蝕刻其之上部之 氧化矽膜1 1，在擴散層（η -型半導體區域9、· p -型 半導體區域2 0 )之上部殘留1層之氮化矽膜2 7，在閘 極電極7之上部殘留2層之氮化矽膜8、2 7。.因此，在 下一工程中，乾蝕刻擴散層（η -型半導體區域9、ρ -型半導體區域2 0 )之上部之1層之氮化砂膜2 7，在其 之上部形成接觸孔之際，同時如欲乾蝕刻閘極電極7之上 部之2層之氮化矽膜8、2 7，在其之上部形成接觸孔， 基板1以及元件分離溝2內之氧化矽膜5被削除過深，會 引起漏電流之增加之元件特性之劣化。因此，爲了防止基 板1或氧化矽膜5之過度削除，有必要以別的工程進行閘 極電極7之上部之氮化矽膜8、2 7之蝕刻，以及擴散層 (η —型半導體區域9、ρ —型半導體區域2 0 )之上部 之氮化矽膜27之蝕刻，光罩需要2個。 _ 因此，在本實施形態中，以氮化矽膜2 7爲蝕刻阻障 層，乾蝕刻其之上部之氧化矽膜1 1後.，如圖5 3所示般 地，在氧化矽膜1 1之上部旋轉塗布正型之光阻膜6 0， 接著，對光阻膜6 0之全面照射曝光之光。此時，閘極電 極7之上方之光阻膜6 0之膜厚由於薄之故，雖被曝光， 但是，擴散層（η —型半導體區域9、ρ —型半導體區域 本紙張尺度適用中國國家標準(CNS ) Α4規格（210X297公釐） """" -40- Α6674 9 五、發明説明（38 ) 2 0 )之上方之光阻膜6 0，由於其之膜厚比較厚之故， 只有被曝光到中途爲止。 接著，如圖5 4所示般地，顯影光阻膜6 0 ，去除曝 光部。此時，閘極電極7之上部（以圖之箭頭所示地方） 被去除光阻膜6 0，氮化矽膜2 7雖然露出，但是擴散層 (η—型半導體區域9、p —型半導體區域2 0)之上部 殘留未曝光之光阻膜6 0，氮化矽膜2 7沒有露出。 接著，如圖5 5所示般地，以擴散層（η -型半導體 區域9、ρ —型半導體區域2 0 )之上部之光阻膜6 0爲 光罩，蝕刻閘極電極7之上部之氮化矽膜2 7、8。此蝕 刻係以對於氧化矽膜1 1之氮化矽膜2 7、8之蝕刻選擇 比成爲相當大之條件進行，在蝕刻到覆蓋閘極電極7之氮 化矽膜8之膜厚與覆蓋擴散層（η -型半導體區域9、ρ -型半導體區域2 0 )之氮化矽膜2 7之膜厚幾乎成爲相 同之時間點而停止，。 接著’如圖5 6所示般地，以臭氧酸洗法去除殘留在 擴散層（η—型半導體區域9、Ρ—型半導體區域2 0 ) 之上部之光阻膜6 0厚，如圖5 7所示般地，藉由乾蝕刻 去除覆蓋擴散層（η —型半導體區域9、ρ —型半導體區 域2 0 )之氮化矽膜2 7與覆蓋閘極電極7之氮化矽膜8 ’在η -型半導體區域9之上部形成接觸孔9 1、92， 在Ρ —型半導體區域2 0之上部形成接觸孔9 3、9 4， 在閘極電極7之上部形成接觸孔9.5。氮化砂膜8、27 之蝕刻係分別以非等向性蝕刻之條件進行，使得在閘極電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 、装- 、·ιτ 經濟部智慧財產局員工消費合作社印製 -41 - 9 A7 B7 五、發明説明（39 ) 極7之側壁殘留氮化矽膜2 7。 上述之氮化矽膜8、2 7之蝕刻係在使擴散層（η -型半導體區域9、Ρ -型半導體區域2 0)之上部之氮化 矽膜2 7與閘極電極Τ之上部之氮化矽膜8幾乎成爲相同 膜厚後才進行之故’即使使彼等同時蝕刻，元件分離溝2 內之氧化矽膜5或基板1也不會被削除過深。 ' 如此，依據本實施形態6，在對於閘極電極7以及元 件分離溝2自行對準形成接觸孔9 1〜9 4之際，可以同 時形成閘極電極7之上部之接觸孔9 5之故，形成接觸孔 9 1〜9 5用之光罩只要1個即可。 接著，如圖58所示般地，藉由通過接觸孔9 1、 9 2在ρ型井3離子植入η型不純物（磷或砷），形成 η+型半導體區域（源極、汲極）31，形成η通道型 MI SFETQn。又，藉由通過接觸孔93、94在η 型井4離子植入ρ型不純物（硼），形成Ρ +型半導體區 域（源極、汲極）32，形成Ρ通道型MISFETQp 。之後，以與前述實施形態3〜5同樣之方法在氧化矽膜 11之上部形成第1層之配線41〜47。 以上，雖然依據實施形態具體說明依據本發明者完成 之發明，但是，本發明並不限定於前述實施形態’在不脫 離其之要旨之範圍內，不用說可以有種種變更可能。. (發明之效果） 依據本案所公開揭露之發明中’如簡單說明依據代表 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） {請先閲讀背面之注意事項再填寫本頁) 、·!! 經濟部智慧財產局員工消費合作社印製 42， 4 6 67 4 9 A? ____ B7 五、發明説明（4〇 ) 性者所獲得之效果，則如下述。 (1 )依據本發明，可以提升具備在被形成於絕緣膜 之溝的內部形成下部電極之資訊儲存用電容元件之 D R A Μ之信賴性、製造良率。 (2 )依據本發明，在形成於絕緣膜之溝或通孔之內 部可以良率好地形成導電層。 ' (3 )依據本發明，可以在形成於絕緣膜之溝或通孔 之內部以堪少之工程形成導電層。 圖面之簡單說明 圖1係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖2係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖3係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖4係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖5係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖6係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖7係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 本紙張尺度通用中國國家標準（CNS ) Α4規格（210Χ297公釐） , , 〇 ---------1裝—— (請先鬩讀背面之注意事項再填寫本頁) 訂 <- 經濟部智慧財產局員工消費合作社印製 -43- d6674 9 at _ ___ —·——---- 五、發明説明（41 ) 圖8係顯示本發明之實施形態1之半導體積體電^^ 置之製造方法之半導體基板之重要部位剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖9係顯示本發明之實施形態1之半導體積體電路裝 置之製造方法之半導體基板之重要部位剖面圖。 圖1 0係顯示本發明之實施形態1之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。1 圖1 1係顯示本發明之實施形態1之半導體積體M路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖12係顯示本發明之實施形態1之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖1 3係顯示本發明之實施形態1之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖1 4係顯示本發明之實施形態1之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖° 圖1 5係顯示本發明之實施形態2之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 經濟部智慧財產局員工消費合作社印製 圖1 6係顯示本發明之實施形態2之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖1 7係顯示本發明之實施形態2之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖18係顯示本發明之實施形態2之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖1 9係顯示本發明之實施形態2之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -44 - 4 6 674 9 A7 B7五、發明説明（42) 之 明 之 板 基 體 發^發 本^本 示 之 示 顯法顯 係方係 ο 造 1 2 製 2 圖之圖 置 裝 之 明 態 形 施 咅 要 態 形 施 之it之 2 f 2 半 面 半 路 路 電 電 澧 IS 積 積 澧 。 10 ρφ°‘fillra I 圖 ί 圖 面 剖 位 部 要 重 之 板 基 體明 導.發 半本 之示 法顯 方係 造 2 製 2 之圖 置 裝. 路 電 體 積 體 導 半 之 3 態 形 施 實 之 之 板 基 體 導發 半本 之示 法顯 方係 造 3 製 2 之圖 置 裝 圖 面 咅 位 B· 咅 要 路 電 體 積 澧 導 半 之 3 態 形 施 實 之 明 導發 半本 之示 法顯 方係 造 4 製 2 之圖 置 裝 圖 面 剖 位 B- 立° 要 重 之 板 基 匿 路 電 體 積 體 導 半 之 3 態 形 施 實 之 明 之 板 基 體 圖 面 剖 位 β. 咅 要 路 電 體 積 體 導 半 之 3 態 形 施 實 之 明 導發 半本 之示 法顯 方係 造 5 製 2 之圖 置 裝 圖 面 剖 位 部 要 重 之 板 基 體明 導發 半本 之示 法顯 方係 造 6 製 2 之圖 置 裝 路 電 體 .積 體 導 半 之 3 態 形 施 實 之 (請先閱讀背面之注意事項再填寫本頁) 訂 裝 圖 面 咅 位 部 要 重 之 路 電 體 積 體 導 半 之 3 態 形 施 反實 i之 體明 導發 半本 之示 法顯 方係 造 7 製 2 之圖 圖 面 剖 位 咅 要 重 之 路 電 體 積 體 導 半 之 3 態 形 施 反實 *t之 體明 導發 半本 之示 法顯 方係 造 8 製 2 之圖 置 裝 經濟部智慧財產局8工消費合作社印製 位 RH 咅 要 重 之 板 基 體明 導發 半本 之示 法顯 方係 造 9 製 2 之圖 置 裝 之 3 態 形 施 圖 面 咅 路 電 體 積 體 導 半 之 位 3 部 要 重 之 反瀆射之 體明 導發 半本 之示 去顯 方係 造 ο 製 3 之圖 置 裝 態 形 施 圖 面 剖 路 電 體 積 體 導 半 之 裝 裝 板 基 體明 導發導 半本半 之示之 法顯法 方係方 造 1 造 製 3 製 之圖之 之 板 基 體 咅 匕- 要"而女 重Iff重 之51.之 位 3 位 B- 立口 路 電 體 積 。 體 。 圖#圖 面^面 剖 t 剖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -45 - 經濟部智慧財產局員工消費合作社印製 46674 9 五、發明説明（43) 圖3 2係顯示本發明之實施形態3之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 3係顯示本發明之實施形態3之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 4係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。‘ 圖3 5係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 6係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 7係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 8係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖3 9係顯示本發明之實施形態4之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖4 0係顯示本發明之實施形態5之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 · 圖41係顯示本發明之實施形態5之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖4 2係顯示本發明之實施形態5之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖4 3係顯示本發明之實施形態5之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
-46- 4 6 67 4 9 a7 B7五、發明説明（44 ) 體 積 體 導 半 之 5 態 形 施 實 之 圖 面 咅 位 部. 要 重 之 板 基 明體 發導 本半 示之 顯法 係方 4 造 4 製 圖之 置 裝 路 1 -l· vm "RP 5·κ 態g態 肜s肜 开 S 幵 施之施 實 Μ 實 之i之 發^發 本半本 示之示 顯法顯 係Μ係 5^6 4 製 4 圖之圖 置 裝' 之3之 半ο半 咅 位 面 圖 面 剖 位 部 要 重 之 板 基 體明 導發 半本 之示 法顯 方係 造 7 製 4 之圖 置 裝 體 積 體 積 體 積 匿 導 半 之 5 態 形 施 實 之 之 板 基 體明 導發 半本 之示 法顯 方係 0 8 製 4 之圖 置 裝 圖 面 咅 位 部 要 積 澧 導 半 之 5 態 形 施 實 之 圖 面 剖 位 β. 咅 要 重 之 板 基 1明 導發 半本 之示 法顯 方係 造 9 製 4 之圖 置 裝 半 之 5 態 形 施 實 之 體 積 體 路 路 路 路 路 (請先閱讀背面之注意事項再填寫本頁) 裝 裝 位 β. 咅 要 重 之 板 基 曲豆 明 aLT? 導發 半本 之示 法顯 方係方 造 G 造 製 5 製 之圖之 面^面 剖^J剖 位 6 β 咅 要 重 之 板 基 澧 導 半 之 法 態 形 施 實 之 澧 .積 。 體 。 圖 — 圖 路 隱 SHR 積 體 導 半 之 6 態 形 施 實 之 圖 面 剖 位 β. 咅 要 重 之 板 基 明 瞪 發導 本半 示之 顯法 係方 1 造 5 製 圖之 置 裝 路 經濟部智慧財產局員工消費合作社印製 體 積 體 導 半 之 6 態 形 施 實 之 明 發導 本半 示之 顯法 係方 2it 5 製 圖之 置 裝 圖 面 剖 位 β- 咅 要 重 之 板 基 體 路 裝 裝 圖 瞳 sfl 積 體 導 半 之 6 態 形 施 實 之 明 發 本 示 顯 係 圖 面 *1=77 咅 位 β. 立Π 要 重 之 板 基 體 導 半 之 法 明體 發導 本半 示之 顯法 方係方a4a 、、又 、、x 製 5 製 之圖之 體 積 澧 導 半 之 6 態 形 施 實 之 圖 面 咅 位 部 要 重 之 板 基 態 形 施 實 之 體 積 體 導 半 之 圖 面 剖 位 KH 咅 要 重 之 板 基 明1 發導 本半 示之 顯法 係方 5¾ 5 製 圖之 置 裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 路 路 路 -47- 46674 9 a? __ B7_ 五、發明説明（45 ) 圖5 6係顯示本發明之實施形態6之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖5 7係顯示本發明之實施形態6之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。 圖5 8係顯示本發明之實施形態6之半導體積體電路 裝置之製造方法之半導體基板之重要部位剖面圖。' (標號之說明） 1:半導體基板， 2 :元件分離溝， 3 : p型井， 4 : η型井， 5 :氧化矽膜， 6:閘極氧化膜， 7 :閘極電極， 8 :氮化矽膜， 9 : η —型半導體區域， 經濟部智慧財產局員工消費合作社印製 1 0 :氮化矽膜， 1 1 :氧化矽膜， 12、13 ·接觸孔， 14:η+型半導體區域， 1 5 :插塞， 1 6 :氧化矽膜， 1 7 :通孔， 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇><297公釐） -48 - 4 6 6 7 4 9 A7 B7 五、發明説明（46 ) 18:插塞， 1 9 :氧化矽膜， (請先閲讀背面之注意事項再填寫本頁) 2◦:p-型半導體區域， 21:通孔， 2 2 :插塞， 2 3 :氮化矽膜， 2 4 ]氧化矽膜， 2 5 :溝， 2 6 A :非晶質矽膜， 2 6 :多晶矽膜， 2 7 :氮化矽膜， 2 8 :氧化鉬膜， 2 9 :氮化鈦膜， 3 0 :光阻膜， 31 : n+型半導體區域（源極、汲極）， 3 2 : p +型半導體區域（源極、汲極）， 3 3 :氧化矽膜， 經濟部智慧財產局員工消費合作社印製 3 4〜3 8 ·•接觸孔， 4 0 :光阻膜， 4 1〜4 7 :配線， 4 8 :氧化矽膜， 4 9 :光罩， 5 0 :光阻膜， 5 1〜5 5 :通孔， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -49- 46674 9 A7 B7 五、發明説明（47) 5 6 :阻障金屬層， 5 7 :鎢膜， (請先閲讀背面之注意事項再填寫本頁) 6 0 :光阻膜， 6 1〜6 4 :配線， 6 5 :種子層， 6 6 :銅膜， 66A〜66E:插塞， 6 8 :氧化矽膜， 7 1〜7 5 :通孔， 7 6〜7 9 :配線溝， 8 6 :銅膜， 8 6 A〜8 6 D :埋入銅配線， 9 1〜9 5 :接觸孔， B L :位元線， C:資訊儲存用電容元件，
Qn : η 通道型MI SFET，
Qp : Ρ 通道型MI SFET， 經濟部智慧財產局員工消費合作社印製 Q s :記憶體選擇用Μ I S F E T， W L :字元線 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） -50-

Claims (1)

  1. 46674 9 A8 B8 C8 D8 tr 六、申請專利範圍 附件1 第89 1 1 1 652號專利申請案 中文申請專利範圍修正本 一請先閱讀背面之注意事項真填寫本寅) 民國9 0年1 0月修正 1 . 一種半導體積體電路裝置之製造方法，其特徵爲 包含以下工程： (a )在半導體基板之主面形成第1導電膜，在前述 第1導電膜之上部形成第1絕緣膜後，在前述第1絕緣膜 形成溝或通孔之I程； (b )在前述溝或通孔之內部以及前述第1絕緣膜之 上部通過前述溝或通孔，形成與前述第1導電膜導電接續 之第2導電膜之工程； (c )以光阻膜覆蓋前述第2導電膜後，藉由在前述 光阻膜照射曝光之光，至少曝光前述溝或通孔之外部的前 述光阻膜之工程； C d )去除前述光阻膜之曝光部，在前述溝或通孔之 內部殘留前述光阻膜之未曝光部之工程； 經濟部智慧財產局員工消費合作社印製 (e )藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝或通孔之內部殘留前述第2導電膜之 工程。 2 .如申請專利範圍第1項記載之半導體積體電路裝 置之製造方法，其中藉由以前述光阻膜爲光罩之蝕刻進行 前述（e )工程之前述第2導電膜之去除。 3 .如申請專利範圍第1項記載之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS ) M規格（210 X 297公釐） ABCD ，4 6 67 4 9 六、申請專利範圍 置之製造方法，其中藉由化學機械硏磨法進行前述（e ) 工程之前述第2導電膜之去除。 4 ·如申請專利範圍第1項記載之半導體積體電路裝 置之製造古法，其中藉由顯影前述光阻膜進行前述（d ) 工程之前述光阻膜之去除。 5 .如申請專利範圍第1項記載之半導體積體電路裝 置之製造方法，其中在前述（e )工程後，更包含： (f )去除前述溝或通孔之內部的前述光阻膜，藉由 在露出於前述溝或通孔之內部之前述第2導電膜之表面選 擇成長第3導電膜，在前述溝或通孔之內部埋入前述第3 導電膜之工程。 6 ·如申請專利範圍第5項記載之半導體積體電路裝 置之製造方法，其中前述第2導電膜係由氮化鈦或鎢所形 成。 7 ·如申請專利範圍第5項記載之半導體積體電路裝 置之製方法’其中前述第3導電膜係由鎢或銘合金所形 成。 8 .如申請專利範圍第5項記載之半導體積體電路裝 置之製造方法’其中在前述（f )工程後，更包含： (h )在前述第1絕緣膜之上部形成第4導電膜，透 過前述溝或通孔之內部的前述第3導電膜，使前述第4導 電膜與前述第1導電膜導電接續之工程。 9 .如申請專利範圍第1項記載之半導體積體電路裝 置之製造方法’其中在前述（e )工程後，更包含： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (碕先閱讀背面之注意事項再填寫本頁} 、tT 經濟部智慧財產局員工消費合作社印製 -2 - ABCD 'Λ6674- 9 六、申請專利範圍 (f )去除前述溝或通孔之內部的前述光阻膜，在前 述溝或通孔之內部以及前述第1絕緣膜之上部形成第5導 電膜之工程； (請先閱讀背面之注意事項再填寫本頁) (g )在前述第5導電膜之表面選擇性成長第6導電 膜後，去除前述溝或通孔之外部之前述第6導電膜以及前 述第5導電膜，在前述溝或通孔之內部殘留前述第6導電 膜以及前述第5導電膜之工程。 1 ◦•如申請專利範圍第9項記載之半導體積體電路 裝置之製造方法，其中前述第2導電膜由氮化鈦或氮化鉅 形成。 1 1 .如申請專利範圍第9項記載之半導體積體電路 裝置之製造方法，其中前述第5導電膜以及前述第6導電 膜係由銅形成。 1 2 .如申請專利範圍第9項記載之半導體積體電路 裝置之製造方法，其中藉由化學機械硏磨法進行前述第6 導電膜以及前述第5導電膜之去除。 經濟部智慧財產局員工消費合作社印製 1 3 · —種半導體積體電路裝置之製造方法，其係一 種具備藉由被形成在半導體基板之主面之記憶體單元選擇 用Μ I S F E T以及被形成在前述記憶體單元選擇用 Μ I S F Ε Τ之上部之資訊儲存用電容元件所構成之記憶 體單元之半導體積體電路裝置之製造方法，其特徵爲包含 以下之工程： (a )在半導體基板之主面形成記憶體單元選擇用 MI SFET，在前述記憶體單元選擇用MI SFET之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐j — 46674 9 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 之內部形成被與前述記憶體單元選擇用M 1 s F E T之源 極、汲極之一方導電接續之第1導電膜之工程； (b )在前述第1絕緣膜之上部形成第2絕緣膜後’ 在前述第2絕緣膜形成溝之工程； (c )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之第2導電膜之 工程； (d )以光阻膜覆蓋前述第2導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部之前述光阻膜之 工程； (e )去除前述光阻膜之曝光部’在前述溝之內部殘 留前述光阻膜之未曝光部之工程； ' (f )藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前述第2導電膜之工程； (g )去除前述溝之內部之前述光阻膜後’在前述溝 的內部以及前述第2絕緣膜之上部形成第3絕緣膜’藉由 在前述第3絕緣膜之上部形成第3導電膜’形成藉由由前 述第2導電膜形成之第1電極、由前述第3絕緣膜形成之 電容絕緣膜以及由前述_ 3導電膜形成之第2電極所構成 之資訊儲存用電容元件之工程。 1 4 .—種半導體積體電路裝置之製造方法’其係一 種具備藉由被形成在半導體基板之主面之記億體單元選擇 用Μ I S F E T以及被形成在前述記憶體單元選擇用 (請先閎讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） < A8 B8 C8 D8 466749 π、申請專利範圍 Μ I S F Ε Τ之上部之資訊儲存用電容元件所構成之記憶 體單元之半導體積體電路裝置之製造方法，其特徵爲包含 以下之工程： (a )在半導體基板之主面形成記憶體單元選擇用 Ml SFET，在前述記憶體單元選擇用MI SFET之 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 &內部形成被與前述記憶體單元選擇用Μ I S F E T之源 極'汲極之一方導電接續之第1導電膜之工程； (b )在前述第1絕緣膜之上部形成第2絕緣膜後，、 在前述第2絕緣膜形成溝之工程； (c )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之由非晶質矽形 成之第2導電膜之工程； (d )以光阻膜覆蓋前述第2導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部之前述光阻膜之 工程； (e )去除前述光阻膜之曝光部，在前述溝之內部殘 留前述光阻膜之未曝光部之工程； (f )藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前述第2導電膜之'工程； (g )去除前述溝之內部的前述光阻膜後，在露出於 前述溝的內部之前述第2導電膜之表面形成凹凸之工程； (h )藉由熱處理前述第2導電膜以多結晶化之工程 本紙張尺度適用中國國家襟準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁.) 、1T. 經濟部智慧財產局員工消費合作社印製 -5- A8 B8 C8 D8 46674 9 六、申請專利範圍 (i )在前述溝之內部以及前述第2絕緣膜之上部形 成第3絕緣膜，藉由在前述第3絕緣膜之上部形成第3導 電膜，形成藉由由前述第2導電膜形成之第1電極、由前 述第3絕緣膜形成之電容絕緣膜以及由前述第3導電膜形 成之第2電極所構成之資訊儲存用電容元件之工程。 1 5 . 一種半導體積體電路裝置之製造方法，其係一 種具備藉由被形成在半導體基板之主面之記憶體單元選擇 用Μ I S F E T以及被形成在前述記憶體單元選擇用 Μ I S F Ε Τ之上部之資訊儲存用電容元件所構成之記憶 體單元之半導體積體電路裝置之製造方法，其特徵爲包含 以下之工程： (a )在半導體基板之主面形成記憶體單元選擇用 MI SFET，在前述記憶體單元選擇用MI SFET之 上部形成第1絕緣膜後，在形成於前述第1絕緣膜之通孔 之內部形成被與前述記憶體單元選擇用Μ I S F Ε T之源 極、汲極之一方導電接續之第1導電膜之工程； (b )在前述第1絕緣膜之上部形成第2絕緣膜後， 在前述第2絕緣膜形成溝之工程； (c )在前述溝的內部以及前述第2絕緣膜之上部形 成通過前述溝與前述第1導電膜導電接續之由非晶質矽形 成之第2導電膜之工程； (d)在前述第2導電膜之表面形成凹凸之工程； (e )藉由熱處理前述第2導電膜以多結晶化之工程 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -------^---"-- (請先閲讀背面之注意事項再填寫本頁) 、tT 經濟部智慧財產局員工消費合作社印製 A8 46674 9 S 六、申請專利範圍 (f )以光阻膜覆蓋前述第2導電膜後’藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部的前述光阻膜之 工程’； (g )去除前述光阻膜之曝光部’在前述溝之內部殘 留前述光阻膜之未曝光部之工程； (h )藉由去除未以前述光阻膜覆蓋之區域之前述第 2導電膜，在前述溝之內部殘留前述第2導電膜之工程； (1 )去除前述溝之內部的前述光阻膜後，在前述溝 之內部以及前述第2絕緣膜之上部形成第3絕緣膜，藉由 在前述第3絕緣膜之上部形成第3導電膜’形成藉由由前 述第2導電膜形成之第1電極、由前述第3絕緣膜形成之 電容絕緣膜以及由前述第3導電膜形成之第2電極所構成 之資訊儲存用電容元件之工程。 1 6 .如申請專利範圍第1 4或1 5項記載之半導體 積體電路裝置之製造方法，其中藉由以前述光阻膜爲光罩 之蝕刻進行未以前述光阻膜覆蓋之區域之前述第2導電膜 之去除。 1 7 .如申請專利範圍第1 4或1 5項記載之半導體 積體電路裝置之製造方法，其中藉由在前述非晶質矽之表 面成長砂粒以形成前述第2導電膜之表面的前述凹凸。 1 8 .如申請專利範圍第1 4或1 5項記載之半導體 積體電路裝置之製造方法，其中在去除未以前述光阻膜覆 蓋之區域之前述第2導電膜之際，使前述溝之內部的前述 第2導電膜之上端比前述溝之開孔端還向下方後退。 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) ,tr 經濟部智慧財產局員工消費合作社印製 46674 9 A8 B8 C8 D8 夂、申請專利範圍 1 9 .如申s靑專利範圍第1 8項記載之半導體積體電 路裝置之製造方法，其中前述第2導電膜之上端部之後退 s係與被形成在前述第2導電膜之表面之前述凹凸之直徑 幾乎相等。 2 0 .如申請專利範圍第1 3〜1 5項中任一項記載 之半導體積體電路裝置之製造方法，其中前述第2絕緣膜 爲氧化矽膜。 2 1 .如申請專利範圍第1 3〜1 5項中任一項.記載 之半導體積體電路裝置之製造方法，其中前述第3絕緣膜 爲高介電率膜或強電介質膜。 2 2 —種半導體積體電路裝置之製造方法，其特徵 係包含以下工程： (a )在半導體基板之主面形成第1導電膜，在前述 第1導電膜之上部形成第1絕緣膜後，於前述第1絕緣膜 形成通孔之工程； (b )在前述通孔之內部以及前述第1絕緣膜之上部 形成光阻膜後，選擇性曝光前述通孔之內部的前述光阻膜 之一部份以及配線溝形成區域之前述.光阻膜之工程； (c )去除前述光阻膜之曝光部，在前述第1絕緣膜 之上部之一部份以及前述通孔之內部的一部份殘留前述光 阻膜之未曝光部之工程； (d )藉由以前述光阻膜爲光罩’蝕刻前述第1絕緣 膜，在前述第1絕緣膜形成配線溝之工程； (e )去除前述光阻膜後，在前述第1絕緣膜之上部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 46674 9 A8 B8 C8 D8 六、申請專利範圍 、前述配線溝之內部以及前述通孔之內部形成通過前述通 孔被與前述第1導電膜導電接續之第2導電膜之工程； (請先閲讀背面之注意事項再填寫本頁) (f )藉由以化學機械硏磨法去除前述第1絕緣膜之 上部的前述第2導電膜，在前述配線溝之內部以及前述通 孔之內部形成由前述第2導電膜形成之埋入配線之工程。 2 3 .如申請專利範圍第2 2項記載之半導體積體電 路裝置之製造方法，其中前述第2導電膜由銅形成。 2 4 . —種半導體積體電路裝置之製造方法，其特徵 係包含以下工程： (a )在半導體基板之主面上形成第1導電膜，在前 述第1導電膜之上部形成第1絕緣膜後，藉由圖案化前述 第1絕緣膜以及前述第1導電膜，形成其之上部由被以前 述第1絕緣膜覆蓋之前述第1導電膜所形成之閘極電極之 工程； (b )在前述閘極電極之兩側之前述半導體基板形成 半導體區域之工程； 經濟部智慧財產局員工消費合作社印製 (c )在形成前述閘極電極之前述半導體基板上形成 第2絕緣膜後，在前述第2絕緣膜之上部形成與前述第1 絕緣膜以及前述第2絕緣膜不同之鈾刻選擇比之第3絕緣 膜之工程； (d )藉由以第1光阻膜爲光罩蝕刻前述第3絕緣膜 ，形成到達前述半導體區域之上部之前述第2絕緣膜之第 1溝以及到達前述閘極電極之上部之前述第2絕緣膜之第 2溝之工程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） -9- A8 B8 C8 D8 46674 9 六、申請專利範圍 (e)去除前述第1光阻膜後，在前述第1 、第2溝 之內部以及前述第3絕緣膜之上部形成第2光阻膜之工程 > (ί )藉由對前述第2光阻膜照射曝光之光，曝光前 述第2溝之內部以及前述第3絕緣膜之上部之前述第2光 阻膜後，藉由去除前述第2光阻膜之曝光部，在前述第1 溝之內部殘留前述第2光阻膜之未曝光部之工程； (g )以前述第1溝之內部之前述第2光阻膜爲光罩 之鈾刻，蝕刻前述第2溝之底部之前述第2絕緣膜以及其 之下部之前述第1絕緣膜之一部份之工程； (h )去除前述第2光阻膜後，藉由蝕刻前述第1溝 之下部的前述第2絕緣膜以及前述第2溝之下部的前述第 1絕緣膜，在前述半導體區域之上部形成第1接觸孔’在 前述閘極電極之上部形成第2接觸孔之工程。 2 5 ..如申請專利範圍第2 4項記載之半導體積體電 路裝置之製造方法，其中前述第1絕緣膜以及前述第2絕 緣膜係由氮化矽形成，前述第3絕緣膜係由氧化矽膜形成 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 2 裝 路 電含 體包 積更 0 ， 導後 半之 之程 載工 記 } 項 h 4 ( 2 述 第r 圍在 範中 利其 專，， 請法 申方 如造 .製 6 之 3 第 第 述 述 前 前 過 及 通 以 成 部 形 內 ， 之 膜 孔呈電 接h 2 2膜第 第1 述 、 導前 1 2 化 第m案 述成圖 前形由 在部藉 上 .1 之 j C 膜 C 緣 絕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10 - ABCD 46674 9 六、申請專利範圍 1接觸孔，被與前述聞極電極導電接續之第1配.線，以及 通過前述第2接觸孔，.被與前述閘極電極導電接續之第2 配線之工程。 2 7 . —種半導體積體電路裝置之製造方法，其特徵 係包含以下工程： (a )在形成於半導體基板之主面上之第1絕緣膜形 成溝後，在前述溝之內部以及前述第1絕緣膜之上部形成 矽層之工程； (b )在前述溝的內部之前述矽層之上部選擇性地形 成第2絕緣膜，選擇性去除前述溝的外部之前述矽層之工 壬口 . 不壬， (c )去除即述溝的內部之目丨』述第2絕緣膜後，在前 述矽層形成凹凸之工程； (d )在前述凹凸被形成之前述矽層之上部形成電介 質膜，在前述電介質膜之上部形成導電膜之工程。 2 8 ·如申請專利範圍第2 7項記載之半導體積體電 路裝置之製造方法，其中前述矽層由非晶質矽形成。 2 9 ·如申請專利範圍第2 7項記載之半導體積體電 路裝置之製造方法，其中前述第1絕緣膜由氧化砂形成， 前述第2絕緣膜由光阻劑形成。 3 0 .如申請專利範圍第2 7項記載之半導體積體電 路裝置之製造方法，其中藉由在前述矽層之表面成長矽粒 以形成前述矽層之前述凹凸。 3 1 .如申請專利範圍第2 9項記載之半導體積體電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----—-----:衣-- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 466749 A8 B8 C8 D8 六、申請專利範圍 路裝置之製造方法，其中前述（b )工程爲包含： (b - 1 )在前述溝的內部以及前述第1絕緣膜之上 部形成光阻膜後’藉由對前述光阻膜照射曝光之光，選擇 性曝光前述溝之外部之前述光阻膜之工程； (b - 2 )去除即述光阻膜之曝光部，在前述溝之內 部殘留前述光阻膜之未曝光部之工程； (b - 3 )藉由以前述光阻膜爲光罩之蝕刻，去除前 述溝之外部之前述矽層之工程。 3 2 ·如申請專利範圍第2 7〜3 1項中任一項記載 之半導體積體電路裝置之製造方法，其中前述凹凸被形成 之前述矽層係構成電容元件之第1電極，前述電介質膜構 成前述電容元件之電容絕緣膜，前述導電膜構成前述電容 元件之第2電極。 3 3 · —種半導體積體電路裝置之製造方法，其特徵 係包含以下工程： (a )在形成於半導體基板之主面上之第1絕緣膜形 成溝後，在前述溝之內部以及前述第1絕緣膜之上部形成 導電層之工程； (b )在前述導電層之上部形成光阻膜後，藉由對前 述光阻膜照射曝光之光，完全曝光前述第1絕緣膜之上部 之前述光阻膜，曝光前述溝之內部之前述光阻膜之一部份 之工程； (c )藉由顯影前述光阻膜，去除被完全曝光之區域 之前述光阻膜，在前述溝之內部殘留前述光阻膜之未曝光 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 言 經濟部智慧財產局員工消費合作社印製 46674 9 A8 B8 C8 D8 六、申請專利範圍 部之工程； (請先閲讀背面之注意事項再填寫本頁) (d)選擇性去除未與前述光阻膜覆蓋之區域之前述 導電層之工程。 3 4 ·如申請專利範圍第3 3項記載之半導體積體電 路裝置之製造方法，其中藉由以前述光阻膜爲光罩之蝕刻 進行前述導電層之選擇性去除。 3 5 · —種半導體積體電路裝置之製造方法，其特徵 係包含以下工程： (a )在半導體基板之主面上形成氧化矽膜後，在前 述氧化矽膜形成溝之工程； (b )在前述溝之內部以及前述氧化矽膜之上部形成 第1導電膜之工程； (c)以光阻膜覆蓋前述第1導電膜後，藉由對前述 光阻膜照射曝光之光，曝光前述溝之外部的前述光阻膜之 工程； (d )藉由顯影去除前述光阻膜之曝光部，在前述溝 之內部殘留前述光阻膜之未曝光部之工程； 經濟部智慧財產局員工消費合作社印製 (e )藉由以前述光阻膜爲光罩之鈾刻’去除前述氧 化矽膜之上部的前述第1導電膜之工程； (f )藉由去除前述溝之內部之前述光阻膜，在前述 溝之內部選擇性形成前述第1導電膜之工程° 3 6 .如申請專利範圍第3 5項記載之半導體積體電 路裝置之製造方法，其中藉由酸洗進行前述（f )工程之 前述光阻膜之去除。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ ^ _
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