JPH0870108A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0870108A JPH0870108A JP6206248A JP20624894A JPH0870108A JP H0870108 A JPH0870108 A JP H0870108A JP 6206248 A JP6206248 A JP 6206248A JP 20624894 A JP20624894 A JP 20624894A JP H0870108 A JPH0870108 A JP H0870108A
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- Japan
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- forming
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Abstract
(57)【要約】
【構成】 本発明は、素子分離領域の基板に適切な深さ
の溝を形成し、この溝を絶縁膜でおおうことでＬＯＣＯ
Ｓ酸化膜に代わる素子分離を構成する。 【効果】 本発明によれば、素子分離のＬＯＣＯＳ酸化
膜及びプレート電極配線による段差を生じることのない
形状にできるので、ワード線以降の加工工程を容易にす
る。更に、段差によって起因する配線間のショート等も
防止できる。
の溝を形成し、この溝を絶縁膜でおおうことでＬＯＣＯ
Ｓ酸化膜に代わる素子分離を構成する。 【効果】 本発明によれば、素子分離のＬＯＣＯＳ酸化
膜及びプレート電極配線による段差を生じることのない
形状にできるので、ワード線以降の加工工程を容易にす
る。更に、段差によって起因する配線間のショート等も
防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にトレンチ型キャパシタを有するダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関するもの
である。
し、特にトレンチ型キャパシタを有するダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関するもの
である。
【０００２】
【従来の技術】半導体記憶装置の微細化に伴い、ＤＲＡ
Ｍセルのキャパシタは、スタック型やトレンチ型のよう
に３次元構造となっている。セルが微細になっても記憶
保持に必要なキャパシタ容量が変わらないが、１つのセ
ルの中でキャパシタがしめる面積は減少する。そのため
十分なキャパシタ容量を確保するために、高密度ＤＲＡ
Ｍにおいてキャパシタ構造はスタック型やトレンチ型の
ような３次元構造となっている。このうちトレンチ型Ｄ
ＲＡＭでは、基板の垂直方向に十分に深いトレンチを加
工しその内壁を蓄積電極として利用し面積を増加させる
ことで十分な容量を得ている。トレンチ型ＤＲＡＭは、
スタック型ＤＲＡＭのような蓄積電極による大きな加工
段差を生じることがないためビット線よりも上層の配線
加工に大変有利である。またトレンチ型では、トレンチ
の深さと開口部の面積でキャパシタ容量が決まるため、
デザインルールが微細化されてもトレンチを深くするこ
とで必要な面積が確保される。それに対し、スタック型
ＤＲＡＭの場合、上記の理由から極端に高い蓄積電極を
形成することは望ましくないのでフィン型やクラウン型
の構造や蓄積電極表面を粗面化することで面積をかせぐ
か、キャパシタ絶縁膜に高誘電体材料（タンタル酸化
膜、チタン酸ストロンチウム等）を用いる等が必要で、
微細加工や信頼性といった面から不利である。
Ｍセルのキャパシタは、スタック型やトレンチ型のよう
に３次元構造となっている。セルが微細になっても記憶
保持に必要なキャパシタ容量が変わらないが、１つのセ
ルの中でキャパシタがしめる面積は減少する。そのため
十分なキャパシタ容量を確保するために、高密度ＤＲＡ
Ｍにおいてキャパシタ構造はスタック型やトレンチ型の
ような３次元構造となっている。このうちトレンチ型Ｄ
ＲＡＭでは、基板の垂直方向に十分に深いトレンチを加
工しその内壁を蓄積電極として利用し面積を増加させる
ことで十分な容量を得ている。トレンチ型ＤＲＡＭは、
スタック型ＤＲＡＭのような蓄積電極による大きな加工
段差を生じることがないためビット線よりも上層の配線
加工に大変有利である。またトレンチ型では、トレンチ
の深さと開口部の面積でキャパシタ容量が決まるため、
デザインルールが微細化されてもトレンチを深くするこ
とで必要な面積が確保される。それに対し、スタック型
ＤＲＡＭの場合、上記の理由から極端に高い蓄積電極を
形成することは望ましくないのでフィン型やクラウン型
の構造や蓄積電極表面を粗面化することで面積をかせぐ
か、キャパシタ絶縁膜に高誘電体材料（タンタル酸化
膜、チタン酸ストロンチウム等）を用いる等が必要で、
微細加工や信頼性といった面から不利である。
【０００３】図１１は、通常用いられているトレンチ型
キャパシタ４００を用いたＤＲＡＭの従来例である。こ
の場合、素子分離４０５を選択酸化法（ＬＯＣＯＳ）で
形成する。ついで基板４０１に十分に深いトレンチ４０
２を形成する。トレンチ内壁には基板と反対の導電型を
もつ拡散層４０４を形成し、蓄積電極とする。つづいて
トレンチ内壁にキャパシタ絶縁膜４０６形成し、プレー
ト電極４０７となる多結晶シリコンを堆積させパターン
ニングを行う。このプレート電極表面を絶縁膜４０８で
保護した後、熱酸化によりゲート絶縁膜４０９を形成、
ワード線となるゲート電極４１０をＣＶＤ方で形成しパ
ターニングをほどこす。そしてこのトランスファーゲー
トのソース／ドレイン４１１となる拡散層を蓄積電極と
なる拡散層と同じ導電型で形成する。この時この二つの
拡散層が接続される。この後層間絶縁膜を堆積し、ビッ
ト線４１３とソース／ドレイン４１１との接続を行うコ
ンタクトホールを形成し、ビット線となる電極材料を形
成しパターニングを行う。以上によりトレンチ型ＤＲＡ
Ｍが形成される。
キャパシタ４００を用いたＤＲＡＭの従来例である。こ
の場合、素子分離４０５を選択酸化法（ＬＯＣＯＳ）で
形成する。ついで基板４０１に十分に深いトレンチ４０
２を形成する。トレンチ内壁には基板と反対の導電型を
もつ拡散層４０４を形成し、蓄積電極とする。つづいて
トレンチ内壁にキャパシタ絶縁膜４０６形成し、プレー
ト電極４０７となる多結晶シリコンを堆積させパターン
ニングを行う。このプレート電極表面を絶縁膜４０８で
保護した後、熱酸化によりゲート絶縁膜４０９を形成、
ワード線となるゲート電極４１０をＣＶＤ方で形成しパ
ターニングをほどこす。そしてこのトランスファーゲー
トのソース／ドレイン４１１となる拡散層を蓄積電極と
なる拡散層と同じ導電型で形成する。この時この二つの
拡散層が接続される。この後層間絶縁膜を堆積し、ビッ
ト線４１３とソース／ドレイン４１１との接続を行うコ
ンタクトホールを形成し、ビット線となる電極材料を形
成しパターニングを行う。以上によりトレンチ型ＤＲＡ
Ｍが形成される。
【０００４】この従来のトレンチ型キャパシタを用いた
ＤＲＡＭの場合、ワード線を形成する前に素子分離のＬ
ＯＣＯＳ酸化膜により段差が存在するだけでなく、キャ
パシタのプレート電極の配線がセル部を通過するため、
スタック型で問題となるほど大きな段差ではないが、必
然的に段差が生じる。
ＤＲＡＭの場合、ワード線を形成する前に素子分離のＬ
ＯＣＯＳ酸化膜により段差が存在するだけでなく、キャ
パシタのプレート電極の配線がセル部を通過するため、
スタック型で問題となるほど大きな段差ではないが、必
然的に段差が生じる。
【０００５】
【発明が解決しようとする課題】トレンチ型ＤＲＡＭを
作成する際に、これらの段差は、キャパシタ形成後、ワ
ード線となるゲート電極を加工する際に問題が生じる。
第１にワード線を加工するリソグラフィの際、段差によ
り光が反射し、段差よりも低い部分、特にゲートのチャ
ネル部になる部分のレジストが細くなり、反応性イオン
エッチング（ＲＩＥ）で加工するときゲート電極が細く
なってしまう。つまりトランスファーゲートのゲート長
が設計寸法よりも細くなってしまう。サブミクロン以下
のデザインルールのもとでは、トランジスタのショート
チャネル効果はかなり厳しくなっており、ゲート長が細
くなるとトランジスタのしきい値低下し、蓄積電極に保
持された記憶内容がトランジスタのサブスレッショルド
リークで徐々に失われＤＲＡＭの記憶保持特性が劣化す
る。逆にチャネル部分のゲート寸法を合わせると段差上
や平坦部では寸法が太くなり、ワード線同志のショート
か発生する可能性があり問題となる。
作成する際に、これらの段差は、キャパシタ形成後、ワ
ード線となるゲート電極を加工する際に問題が生じる。
第１にワード線を加工するリソグラフィの際、段差によ
り光が反射し、段差よりも低い部分、特にゲートのチャ
ネル部になる部分のレジストが細くなり、反応性イオン
エッチング（ＲＩＥ）で加工するときゲート電極が細く
なってしまう。つまりトランスファーゲートのゲート長
が設計寸法よりも細くなってしまう。サブミクロン以下
のデザインルールのもとでは、トランジスタのショート
チャネル効果はかなり厳しくなっており、ゲート長が細
くなるとトランジスタのしきい値低下し、蓄積電極に保
持された記憶内容がトランジスタのサブスレッショルド
リークで徐々に失われＤＲＡＭの記憶保持特性が劣化す
る。逆にチャネル部分のゲート寸法を合わせると段差上
や平坦部では寸法が太くなり、ワード線同志のショート
か発生する可能性があり問題となる。
【０００６】第２に段差が急峻な場合、ワード線を加工
すると異方性エッチングであるＲＩＥを用いて加工する
ために段差にそって、ワード線材料が残ってしまい、隣
合うワード線どうしや他の配線との間にショートが生じ
てしまう。この残差がなくなるように十分にＲＩＥを行
った場合、平坦な素子領域にとってはエッチングがオー
バーとなりすぎて、ゲート絶縁膜でエッチングが止まら
ず、基板にダメージを生じてしまう。これらはＤＲＡＭ
を作成する上で極めて問題である。
すると異方性エッチングであるＲＩＥを用いて加工する
ために段差にそって、ワード線材料が残ってしまい、隣
合うワード線どうしや他の配線との間にショートが生じ
てしまう。この残差がなくなるように十分にＲＩＥを行
った場合、平坦な素子領域にとってはエッチングがオー
バーとなりすぎて、ゲート絶縁膜でエッチングが止まら
ず、基板にダメージを生じてしまう。これらはＤＲＡＭ
を作成する上で極めて問題である。
【０００７】
【課題を解決するための手段】まず素子分離はＬＯＣＯ
Ｓ酸化膜によるものではなく、素子分離領域の基板に適
切な深さの溝を形成する。この溝を絶縁膜でおおうこと
でＬＯＣＯＳ酸化膜にかわる素子分離を構成する。この
素子分離領域は、元の基板表面より上の領域には形成さ
れないので段差を生じない。
Ｓ酸化膜によるものではなく、素子分離領域の基板に適
切な深さの溝を形成する。この溝を絶縁膜でおおうこと
でＬＯＣＯＳ酸化膜にかわる素子分離を構成する。この
素子分離領域は、元の基板表面より上の領域には形成さ
れないので段差を生じない。
【０００８】またプレート電極配線をトレンチの中及び
この素子分離溝中に埋め込むことで形成する。このとき
プレート電極はトレンチ中はキャパシタ絶縁膜により、
素子分離溝中は上記の絶縁膜により基板と絶縁される。
プレート電極は、素子分離溝中に元の基板表面よりも低
い位置に埋め込み、その表面は絶縁膜で保護し、ゲート
絶縁膜形成時点で基板表面が全く平坦であるようにす
る。
この素子分離溝中に埋め込むことで形成する。このとき
プレート電極はトレンチ中はキャパシタ絶縁膜により、
素子分離溝中は上記の絶縁膜により基板と絶縁される。
プレート電極は、素子分離溝中に元の基板表面よりも低
い位置に埋め込み、その表面は絶縁膜で保護し、ゲート
絶縁膜形成時点で基板表面が全く平坦であるようにす
る。
【０００９】
【作用】よって本発明では、ワード線形成前に素子分離
のＬＯＣＯＳ酸化膜及びプレート電極配線による段差を
生じることのない形状にすることによりワード線以降の
加工を容易にする。それにより段差起因による配線間の
ショート等を防止できる。
のＬＯＣＯＳ酸化膜及びプレート電極配線による段差を
生じることのない形状にすることによりワード線以降の
加工を容易にする。それにより段差起因による配線間の
ショート等を防止できる。
【００１０】またプレート電極配線は、基板と絶縁され
た素子分離溝中にセルファラインに形成できる。素子分
離溝中にプレート電極配線が形成されるが、プレート電
極は一定の電位で固定されており、また十分な厚さの絶
縁膜でプレート電極と基板は絶縁されており、フィール
ド反転防止のためのイオン注入を行うのでしきい値は大
きくなり、素子間の分離は確保できる。
た素子分離溝中にセルファラインに形成できる。素子分
離溝中にプレート電極配線が形成されるが、プレート電
極は一定の電位で固定されており、また十分な厚さの絶
縁膜でプレート電極と基板は絶縁されており、フィール
ド反転防止のためのイオン注入を行うのでしきい値は大
きくなり、素子間の分離は確保できる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図３は本発明の第１の実施例を示
したものである。通常のトレンチ型ＤＲＡＭに対し、素
子分離がＬＯＣＯＳではなく浅い溝によって行われ、プ
レート電極がこの素子分離溝中に基板よりも低い位置に
形成されており、ワード線の下は完全に平坦化がなされ
ている。尚、図中の符号１０はビット線、１１はトレン
チ、１２ばビット線コンタクト、１３はワード線、１４
は素子領域、１５はプレート電極、１６は素子分離電
極、１７は層間絶縁膜、１８はゲート絶縁膜１９は絶縁
膜、２０と２８はｎ型拡散層、２１はキャパシタ絶縁
膜、２２はＰ型基板を夫々示す。
に説明する。図１乃至図３は本発明の第１の実施例を示
したものである。通常のトレンチ型ＤＲＡＭに対し、素
子分離がＬＯＣＯＳではなく浅い溝によって行われ、プ
レート電極がこの素子分離溝中に基板よりも低い位置に
形成されており、ワード線の下は完全に平坦化がなされ
ている。尚、図中の符号１０はビット線、１１はトレン
チ、１２ばビット線コンタクト、１３はワード線、１４
は素子領域、１５はプレート電極、１６は素子分離電
極、１７は層間絶縁膜、１８はゲート絶縁膜１９は絶縁
膜、２０と２８はｎ型拡散層、２１はキャパシタ絶縁
膜、２２はＰ型基板を夫々示す。
【００１２】図４乃至図９により本発明の第１の実施例
の製造方法を説明する。まずｐ型のシリコン基板２２の
表面をシリコン酸化膜２３及びシリコン窒化膜２４から
なる絶縁膜でおおい、素子分離に用いる溝２５をパター
ンニングし形成する（図４（ａ），（ｂ），（ｃ））。
この溝２５の下部にフィールド反転防止のためボロンを
イオン注入する。形成した溝表面を熱酸化により適切な
厚さ酸化され酸化膜１９が形成される。このとき基板表
面はシリコン酸化膜でおおわれており酸化されない（図
４（ｄ），（ｅ），（ｆ））。次にキャパシタとなる十
分に深いトレンチ１１を形成する（図５（ａ），
（ｂ），（ｃ））。この形成したトレンチ表面は、キャ
パシタの蓄積電極として用いるのでこの内面にヒ素（Ａ
ｓ）をイオン注入法を用いてドープし、適切な温度にお
いてアニールを施すことによりｎ型の拡散層２０を形成
する。このとき、トランスファーゲートのチャネル領域
となる基板表面及び素子分離用の溝２５は十分や厚さの
絶縁膜１９におおわれておりｎ型拡散層２０は形成され
ない。
の製造方法を説明する。まずｐ型のシリコン基板２２の
表面をシリコン酸化膜２３及びシリコン窒化膜２４から
なる絶縁膜でおおい、素子分離に用いる溝２５をパター
ンニングし形成する（図４（ａ），（ｂ），（ｃ））。
この溝２５の下部にフィールド反転防止のためボロンを
イオン注入する。形成した溝表面を熱酸化により適切な
厚さ酸化され酸化膜１９が形成される。このとき基板表
面はシリコン酸化膜でおおわれており酸化されない（図
４（ｄ），（ｅ），（ｆ））。次にキャパシタとなる十
分に深いトレンチ１１を形成する（図５（ａ），
（ｂ），（ｃ））。この形成したトレンチ表面は、キャ
パシタの蓄積電極として用いるのでこの内面にヒ素（Ａ
ｓ）をイオン注入法を用いてドープし、適切な温度にお
いてアニールを施すことによりｎ型の拡散層２０を形成
する。このとき、トランスファーゲートのチャネル領域
となる基板表面及び素子分離用の溝２５は十分や厚さの
絶縁膜１９におおわれておりｎ型拡散層２０は形成され
ない。
【００１３】続いてキャパシタ絶縁膜を形成する。プレ
ート電極１５となるリンもしくはヒ素をドープしたｎ型
の多結晶シリコンをＬＰＣＶＤ法を用いてトレンチ及び
素子分離溝が十分に埋まる厚さ形成する（図６（ａ），
（ｂ），（ｃ））。この多結晶シリコンは、アンドープ
多結晶を形成した後リンもしくはヒ素をイオン注入し適
切なアニールを施し形成してもよい。続いてこの形成し
た多結晶シリコンを適切な全面エッチングにより基板表
面よりも低い適切な位置までエッチバックする。このと
きトランスファーゲートのチャネル領域にはこの多結晶
シリコンが残らないようにする。次にこの多結晶シリコ
ン表面を熱酸化法により酸化して絶縁膜２６を形成する
（図７（ａ），（ｂ），（ｃ））。この後基板表面に残
っているキャパシタ絶縁膜とシリコン窒化膜を適切なエ
ッチングにより除去する。また表面に残っているシリコ
ン酸化膜をトランスファーゲートのチャネル領域の部分
のみフッ化アンモニウム等を用いて除去する。この時点
でチャネル領域と素子分離領域とに段差が生じないよう
にプレート電極となる多結晶シリコンのエッチングを調
整する。この後、ゲート絶縁膜を熱酸化法により薄い形
成し、続いてワード線となるゲート電極をＬＰＣＶＤで
ｎ型の多結晶シリコンを用いて形成する。この多結晶シ
リコンをＲＩＥを用いてパターンニングする。そしてト
ランスファーゲートのソース及びドレインのｎ型拡散層
をイオン注入でリンもしくはヒ素をドープし適切な熱処
理を行い形成する（図８（ａ），（ｂ），（ｃ））。続
いて層間絶縁膜２７をＣＶＤ法で形成し、ビット線とト
ランスファーゲートのソースもしくはドレイン拡散層と
を接続するためのコンタクトホール１２をパターンニン
グする。そしてビット線１０を構成するタングステンシ
リサイドを堆積し、パターンニングする（図９（ａ），
（ｂ），（ｃ））。
ート電極１５となるリンもしくはヒ素をドープしたｎ型
の多結晶シリコンをＬＰＣＶＤ法を用いてトレンチ及び
素子分離溝が十分に埋まる厚さ形成する（図６（ａ），
（ｂ），（ｃ））。この多結晶シリコンは、アンドープ
多結晶を形成した後リンもしくはヒ素をイオン注入し適
切なアニールを施し形成してもよい。続いてこの形成し
た多結晶シリコンを適切な全面エッチングにより基板表
面よりも低い適切な位置までエッチバックする。このと
きトランスファーゲートのチャネル領域にはこの多結晶
シリコンが残らないようにする。次にこの多結晶シリコ
ン表面を熱酸化法により酸化して絶縁膜２６を形成する
（図７（ａ），（ｂ），（ｃ））。この後基板表面に残
っているキャパシタ絶縁膜とシリコン窒化膜を適切なエ
ッチングにより除去する。また表面に残っているシリコ
ン酸化膜をトランスファーゲートのチャネル領域の部分
のみフッ化アンモニウム等を用いて除去する。この時点
でチャネル領域と素子分離領域とに段差が生じないよう
にプレート電極となる多結晶シリコンのエッチングを調
整する。この後、ゲート絶縁膜を熱酸化法により薄い形
成し、続いてワード線となるゲート電極をＬＰＣＶＤで
ｎ型の多結晶シリコンを用いて形成する。この多結晶シ
リコンをＲＩＥを用いてパターンニングする。そしてト
ランスファーゲートのソース及びドレインのｎ型拡散層
をイオン注入でリンもしくはヒ素をドープし適切な熱処
理を行い形成する（図８（ａ），（ｂ），（ｃ））。続
いて層間絶縁膜２７をＣＶＤ法で形成し、ビット線とト
ランスファーゲートのソースもしくはドレイン拡散層と
を接続するためのコンタクトホール１２をパターンニン
グする。そしてビット線１０を構成するタングステンシ
リサイドを堆積し、パターンニングする（図９（ａ），
（ｂ），（ｃ））。
【００１４】図１０は、本発明の第２の実施例を示した
図である。セルが直列に２個以上つながれたＮＡＮＤ型
ＤＲＡＭである。この場合、ビット線とトランスファー
ゲートのソース／ドレインとのコンタクトがセル数個に
１個割合でしか存在しないため、セル面積の縮小となり
微細化に有利な構造である。
図である。セルが直列に２個以上つながれたＮＡＮＤ型
ＤＲＡＭである。この場合、ビット線とトランスファー
ゲートのソース／ドレインとのコンタクトがセル数個に
１個割合でしか存在しないため、セル面積の縮小となり
微細化に有利な構造である。
【００１５】
【発明の効果】本発明では、素子分離ＬＯＣＯＳ酸化膜
及びプレート電極配線による段差を生じることのない形
状にすることによりワード線以降の加工を容易にする。
それにより段差起因による配線間のショート等を防止で
きる。
及びプレート電極配線による段差を生じることのない形
状にすることによりワード線以降の加工を容易にする。
それにより段差起因による配線間のショート等を防止で
きる。
【００１６】プレート電極配線は、基板と絶縁された素
子分離溝中にセルフアラインに形成できる。リソグラフ
ィを用いずにプレート電極が形成でき、工程が簡素化で
きる。素子分離溝中にプレート電極配線が形成される
が、プレート電極は一定の電位で固定されており、また
十分な厚さの絶縁膜でプレート電極は一定の電位で固定
されており、また十分な厚さの絶縁膜でプレート電極と
基板は絶縁されており、フィールド反転防止のためのイ
オン注入を行うのでしきい値は大きくなり、素子間の分
離は確保できる。
子分離溝中にセルフアラインに形成できる。リソグラフ
ィを用いずにプレート電極が形成でき、工程が簡素化で
きる。素子分離溝中にプレート電極配線が形成される
が、プレート電極は一定の電位で固定されており、また
十分な厚さの絶縁膜でプレート電極は一定の電位で固定
されており、また十分な厚さの絶縁膜でプレート電極と
基板は絶縁されており、フィールド反転防止のためのイ
オン注入を行うのでしきい値は大きくなり、素子間の分
離は確保できる。
【図１】 本発明の第１の実施例を示す平面図。
【図２】 図１のＡ−Ａ′面を示す断面図。
【図３】 図１のＢ−Ｂ′，Ｃ−Ｃ′面を示す断面図。
【図４】 本発明の第１の実施例の製造工程を示す図。
【図５】 図４の続きを示す図。
【図６】 図５の続きを示す図。
【図７】 図６の続きを示す図。
【図８】 図７の続きを示す図。
【図９】 図８の続きを示す図。
【図１０】 本発明の第２の実施例を示す図。
【図１１】 従来技術を示す図。
１０…ビット線 １１…トレンチ １２…ビット線コンタクト １３…ワード線 １４…素子領域 １５…プレート電極 １６…素子分離電極
Claims (4)
- 【請求項１】半導体基板の表面に形成された素子分離領
域の第１の溝と、前記第１の溝の一部に素子領域に接し
前記溝よりも深く形成された第２の溝と、この第２の溝
の内面に設けられたキャパシタの蓄積電極と、前記第２
の溝及び前記第１の溝に絶縁膜を介し設けられた前記プ
レート電極と、前記半導体基板の素子領域に形成された
ＭＯＳトランジスタを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】上記プレート電極は、上記半導体基板の表
面よりも低い位置に形成されたことを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】第１導電型の半導体基板の素子分離領域に
一定の深さに第１の溝を形成する工程と、この第１の溝
表面に絶縁膜を形成する工程と、素子領域に接し第１の
溝の一部にさらに深い第２の溝を形成する工程と、前記
第２の溝の内壁に第２導電型のキャパシタの蓄積電極を
形成する工程と、前記第２の溝表面にキャパシタ絶縁膜
を形成する工程と、前記第２の溝のキャパシタ絶縁膜及
び前記第１の溝の絶縁膜を介し前記半導体基板と絶縁さ
れたプレート電極を溝中に埋め込み形成する工程と、前
記プレート電極の表面に絶縁膜を形成する工程と、前記
素子領域にＭＯＳトランジスタのゲート絶縁膜を形成す
る工程と、ゲート電極を形成する工程と、前記ＭＯＳト
ランジスタのソースまたはドレイン領域の一方が前記キ
ャパシタの蓄積電極と電気的に接続するように第２導電
型のソース及びドレインを形成する工程とを備えたこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項４】前記請求項１の半導体記憶装置が２個以
上、キャパシタの蓄積電極とトランジタのソースまたは
ドレインと直列に接続され、一端のＭＯＳトランジスタ
ソースまたはドレインがビット線と接続していることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206248A JPH0870108A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206248A JPH0870108A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870108A true JPH0870108A (ja) | 1996-03-12 |
Family
ID=16520195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206248A Pending JPH0870108A (ja) | 1994-08-31 | 1994-08-31 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870108A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19903597A1 (de) * | 1999-01-29 | 2000-08-10 | Siemens Ag | Herstellverfahren für einen Isolationsgraben unter Verwendung einer Hilfsschicht |
| US7271056B2 (en) | 2005-07-12 | 2007-09-18 | United Microelectronics Corp. | Method of fabricating a trench capacitor DRAM device |
| CN100424856C (zh) * | 2005-07-20 | 2008-10-08 | 联华电子股份有限公司 | 制作沟渠电容动态随机存取存储器元件的方法 |
-
1994
- 1994-08-31 JP JP6206248A patent/JPH0870108A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6255193B1 (en) | 1999-01-29 | 2001-07-03 | Infineon Technologies Ag | Method for fabricating an isolation trench using an auxiliary layer |
| DE19903597C2 (de) * | 1999-01-29 | 2001-09-27 | Infineon Technologies Ag | Herstellverfahren für einen Isolationsgraben unter Verwendung einer Hilfsschicht |
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