JP2001015712A5 - - Google Patents
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Description
【特許請求の範囲】
【請求項1】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜に溝またはスルーホールを形成して前記第1導電膜を露出する工程、
(b)前記溝またはスルーホールの内部および前記第1絶縁膜の上部に、前記溝またはスルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(c)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、少なくとも前記溝またはスルーホールの外部の前記フォトレジスト膜および前記溝またはスルーホールに埋め込まれた上部のフォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を除去し、前記溝またはスルーホールの内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝またはスルーホールの内部に前記第2導電膜を残す工程。
【請求項2】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項3】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項4】 請求項1記載の半導体集積回路装置の製造方法において、前記(d)工程における前記フォトレジスト膜の露光部の除去は、前記フォトレジスト膜を現像することによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項5】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部に露出した前記第2導電膜の表面に第3導電膜を選択成長させることによって、前記溝またはスルーホールの内部に前記第3導電膜を埋め込む工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項6】 請求項5記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項7】 請求項5記載の半導体集積回路装置の製造方法において、前記第3導電膜はタングステンまたはアルミニウム合金からなることを特徴とする半導体集積回路装置の製造方法。
【請求項8】 請求項5記載の半導体集積回路装置の製造方法において、前記(f)工程の後、
(h)前記第1絶縁膜の上部に第4導電膜を形成し、前記溝またはスルーホールの内部の前記第3導電膜を介して前記第4導電膜と前記第1導電膜とを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項9】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部および前記第1絶縁膜の上部に第5導電膜を形成する工程、
(g)前記第5導電膜の表面に第6導電膜を選択成長させた後、前記溝またはスルーホールの外部の前記第6導電膜および前記第5導電膜を除去し、前記溝またはスルーホールの内部に前記第6導電膜および前記第5導電膜を残す工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項10】 請求項9記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたは窒化タンタルからなることを特徴とする半導体集積回路装置の製造方法。
【請求項11】 請求項9記載の半導体集積回路装置の製造方法において、前記第5導電膜および前記第6導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項12】 請求項9記載の半導体集積回路装置の製造方法において、前記第6導電膜および前記第5導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項13】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜にスルーホールを形成し、前記第1導電膜を露出する工程、
(b)前記スルーホールの内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、配線溝形成用のマスクを用いて前記スルーホールの内部の前記フォトレジスト膜の上部および前記スルーホールを露出するように形成される配線溝形成領域の前記フォトレジスト膜を選択的に露光する工程、
(c)前記フォトレジスト膜の露光部を除去し、前記第1絶縁膜の上部の一部および前記スルーホールの内部の一部に前記フォトレジスト膜の未露光部を残して前記スルーホールを露出した配線溝パターンを形成する工程、
(d)前記配線溝パターンのフォトレジスト膜をマスクにして前記第1絶縁膜をエッチングすることにより、前記第1絶縁膜に配線溝を形成する工程、
(e)前記配線溝パターンおよびスルーホール内部のフォトレジスト膜を除去した後、前記第1絶縁膜の上部、前記配線溝の内部および前記スルーホールの内部に、前記スルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(f)前記第1絶縁膜の上部の前記第2導電膜を化学機械研磨法で除去することによって、前記配線溝の内部および前記スルーホールの内部に前記第2導電膜からなる埋込み配線を形成する工程。
【請求項14】 請求項13記載の半導体集積回路装置の製造方法において、前記第2導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項15】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜および前記第1導電膜をパターニングすることによって、その上部が前記第1絶縁膜で覆われた前記第1導電膜からなるゲート電極を形成する工程、
(b)前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程、
(c)前記ゲート電極が形成された前記半導体基板上に第2絶縁膜を形成した後、前記第2絶縁膜の上部に、前記第1絶縁膜および前記第2絶縁膜とはエッチングの選択比が異なる第3絶縁膜を形成する工程、
(d)第1フォトレジスト膜をマスクにして前記第3絶縁膜をエッチングすることにより、前記半導体領域の上部の前記第2絶縁膜に達する第1溝および前記ゲート電極の上部の前記第2絶縁膜に達する第2溝を形成する工程、
(e)前記第1フォトレジスト膜を除去した後、前記第1、第2溝の内部および前記第3絶縁膜の上部に第2フォトレジスト膜を形成する工程、
(f)前記第2フォトレジスト膜に露光光を照射することによって、前記第2溝の内部および前記第3絶縁膜の上部の前記第2フォトレジスト膜を露光した後、前記第2フォトレジスト膜の露光部を除去することによって、前記第1溝の内部に前記第2フォトレジスト膜の未露光部を残す工程、
(g)前記第1溝の内部の前記未露光部の第2フォトレジスト膜をマスクにしたエッチングで前記第2溝の底部の前記第2絶縁膜およびその下部の前記第1絶縁膜の一部をエッチングする工程、
(h)前記未露光部の第2フォトレジスト膜を除去した後、前記第1溝の下部の前記第2絶縁膜および前記第2溝の下部の前記第1絶縁膜をエッチングすることによって、前記半導体領域の上部に第1コンタクトホールを形成し、前記ゲート電極の上部に第2コンタクトホールを形成する工程。
【請求項16】 請求項15記載の半導体集積回路装置の製造方法において、前記第1絶縁膜および前記第2絶縁膜は窒化シリコンからなり、前記第3絶縁膜は酸化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項17】 請求項15記載の半導体集積回路装置の製造方法において、前記(h)工程の後、
(i)前記第1、第2コンタクトホールの内部および前記第3絶縁膜の上部に第2導電膜を形成する工程、
(j)前記第2導電膜をパターニングすることによって、前記第1コンタクトホールを通じて前記半導体領域に電気的に接続される第1配線および前記第2コンタクトホールを通じて前記ゲート電極に電気的に接続される第2配線を形成する工程、をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項18】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部にシリコン層を形成する工程、
(b)前記溝の内部の前記シリコン層の上部に選択的に第2絶縁膜を形成し、前記溝の外部の前記シリコン層を選択的に除去する工程、
(c)前記溝の内部の前記第2絶縁膜を除去した後、前記シリコン層に凹凸を形成する工程、
(d)前記凹凸が形成された前記シリコン層の上部に誘電体膜を形成し、前記誘電体膜の上部に導電膜を形成する工程。
【請求項19】 請求項18記載の半導体集積回路装置の製造方法において、前記シリコン層はアモルファスシリコンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項20】 請求項18記載の半導体集積回路装置の製造方法において、前記第1絶縁膜は酸化シリコンからなり、前記第2絶縁膜はフォトレジストからなることを特徴とする半導体集積回路装置の製造方法。
【請求項21】 請求項18記載の半導体集積回路装置の製造方法において、前記シリコン層の前記凹凸は、前記シリコン層の表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項22】 請求項20記載の半導体集積回路装置の製造方法において、前記(b)工程は、
(b−1)前記溝の内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を選択的に露光する工程、
(b−2)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(b−3)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記溝の外部の前記シリコン層を除去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項23】 請求項18〜22のいずれか一項に記載の半導体集積回路装置の製造方法において、前記凹凸が形成された前記シリコン層は容量素子の第1電極を構成し、前記誘電体膜は前記容量素子の容量絶縁膜を構成し、前記導電膜は前記容量素子の第2電極を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項24】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部に導電層を形成する工程、
(b)前記導電層の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記第1絶縁膜の上部の前記フォトレジスト膜を完全に露光し、前記溝の内部の前記フォトレジスト膜の上部を露光する工程、
(c)前記フォトレジスト膜を現像することによって、完全に露光された領域の前記フォトレジスト膜を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(d)前記未露光部のフォトレジスト膜で覆われていない領域の前記導電層を選択的に除去する工程。
【請求項25】 請求項24記載の半導体集積回路装置の製造方法において、前記導電層の選択的な除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項26】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に酸化シリコン膜を形成した後、前記酸化シリコン膜に溝を形成する工程、
(b)前記溝の内部および前記酸化シリコン膜の上部に第1導電膜を形成する工程、
(c)前記第1導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を現像により除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記酸化シリコン膜の上部の前記第1導電膜を除去する工程、
(f)前記溝の内部の前記未露光部のフォトレジスト膜を除去することによって、前記溝の内部に前記第1導電膜を選択的に形成する工程。
【請求項27】 請求項26記載の半導体集積回路装置の製造方法において、前記(f)工程における前記未露光部のフォトレジスト膜の除去は、アッシングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項1】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜に溝またはスルーホールを形成して前記第1導電膜を露出する工程、
(b)前記溝またはスルーホールの内部および前記第1絶縁膜の上部に、前記溝またはスルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(c)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、少なくとも前記溝またはスルーホールの外部の前記フォトレジスト膜および前記溝またはスルーホールに埋め込まれた上部のフォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を除去し、前記溝またはスルーホールの内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝またはスルーホールの内部に前記第2導電膜を残す工程。
【請求項2】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項3】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項4】 請求項1記載の半導体集積回路装置の製造方法において、前記(d)工程における前記フォトレジスト膜の露光部の除去は、前記フォトレジスト膜を現像することによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項5】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部に露出した前記第2導電膜の表面に第3導電膜を選択成長させることによって、前記溝またはスルーホールの内部に前記第3導電膜を埋め込む工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項6】 請求項5記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項7】 請求項5記載の半導体集積回路装置の製造方法において、前記第3導電膜はタングステンまたはアルミニウム合金からなることを特徴とする半導体集積回路装置の製造方法。
【請求項8】 請求項5記載の半導体集積回路装置の製造方法において、前記(f)工程の後、
(h)前記第1絶縁膜の上部に第4導電膜を形成し、前記溝またはスルーホールの内部の前記第3導電膜を介して前記第4導電膜と前記第1導電膜とを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項9】 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部および前記第1絶縁膜の上部に第5導電膜を形成する工程、
(g)前記第5導電膜の表面に第6導電膜を選択成長させた後、前記溝またはスルーホールの外部の前記第6導電膜および前記第5導電膜を除去し、前記溝またはスルーホールの内部に前記第6導電膜および前記第5導電膜を残す工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項10】 請求項9記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたは窒化タンタルからなることを特徴とする半導体集積回路装置の製造方法。
【請求項11】 請求項9記載の半導体集積回路装置の製造方法において、前記第5導電膜および前記第6導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項12】 請求項9記載の半導体集積回路装置の製造方法において、前記第6導電膜および前記第5導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項13】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜にスルーホールを形成し、前記第1導電膜を露出する工程、
(b)前記スルーホールの内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、配線溝形成用のマスクを用いて前記スルーホールの内部の前記フォトレジスト膜の上部および前記スルーホールを露出するように形成される配線溝形成領域の前記フォトレジスト膜を選択的に露光する工程、
(c)前記フォトレジスト膜の露光部を除去し、前記第1絶縁膜の上部の一部および前記スルーホールの内部の一部に前記フォトレジスト膜の未露光部を残して前記スルーホールを露出した配線溝パターンを形成する工程、
(d)前記配線溝パターンのフォトレジスト膜をマスクにして前記第1絶縁膜をエッチングすることにより、前記第1絶縁膜に配線溝を形成する工程、
(e)前記配線溝パターンおよびスルーホール内部のフォトレジスト膜を除去した後、前記第1絶縁膜の上部、前記配線溝の内部および前記スルーホールの内部に、前記スルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(f)前記第1絶縁膜の上部の前記第2導電膜を化学機械研磨法で除去することによって、前記配線溝の内部および前記スルーホールの内部に前記第2導電膜からなる埋込み配線を形成する工程。
【請求項14】 請求項13記載の半導体集積回路装置の製造方法において、前記第2導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項15】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜および前記第1導電膜をパターニングすることによって、その上部が前記第1絶縁膜で覆われた前記第1導電膜からなるゲート電極を形成する工程、
(b)前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程、
(c)前記ゲート電極が形成された前記半導体基板上に第2絶縁膜を形成した後、前記第2絶縁膜の上部に、前記第1絶縁膜および前記第2絶縁膜とはエッチングの選択比が異なる第3絶縁膜を形成する工程、
(d)第1フォトレジスト膜をマスクにして前記第3絶縁膜をエッチングすることにより、前記半導体領域の上部の前記第2絶縁膜に達する第1溝および前記ゲート電極の上部の前記第2絶縁膜に達する第2溝を形成する工程、
(e)前記第1フォトレジスト膜を除去した後、前記第1、第2溝の内部および前記第3絶縁膜の上部に第2フォトレジスト膜を形成する工程、
(f)前記第2フォトレジスト膜に露光光を照射することによって、前記第2溝の内部および前記第3絶縁膜の上部の前記第2フォトレジスト膜を露光した後、前記第2フォトレジスト膜の露光部を除去することによって、前記第1溝の内部に前記第2フォトレジスト膜の未露光部を残す工程、
(g)前記第1溝の内部の前記未露光部の第2フォトレジスト膜をマスクにしたエッチングで前記第2溝の底部の前記第2絶縁膜およびその下部の前記第1絶縁膜の一部をエッチングする工程、
(h)前記未露光部の第2フォトレジスト膜を除去した後、前記第1溝の下部の前記第2絶縁膜および前記第2溝の下部の前記第1絶縁膜をエッチングすることによって、前記半導体領域の上部に第1コンタクトホールを形成し、前記ゲート電極の上部に第2コンタクトホールを形成する工程。
【請求項16】 請求項15記載の半導体集積回路装置の製造方法において、前記第1絶縁膜および前記第2絶縁膜は窒化シリコンからなり、前記第3絶縁膜は酸化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項17】 請求項15記載の半導体集積回路装置の製造方法において、前記(h)工程の後、
(i)前記第1、第2コンタクトホールの内部および前記第3絶縁膜の上部に第2導電膜を形成する工程、
(j)前記第2導電膜をパターニングすることによって、前記第1コンタクトホールを通じて前記半導体領域に電気的に接続される第1配線および前記第2コンタクトホールを通じて前記ゲート電極に電気的に接続される第2配線を形成する工程、をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項18】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部にシリコン層を形成する工程、
(b)前記溝の内部の前記シリコン層の上部に選択的に第2絶縁膜を形成し、前記溝の外部の前記シリコン層を選択的に除去する工程、
(c)前記溝の内部の前記第2絶縁膜を除去した後、前記シリコン層に凹凸を形成する工程、
(d)前記凹凸が形成された前記シリコン層の上部に誘電体膜を形成し、前記誘電体膜の上部に導電膜を形成する工程。
【請求項19】 請求項18記載の半導体集積回路装置の製造方法において、前記シリコン層はアモルファスシリコンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項20】 請求項18記載の半導体集積回路装置の製造方法において、前記第1絶縁膜は酸化シリコンからなり、前記第2絶縁膜はフォトレジストからなることを特徴とする半導体集積回路装置の製造方法。
【請求項21】 請求項18記載の半導体集積回路装置の製造方法において、前記シリコン層の前記凹凸は、前記シリコン層の表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項22】 請求項20記載の半導体集積回路装置の製造方法において、前記(b)工程は、
(b−1)前記溝の内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を選択的に露光する工程、
(b−2)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(b−3)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記溝の外部の前記シリコン層を除去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項23】 請求項18〜22のいずれか一項に記載の半導体集積回路装置の製造方法において、前記凹凸が形成された前記シリコン層は容量素子の第1電極を構成し、前記誘電体膜は前記容量素子の容量絶縁膜を構成し、前記導電膜は前記容量素子の第2電極を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項24】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部に導電層を形成する工程、
(b)前記導電層の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記第1絶縁膜の上部の前記フォトレジスト膜を完全に露光し、前記溝の内部の前記フォトレジスト膜の上部を露光する工程、
(c)前記フォトレジスト膜を現像することによって、完全に露光された領域の前記フォトレジスト膜を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(d)前記未露光部のフォトレジスト膜で覆われていない領域の前記導電層を選択的に除去する工程。
【請求項25】 請求項24記載の半導体集積回路装置の製造方法において、前記導電層の選択的な除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項26】 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に酸化シリコン膜を形成した後、前記酸化シリコン膜に溝を形成する工程、
(b)前記溝の内部および前記酸化シリコン膜の上部に第1導電膜を形成する工程、
(c)前記第1導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を現像により除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記酸化シリコン膜の上部の前記第1導電膜を除去する工程、
(f)前記溝の内部の前記未露光部のフォトレジスト膜を除去することによって、前記溝の内部に前記第1導電膜を選択的に形成する工程。
【請求項27】 請求項26記載の半導体集積回路装置の製造方法において、前記(f)工程における前記未露光部のフォトレジスト膜の除去は、アッシングによって行うことを特徴とする半導体集積回路装置の製造方法。
Claims (36)
- 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜に溝またはスルーホールを形成して前記第1導電膜を露出する工程、
(b)前記溝またはスルーホールの内部および前記第1絶縁膜の上部に、前記溝またはスルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(c)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、少なくとも前記溝またはスルーホールの外部の前記フォトレジスト膜および前記溝またはスルーホールに埋め込まれた上部のフォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を除去し、前記溝またはスルーホールの内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝またはスルーホールの内部に前記第2導電膜を残す工程。 - 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
- 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第2導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
- 請求項1記載の半導体集積回路装置の製造方法において、前記(d)工程における前記フォトレジスト膜の露光部の除去は、前記フォトレジスト膜を現像することによって行うことを特徴とする半導体集積回路装置の製造方法。
- 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部に露出した前記第2導電膜の表面に第3導電膜を選択成長させることによって、前記溝またはスルーホールの内部に前記第3導電膜を埋め込む工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項5記載の半導体集積回路装置の製造方法において、前記第3導電膜はタングステンまたはアルミニウム合金からなることを特徴とする半導体集積回路装置の製造方法。
- 請求項5記載の半導体集積回路装置の製造方法において、前記(f)工程の後、
(h)前記第1絶縁膜の上部に第4導電膜を形成し、前記溝またはスルーホールの内部の前記第3導電膜を介して前記第4導電膜と前記第1導電膜とを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、前記(e)工程の後、
(f)前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部および前記第1絶縁膜の上部に第5導電膜を形成する工程、
(g)前記第5導電膜の表面に第6導電膜を選択成長させた後、前記溝またはスルーホールの外部の前記第6導電膜および前記第5導電膜を除去し、前記溝またはスルーホールの内部に前記第6導電膜および前記第5導電膜を残す工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項9記載の半導体集積回路装置の製造方法において、前記第2導電膜は窒化チタンまたは窒化タンタルからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項9記載の半導体集積回路装置の製造方法において、前記第5導電膜および前記第6導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
- 請求項9記載の半導体集積回路装置の製造方法において、前記第6導電膜および前記第5導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
- 半導体基板の主面に形成されたメモリセル選択用MISFETおよび前記メモリセル選択用MISFETの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
(a)半導体基板の主面にメモリセル選択用MISFETを形成し、前記メモリセル選択用MISFETの上部に第1絶縁膜を形成した後、前記第1絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用MISFETのソース、ドレインの一方に電気的に接続される第1導電膜を形成する工程、
(b)前記第1絶縁膜の上部に第2絶縁膜を形成した後、前記第2絶縁膜に溝を形成し、前記第1導電膜を露出する工程、
(c)前記溝の内部および前記第2絶縁膜の上部に、前記溝を通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(d)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
(e)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(f)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝の内部に前記第2導電膜を残す工程、
(g)前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第2絶縁膜の上部に第3絶縁膜を形成し、前記第3絶縁膜の上部に第3導電膜を形成することによって、前記第2導電膜からなる第1電極、前記第3絶縁膜からなる容量絶縁膜および前記第3導電膜からなる第2電極によって構成される情報蓄積用容量素子を形成する工程。 - 半導体基板の主面に形成されたメモリセル選択用MISFETおよび前記メモリセル選択用MISFETの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
(a)半導体基板の主面にメモリセル選択用MISFETを形成し、前記メモリセル選択用MISFETの上部に第1絶縁膜を形成した後、前記第1絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用MISFETのソース、ドレインの一方に電気的に接続される第1導電膜を形成する工程、
(b)前記第1絶縁膜の上部に第2絶縁膜を形成した後、前記第2絶縁膜に溝を形成し、前記第1導電膜を露出する工程、
(c)前記溝の内部および前記第2絶縁膜の上部に、前記溝を通じて前記第1導電膜に電気的に接続されるアモルファスシリコンからなる第2導電膜を形成する工程、
(d)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
(e)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(f)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝の内部に前記第2導電膜を残す工程、
(g)前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部に露出した前記第2導電膜の表面にシリコンの凹凸を形成する工程、
(h)前記第2導電膜を熱処理することによって多結晶化する工程、
(i)前記溝の内部および前記第2絶縁膜の上部に第3絶縁膜を形成し、前記第3絶縁膜の上部に第3導電膜を形成することによって、前記第2導電膜からなる第1電極、前記第3絶縁膜からなる容量絶縁膜および前記第3導電膜からなる第2電極によって構成される情報蓄積用容量素子を形成する工程。 - 半導体基板の主面に形成されたメモリセル選択用MISFETおよび前記メモリセル選択用MISFETの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
(a)半導体基板の主面にメモリセル選択用MISFETを形成し、前記メモリセル選択用MISFETの上部に第1絶縁膜を形成した後、前記第1絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用MISFETのソース、ドレインの一方に電気的に接続される第1導電膜を形成する工程、
(b)前記第1絶縁膜の上部に第2絶縁膜を形成した後、前記第2絶縁膜に溝を形成し、前記第1導電膜を露出する工程、
(c)前記溝の内部および前記第2絶縁膜の上部に、前記溝を通じて前記第1導電膜に電気的に接続されるアモルファスシリコンからなる第2導電膜を形成する工程、
(d)前記第2導電膜の表面にシリコンの凹凸を形成する工程、
(e)前記第2導電膜を熱処理することによって多結晶化する工程、
(f)前記第2導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
(g)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(h)前記未露光部のフォトレジスト膜で覆われていない領域の前記第2導電膜を除去することによって、前記溝の内部に前記第2導電膜を残す工程、
(i)前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部および前記第2絶縁膜の上部に第3絶縁膜を形成し、前記第3絶縁膜の上部に第3導電膜を形成することによって、前記第2導電膜からなる第1電極、前記第3絶縁膜からなる容量絶縁膜および前記第3導電膜からなる第2電極によって構成される情報蓄積用容量素子を形成する工程。 - 請求項14または15記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第2導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
- 請求項14、15または16記載の半導体集積回路装置の製造方法において、前記第2導電膜の表面の前記凹凸は、前記アモルファスシリコンの表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項14〜17のいずれか一項に記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第2導電膜を除去する際、前記溝の内部の前記第2導電膜の上端部を、前記溝の開孔端よりも下方に後退させることを特徴とする半導体集積回路装置の製造方法。
- 請求項18記載の半導体集積回路装置の製造方法において、前記第2導電膜の上端部の後退量は、前記第2導電膜の表面に形成された前記シリコンの凹凸の径とほぼ等しいことを特徴とする半導体集積回路装置の製造方法。
- 請求項13〜19のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第2絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
- 請求項13〜20のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第3絶縁膜は、高誘電率膜または強誘電体膜であることを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜にスルーホールを形成し、前記第1導電膜を露出する工程、
(b)前記スルーホールの内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、配線溝形成用のマスクを用いて前記スルーホールの内部の前記フォトレジスト膜の上部および前記スルーホールを露出するように形成される配線溝形成領域の前記フォトレジスト膜を選択的に露光する工程、
(c)前記フォトレジスト膜の露光部を除去し、前記第1絶縁膜の上部の一部および前記スルーホールの内部の一部に前記フォトレジスト膜の未露光部を残して前記スルーホールを露出した配線溝パターンを形成する工程、
(d)前記配線溝パターンのフォトレジスト膜をマスクにして前記第1絶縁膜をエッチングすることにより、前記第1絶縁膜に配線溝を形成する工程、
(e)前記配線溝パターンおよびスルーホール内部のフォトレジスト膜を除去した後、前記第1絶縁膜の上部、前記配線溝の内部および前記スルーホールの内部に、前記スルーホールを通じて前記第1導電膜に電気的に接続される第2導電膜を形成する工程、
(f)前記第1絶縁膜の上部の前記第2導電膜を化学機械研磨法で除去することによって、前記配線溝の内部および前記スルーホールの内部に前記第2導電膜からなる埋込み配線を形成する工程。 - 請求項22記載の半導体集積回路装置の製造方法において、前記第2導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に第1導電膜を形成し、前記第1導電膜の上部に第1絶縁膜を形成した後、前記第1絶縁膜および前記第1導電膜をパターニングすることによって、その上部が前記第1絶縁膜で覆われた前記第1導電膜からなるゲート電極を形成する工程、
(b)前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程、
(c)前記ゲート電極が形成された前記半導体基板上に第2絶縁膜を形成した後、前記第2絶縁膜の上部に、前記第1絶縁膜および前記第2絶縁膜とはエッチングの選択比が異なる第3絶縁膜を形成する工程、
(d)第1フォトレジスト膜をマスクにして前記第3絶縁膜をエッチングすることにより、前記半導体領域の上部の前記第2絶縁膜に達する第1溝および前記ゲート電極の上部の前記第2絶縁膜に達する第2溝を形成する工程、
(e)前記第1フォトレジスト膜を除去した後、前記第1、第2溝の内部および前記第3絶縁膜の上部に第2フォトレジスト膜を形成する工程、
(f)前記第2フォトレジスト膜に露光光を照射することによって、前記第2溝の内部および前記第3絶縁膜の上部の前記第2フォトレジスト膜を露光した後、前記第2フォトレジスト膜の露光部を除去することによって、前記第1溝の内部に前記第2フォトレジスト膜の未露光部を残す工程、
(g)前記第1溝の内部の前記未露光部の第2フォトレジスト膜をマスクにしたエッチングで前記第2溝の底部の前記第2絶縁膜およびその下部の前記第1絶縁膜の一部をエッチングする工程、
(h)前記未露光部の第2フォトレジスト膜を除去した後、前記第1溝の下部の前記第2絶縁膜および前記第2溝の下部の前記第1絶縁膜をエッチングすることによって、前記半導体領域の上部に第1コンタクトホールを形成し、前記ゲート電極の上部に第2コンタクトホールを形成する工程。 - 請求項24記載の半導体集積回路装置の製造方法において、前記第1絶縁膜および前記第2絶縁膜は窒化シリコンからなり、前記第3絶縁膜は酸化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
- 請求項24記載の半導体集積回路装置の製造方法において、前記(h)工程の後、
(i)前記第1、第2コンタクトホールの内部および前記第3絶縁膜の上部に第2導電膜を形成する工程、
(j)前記第2導電膜をパターニングすることによって、前記第1コンタクトホールを通じて前記半導体領域に電気的に接続される第1配線および前記第2コンタクトホールを通じて前記ゲート電極に電気的に接続される第2配線を形成する工程、をさらに含むことを特徴とする半導体集積回路装置の製造方法。 - 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部にシリコン層を形成する工程、
(b)前記溝の内部の前記シリコン層の上部に選択的に第2絶縁膜を形成し、前記溝の外部の前記シリコン層を選択的に除去する工程、
(c)前記溝の内部の前記第2絶縁膜を除去した後、前記シリコン層に凹凸を形成する工程、
(d)前記凹凸が形成された前記シリコン層の上部に誘電体膜を形成し、前記誘電体膜の上部に導電膜を形成する工程。 - 請求項27記載の半導体集積回路装置の製造方法において、前記シリコン層はアモルファスシリコンからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項27記載の半導体集積回路装置の製造方法において、前記第1絶縁膜は酸化シリコンからなり、前記第2絶縁膜はフォトレジストからなることを特徴とする半導体集積回路装置の製造方法。
- 請求項27記載の半導体集積回路装置の製造方法において、前記シリコン層の前記凹凸は、前記シリコン層の表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項29記載の半導体集積回路装置の製造方法において、前記(b)工程は、
(b−1)前記溝の内部および前記第1絶縁膜の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を選択的に露光する工程、
(b−2)前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(b−3)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記溝の外部の前記シリコン層を除去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項27〜31のいずれか一項に記載の半導体集積回路装置の製造方法において、前記凹凸が形成された前記シリコン層は容量素子の第1電極を構成し、前記誘電体膜は前記容量素子の容量絶縁膜を構成し、前記導電膜は前記容量素子の第2電極を構成することを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に形成した第1絶縁膜に溝を形成した後、前記溝の内部および前記第1絶縁膜の上部に導電層を形成する工程、
(b)前記導電層の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記第1絶縁膜の上部の前記フォトレジスト膜を完全に露光し、前記溝の内部の前記フォトレジスト膜の上部を露光する工程、
(c)前記フォトレジスト膜を現像することによって、完全に露光された領域の前記フォトレジスト膜を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(d)前記未露光部のフォトレジスト膜で覆われていない領域の前記導電層を選択的に除去する工程。 - 請求項33記載の半導体集積回路装置の製造方法において、前記導電層の選択的な除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を含む半導体集積回路装置の製造方法;
(a)半導体基板の主面上に酸化シリコン膜を形成した後、前記酸化シリコン膜に溝を形成する工程、
(b)前記溝の内部および前記酸化シリコン膜の上部に第1導電膜を形成する工程、
(c)前記第1導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、
(d)前記フォトレジスト膜の露光部を現像により除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
(e)前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記酸化シリコン膜の上部の前記第1導電膜を除去する工程、
(f)前記溝の内部の前記未露光部のフォトレジスト膜を除去することによって、前記溝の内部に前記第1導電膜を選択的に形成する工程。 - 請求項35記載の半導体集積回路装置の製造方法において、前記(f)工程における前記未露光部のフォトレジスト膜の除去は、アッシングによって行うことを特徴とする半導体集積回路装置の製造方法。
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