JP2003133436A

JP2003133436A - 半導体装置の製造方法

Info

Publication number: JP2003133436A
Application number: JP2001324457A
Authority: JP
Inventors: Yoichi Hiyori; 洋一日和
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2003-05-09

Abstract

(57)【要約】【課題】キャパシタ下部電極の表面積を拡大すること
のできる技術を提供する。【解決手段】エッチングレートの異なる絶縁膜４１
ａ、４１ｂを交互に積層して積層膜４１を形成し、その
積層膜４１をエッチングすることにより、内壁に凹凸を
有する溝４２を形成し、この溝４２の中に情報蓄積用容
量素子の下部電極４３を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ＤＲＡＭ部分を有する半導体装置の
製造方法に適用して有効な技術に関するものである。

【０００２】

【従来の技術】たとえば特開平７―７０８４号公報は、
ビット線の上部にキャパシタを配置するキャパシタ・オ
ーバー・ビットライン（Capacitor Over Bitline；Ｃ
ＯＢ）構造のＤＲＡＭを開示している。この公報に記載
されたＤＲＡＭでは、ビット線の上部に配置した情報蓄
積用容量素子（以下、キャパシタとする）の下部電極
（蓄積電極）を円筒状に加工し、この下部電極上に容量
絶縁膜と上部電極（プレート電極）とを形成する構造を
採用している。下部電極を円筒状に加工することによっ
てその表面積を増加し、メモリセルアレイの微細化に伴
うキャパシタの蓄積電荷量（Ｃ_S）の減少を補うように
している。このように、ＣＯＢ構造を有するメモリセル
アレイにおいては、半導体記憶装置としての動作信頼度
を確保する必要上、キャパシタの構造に対して相当の立
体化が必須となっている。

【０００３】ところが、キャパシタ構造の立体化によっ
ても近年の集積化された半導体装置、特に２５６Ｍｂｉ
ｔ（メガビット）相当以降のＤＲＡＭにおいては必要な
容量値（蓄積電荷量）の確保が困難になることが予想さ
れる。

【０００４】そこで、さらなる電極面積の拡大を図る技
術として、キャパシタを形成する溝をより深くエッチン
グすることが検討されており、電極表面積の拡大が望ま
れる。

【０００５】

【発明が解決しようとする課題】しかし、前記したよう
に、溝を深くエッチングすることによるキャパシタ表面
積を増大させる構造の技術には、以下のような問題点が
ある。なお、以下に説明する問題点は、本発明者らが検
討した事項である。

【０００６】近年のＤＲＡＭは、メモリセルアレイの微
細化に伴うキャパシタ表面積減少による蓄積電荷量の減
少を補う対策として、ＭＯＳトランジスタ上に配置する
キャパシタを立体化したり、あるいは基板に深い溝を掘
ってその内部にキャパシタを形成したりすることによ
り、その表面積を大きくしている。そのため、溝の径に
対する深さの比が大きくなり、キャパシタの微細加工が
次第に困難になっている。

【０００７】また、近年のＤＲＡＭは、キャパシタを立
体化するだけでは蓄積電荷量の減少を補うことが困難で
あると考えられている。

【０００８】従来の技術におけるキャパシタ形成方法に
おいて、キャパシタを立体化させるために、深い溝を形
成し、溝の底まで電極の構造を一様に形成するのは困難
となる。また、深い溝をエッチングするためにエッチン
グを長持間行うことでスルーホールコンタクトの加工時
にフォトレジストがなくなるなど、信頼性の高いキャパ
シタが実現できなくなる。

【０００９】これを回避するためには新規製造技術や新
規装置が必要となり、新たなコストが発生するという課
題が発生する。

【００１０】本発明の目的は、キャパシタ下部電極の表
面積を拡大することのできる技術を提供することにあ
る。

【００１１】また、本発明の他の目的は、キャパシタ下
部の配線と、キャパシタ上部の配線とを接続するスルー
ホールの加工を容易にする技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要について説明すれば、
次のとおりである。

【００１４】本発明の半導体装置は、半導体基板の主面
上に形成された積層膜に複数の溝が形成され、前記溝の
表面に形成された第一電極と、前記第一電極の上部に形
成された誘電体膜と、前記誘電体膜の上部に形成された
第二電極とからなる情報蓄積用容量素子が形成されたメ
モリセルアレイを備え、前記積層膜は、エッチングレー
トの異なる2種類以上の絶縁膜を堆積することにより形
成され、前記溝は、前記積層膜をエッチングすることに
よって、その側壁に凹凸を形成したものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１６】（実施の形態１）本発明の実施の形態1で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を、図１〜図１０を用いて工程順に説明する。な
お、基板の断面を示す各図の左側部分はＤＲＡＭのメモ
リセルアレイが形成される領域（メモリセルアレイ）を
示し、右側部分は周辺回路領域を示している。

【００１７】まず、図１に示すように、ｐ型で比抵抗が
１０Ω−ｃｍ程度の単結晶シリコンからなる半導体基板
（以下、基板という）１に深さ３５０ｎｍ程度の素子分
離溝２をフォトリソグラフィとドライエッチングを用い
て形成する。その後、例えば、１０００℃程度のウエッ
ト酸化で酸化シリコン膜６を素子分離溝２の内壁に形成
する。さらに、素子分離溝２の内部にＣＶＤ法を用いて
酸化シリコン膜７を埋め込み、溝の上部の酸化シリコン
膜７を化学機械研磨（ＣＭＰ; Chemical Mechanical P
olishing）法によって平坦化する。これにより、素子分
離溝２の内部に酸化シリコン膜７を残して素子分離領域
を形成する。

【００１８】次に、基板１のｐ型不純物（ホウ素）およ
び、ｎ型不純物（リン）をイオン打ち込みした後、約１
０００℃の熱処理で上記不純物を拡散させることによっ
て、メモリセルアレイの基板１にｐ型ウエル３およびｎ
型ウエル５を形成し、周辺回路領域の基板１にｐ型ウエ
ル３およびｎ型ウエル４を形成する。さらに、フッ酸系
の洗浄液を用いて基板１の表面をウエット洗浄した後、
約８００℃の熱酸化でｐ型ウエル３および、ｎ型ウエル
４のそれぞれの表面に膜厚６ｎｍ程度の清浄なゲート酸
化膜８を形成する。

【００１９】次に、ゲート酸化膜８の上部に膜厚１００
ｎｍ程度の多結晶シリコン膜（後述するｎ型あるいはｐ
型多結晶シリコン膜９ａｐ、９ａｎ）をＣＶＤ法で堆積
する。

【００２０】次に、周辺回路のｎチャネル型領域に、例
えばリン（Ｐ）をイオン注入し、周辺回路のｐチャネル
型領域に、例えばボロン（Ｂ）をイオン注入する。

【００２１】上記イオン注入により、周辺回路領域のｐ
型ウエル３上にはｎ型多結晶シリコン膜９ａｎが、周辺
回路領域のｎ型ウエル４およびメモリセルアレイ領域の
ｐ型ウエル３上にはｐ型多結晶シリコン膜９ａｐが形成
される。

【００２２】次に、窒化シリコンをマスクにｎ型あるい
はｐ型多結晶シリコン膜９ａｎ、９ａｐを、ドライエッ
チングすることによりゲート電極９ｎ、９ｐを形成す
る。上部にスパッタリング法で膜厚５ｎｍ程度のＷＮ膜
９ｂと膜厚５０ｎｍ程度のＷ膜９ｃとを堆積し、さらに
その上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコ
ン膜１０ａを堆積する。

【００２３】次に、酸化シリコン膜１０ａの上部にＣＶ
Ｄ法で膜厚１００ｎｍ程度の窒化シリコン膜１０ｂを堆
積した後、フォトレジスト膜をマスクして窒化シリコン
膜１０ｂをドライエッチングすることにより、ゲート電
極を形成する領域に窒化シリコン膜１０ｂを残す。

【００２４】メモリセルアレイに形成されたゲート電極
９ｐは、ワード線ＷＬとして機能する。

【００２５】次に、図２に示すように、ゲート電極９
ｎ、９ｐの両側のｐ型ウエル３にｎ型不純物（リンまた
はヒ素）をイオン打ち込みすることによってｎ^-型半導
体領域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ
素）をイオン打ち込みすることによってｐ^-型半導体領
域１２を形成する。

【００２６】次に、基板１上にＣＶＤ法で膜厚５０ｎｍ
程度の窒化シリコン膜１３を堆積した後、メモリセルア
レイの基板１の上部をフォトレジスト膜で覆い、周辺回
路領域の窒化シリコン膜１３を異方的にエッチングする
ことによって、周辺回路領域のゲート電極９ｎ、９ｐの
側壁にサイドウォールスペーサ１３ａを形成する。

【００２７】次に、周辺回路領域のｐ型ウエル３にｎ型
不純物（リンまたはヒ素）をイオン打ち込みすることに
よってｎ⁺型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打
ち込みすることによってｐ⁺型半導体領域１５（ソー
ス、ドレイン）を形成する。

【００２８】次に、ゲート電極９ｎ、９ｐの上部に酸化
シリコン膜１６を形成する。

【００２９】次に、フォトレジスト膜をマスクにしてメ
モリセルアレイの酸化シリコン膜１６をドライエッチン
グした後、酸化シリコン膜１６の下層の窒化シリコン膜
１３をドライエッチングする。このように２段階でエッ
チングすることにより、ｎ^-型半導体領域１１の上部に
コンタクトホール１８、１９を形成する。

【００３０】次に、コンタクトホール１８、１９を通じ
てメモリセルアレイのｐ型ウエル３にｎ型不純物をイオ
ン打ち込みすることによりｎ⁺型半導体領域１７を形成
する。

【００３１】次に、コンタクトホール１８、１９の内部
にプラグ２０を形成する。プラグ２０を形成するには、
まずフッ酸を含んだ洗浄液を使ってコンタクトホール１
８、１９の内部をウエット洗浄した後、コンタクトホー
ル１８、１９の内部を含む酸化シリコン膜１６の上部に
リン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶
シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリ
コン膜を例えばエッチバックしてコンタクトホール１
８、１９の内部のみに残すことによって形成する。

【００３２】次に、酸化シリコン膜１６の上部にＣＶＤ
法によって膜厚２０ｎｍ程度の酸化シリコン膜２１を堆
積した後、フォトレジスト膜をマスクにしたドライエッ
チングで周辺回路領域の酸化シリコン膜２１およびその
下層の酸化シリコン膜１６をドライエッチングすること
によって、ｎチャネル型のソース、ドレイン１４の上部
にコンタクトホール２２を形成し、ｐチャネル型のソー
ス、ドレイン１５の上部にコンタクトホール２３を形成
する。また、同時に、周辺回路領域のｐチャネルおよ
び、ｎチャネル型のゲート電極９の上部にもコンタクト
ホール２４を形成し、メモリセルアレイのコンタクトホ
ール１８の上部にスルーホール２５を形成する。

【００３３】次に、ｎチャネル型のソース、ドレイン１
４の表面、ｐチャネル型のソース、ドレイン１５の表
面、およびコンタクトホール１８内部のプラグ２０の表
面にそれぞれシリサイド膜２６を形成した後、コンタク
トホール２２、２３、２４の内部およびスルーホール２
５の内部にプラグ２７を形成する。

【００３４】次に、メモリセルアレイの酸化シリコン膜
２１の上部にビット線ＢＬを形成し、周辺回路領域の酸
化シリコン膜２１の上部に第一層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第一層目の配線３０〜３
３は、例えば酸化シリコン膜２１の上部にスパッタリン
グ法で膜厚１００ｎｍ程度のＷ膜を堆積した後、フォト
レジスト膜をマスクにしてこのＷ膜をドライエッチング
することによって形成する。

【００３５】次に、図３に示すように、ビット線ＢＬお
よび第一層目の配線３０〜３３の上部に膜厚３００ｎｍ
程度の酸化シリコン膜３４を形成する。

【００３６】次に、酸化シリコン膜３４およびその下層
の酸化シリコン膜２１をドライエッチングすることによ
ってコンタクトホール１９の上部にスルーホール３８を
形成する。

【００３７】次に、スルーホール３８の内部にプラグ３
９を形成する。プラグ３９は、スルーホール３８の内部
を含む酸化シリコン膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。

【００３８】次に、酸化シリコン膜３４の上部にＣＶＤ
法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積
し、続いてメモリアレイセル部分の窒化シリコン膜４０
の上部にエッチングレートの異なる２種類の絶縁膜４１
ａ、４１ｂを交互に合計５層堆積して積層膜４１を形成
する。この時、周辺回路は、４層まではフォトレジスト
で被っておき、その後、フォトレジストを除去して５層
目を厚く堆積する。その後、ＣＭＰ法による研磨を行い
メモリセルアレイと周辺回路とで高さを同じにする。

【００３９】図４〜図９は、メモリセルアレイ部分の積
層膜４１の拡大図である。図５に示すように、前記メモ
リセルアレイ部分のフォトレジスト膜ＰＲをマスクにし
て積層膜４１をドライエッチングし、図６に示すような
内壁に凹凸のある溝を形成し、続いてこの積層膜４１の
下層の窒化シリコン膜４０（拡大図の図９以外には図示
せず）をドライエッチングすることにより、溝４２を形
成する。情報蓄積用容量素子の下部電極は、この溝４２
の内壁に沿って形成されるので、下部電極の表面積を大
きくして蓄積電荷量を増やすために、エッチングレート
の違う材料を電極形成部に堆積して、エッチングを行
い、溝の内壁に凹凸を形成して下部電極表面積を大きく
保つ。ここで、絶縁膜４１ａは、例えばＰＴＥＯＳ、Ｐ
−Ｓｉ₃Ｎ₄、ＬＰ−ＣＶＤ／ＳｉＯ₂であり、絶縁膜４
１ｂは、例えばＳＯＧ、ＰＳＧ、ＢＰＳＧである。

【００４０】次に、図７に示すように、フォトレジスト
膜ＰＲを除去した後、３×１０²⁰ｃｍ^-3のリンを含有す
る厚さ１０ｎｍの非晶質シリコンをＣＶＤ法により形成
する。非晶質シリコンは、モノシラン（ＳｉＨ₄）とホ
スフィン（ＰＨ₃）を原料ガスとして例えば温度５３０
℃で形成する。モノシランに代えてジシラン（Ｓｉ
₂Ｈ₆）でもよい。その後、例えば７００℃で３分間熱処
理し、非晶質シリコンを多結晶シリコンに変換する。多
結晶シリコンの形成は、多結晶シリコンの状態で形成す
る条件では、厚さ１０ｎｍ以下になると島状に形成され
て連続膜にならない場合や、薬液の浸透性が増大する場
合があるなどの不都合が生じる。そのため、薄くても連
続膜で形成できる非晶質状態で形成し、熱処理によって
多結晶化させる。次に、積層膜４１の上部の多結晶シリ
コン膜をドライエッチングで除去することにより溝４２
内部に多結晶シリコンからなる下部電極４３が形成され
る。

【００４１】次に、図８に示すように、形成した下部電
極４３の表面にＣＶＤ法で窒化シリコン膜４４を形成す
る。次に、図９に示すように、酸化タンタル誘電体４５
を形成する。

【００４２】次に、図１０に示すように、ＣＶＤ法によ
り窒化チタンからなる立体構造をした上部電極４８を形
成する。これにより、下部電極４３、酸化タンタル膜４
５、上部電極４８からなる情報蓄積用容量素子Ｃが完成
する。

【００４３】次に、情報蓄積用容量素子Ｃ（４３、４
５、４８）の上部にＣＶＤ法で膜厚１００ｎｍ程度の酸
化シリコン膜５０を堆積する。

【００４４】次に、フォトレジストをマスクにして周辺
回路領域の第一層配線３０、３３の上部の酸化シリコン
膜５０、４１、窒化シリコン膜４０および、酸化シリコ
ン膜３４をドライエッチングすることによってスルーホ
ール５１、５２を形成した後、スルーホール５１、５２
の内部にプラグ５３を形成する。

【００４５】次に、酸化シリコン膜５０の上部に第二層
目の配線５４〜５６を形成する。配線５４〜５６は、例
えば、酸化シリコン膜５０の上部にスパッタリング法で
膜厚５０ｎｍ程度の窒化チタン膜、膜厚５００ｎｍ程度
のアルミニウム合金膜および、膜厚５０ｎｍ程度のチタ
ン膜を堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をドライエッチングすることにより形成する。

【００４６】本実施の形態では、キャパシタの下部電極
４３に公知であるＨＳＧを用いることにより、さらに面
積の増大を図ることができる。

【００４７】また、酸化シリコン膜４１を薄くすること
ができるため、基板の断面図の簡略図である図１２に示
すように周辺回路のスルーホール５１の深さが浅くなる
ため、前記スルーホールエッチングが容易になり、周辺
回路領域の形成が容易になる。なお、溝の側壁を垂直に
エッチングして、深い溝を形成する場合、図１１のよう
になり、エッチングが困難になる。

【００４８】（実施の形態２）本実施の形態では、実施
の形態１に述べた方法とは異なるキャパシタの形成方法
について説明する。

【００４９】まず、図４に示すように、実施の形態１と
同様にして、エッチングレートの異なる絶縁膜４１ａ、
４１ｂからなる積層膜４１を窒化シリコン膜４０上に形
成する。

【００５０】次に、図１３に示すように、フォトレジス
トＰＲをマスクにしたドライエッチングにて縦型に溝４
２を形成した後に、図１４に示すように、ウェットエッ
チングにてエッチング速度の速い絶縁膜４１ｂを水平方
向にエッチングすることにより溝４２の内壁に凹凸を形
成する。このウェットエッチングは、前洗浄のウェット
エッチングで代用すると、工程が一工程省く事ができ、
効率的である。その後の工程は、実施の形態１と同じで
ある。

【００５１】本実施の形態によって、加工マージンが向
上し、深い溝をエッチングする必要がないため、レジス
トがなくなることで生じるエッチング不良による導通不
良やキャパシタ間の間隔がなくなりショートすることを
防止でき、歩留まりが向上するといった効果がある。

【００５２】以上、本発明者らによってなされた発明を
実施の形態に基づき具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【００５３】例えば、実施の形態1においては、キャパ
シタ電極部分に凹凸のある溝を形成する方法を説明した
が、これに限定されるものではなく種々変更可能であ
り、図１５に示すように、下部電極を凸状にした円筒キ
ャパシタに適用することも可能である。この下部電極
は、実施の形態１の方法で形成した溝の中に多結晶シリ
コン膜を埋め込んで形成し、その後積層膜をエッチング
で除去する。

【００５４】また、積層膜の積層数を増加し、水平方向
の表面積を増加させることにより、さらに積層膜を薄く
して積層膜を形成することにも適用できる。

【００５５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５６】キャパシタを形成する溝の内壁に凹凸を形
成することにより、キャパシタ下部電極の表面積を大き
くすることができるのでＤＲＡＭを微細化したときにも
蓄積容量を確保することができる。

【００５７】キャパシタが形成される積層膜の膜厚を薄
くすることができるので、キャパシタの下方に位置する
周辺回路の配線と、キャパシタの上方に位置する周辺回
路の配線とを接続するスルーホールの加工が容易にな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面図である。

【図２】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面図である。

【図３】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面図である。

【図４】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図５】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図６】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図７】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図８】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図９】本発明の一実施の形態である半導体記憶装置の
製造方法を工程順に示した断面の拡大図である。

【図１０】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面図である。

【図１１】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面の拡大図である。

【図１２】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面の拡大図である。

【図１３】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面の拡大図である。

【図１４】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面の拡大図である。

【図１５】本発明の一実施の形態である半導体記憶装置
の製造方法を工程順に示した断面の拡大図である。

【符号の説明】

１半導体基板２素子分離溝３ｐ型ウエル４ｎ型ウエル５ｎ型ウエル６酸化シリコン膜７酸化シリコン膜８ゲート酸化膜９ａｎｎ型多結晶シリコン膜９ａｐｐ型多結晶シリコン膜９ｂＷＮ膜９ｃＷ膜９ｄシリサイド層９ｎｎ型ゲート電極９ｐｐ型ゲート電極１０キャップ絶縁膜１０ａ酸化シリコン膜１０ｂ窒化シリコン膜１１ｎ型半導体領域１２ｐ型半導体領域１３窒化シリコン膜（絶縁膜）１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１６酸化シリコン膜１７ｎ⁺型半導体領域１８コンタクトホール１９コンタクトホール２０プラグ２１酸化シリコン膜２２〜２５コンタクトホール（接続溝）２６シリサイド膜２７プラグ３０〜３３第１層配線３４酸化シリコン膜３５多結晶シリコン膜３６溝３７サイドウォールスペーサ３８スルーホール３９プラグ４０窒化シリコン膜４１積層膜４１ａ酸化シリコン膜４１ｂ酸化シリコン膜４２溝４３下部電極４４窒化シリコン膜４５酸化タンタル誘電体膜４８上部電極５０酸化シリコン膜５１スルーホール５２スルーホール５３プラグ５４〜５６配線ＢＬビット線ＰＲフォトレジスト膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 AD10 AD23 AD45 AD48 AD57 AD60 GA09 JA06 JA19 JA32 JA35 JA53 MA05 MA17 MA19 NA01 PR06 PR12 PR21 PR33 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上に形成された積層膜
に複数の溝が形成され、前記溝の表面に形成された第一
電極と、前記第一電極の上部に形成された誘電体膜と、
前記誘電体膜の上部に形成された第二電極とからなる情
報蓄積用容量素子が形成されたメモリセルを有する半導
体装置の製造方法であって、前記積層膜は、エッチング
レートの異なる2種類以上の絶縁膜を堆積することによ
り形成され、前記溝は、前記積層膜をエッチングするこ
とによって、その側壁に凹凸を形成したものであること
を特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記凹凸を一回のドライエッチングで形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法で
あって、前記凹凸を形成する工程は、前記積層膜を垂直
方向にエッチングする工程と、その後、水平方向にエッ
チングする工程と、からなることを特徴とする半導体装
置の製造方法。
【請求項４】請求項１記載の半導体装置の製造方法で
あって、前記情報蓄積用容量素子の下方に位置する周辺
回路の配線と、前記情報蓄積用容量素子の上方に位置す
る周辺回路の配線とを接続するためのスルーホールを形
成する工程を含むことを特徴とする半導体装置の製造方
法。
【請求項５】半導体基板上に情報蓄積用容量素子を有
する半導体装置の製造方法であって、（ａ）シリコン基
板上にエッチングレートの異なる2種類以上の絶縁膜か
らなる積層膜を形成する工程、（ｂ）前記積層膜をエッ
チングし、内壁に凹凸のある溝を形成する工程、（ｃ）
前記溝の内側に沿って下部電極を形成する工程、（ｄ）
前記下部電極の上部に容量絶縁膜を形成する工程、
（ｅ）前記容量絶縁膜の上部に上部電極を形成する工
程、を含むことを特徴とする半導体装置の製造方法。