JP4642344B2 - 一回のプログラミングが可能なｒｏｍを具備する半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims description 85
- 239000010410 layer Substances 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 33
- 230000002093 peripheral effect Effects 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000012861 aquazol Substances 0.000 description 1
- 229920006187 aquazol Polymers 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Description
本発明は半導体装置及びその製造方法に関するものであり、特に、ワンタイムプログラマブルロムを具備する半導体装置及びその製造方法に関するものである。
プログラムが一回だけ可能なＲＯＭはワンタイムプログラマブルロム（ＯＴＰ ＲＯＭ（Ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）と記す）と称されている。
このＯＴＰ ＲＯＭは、一回のプログラミング動作を実施した後には、追加的なプログラム動作または除去（ｅｒａｓｅ）動作を実行できない。このように、ＯＴＰ ＲＯＭは貯蔵された情報を変形することができないので、その自体のみでは製品として使用されることは少なく、多くは半導体製品の中で補助機能を実行する手段として使用されている。
また、一般的に一つの半導体装置に内蔵されるＯＴＰ ＲＯＭの個数は少なくて、半導体製品の全面積に前記ＯＴＰ ＲＯＭが占める面積は大きくない。しかし、一般的なＯＴＰ ＲＯＭが不揮発の特性を有するためには、積層構造を有し、このような積層構造はＯＴＰ ＲＯＭを具備する半導体装置の製造費用を増加させる。
図１は一般的なＯＴＰ ＲＯＭを説明するための工程断面図である。
図１を参照すると、半導体基板１０の所定の領域には活性領域を限定する素子分離膜２０が配置される。前記活性領域の上部面にはゲート絶縁膜３０が形成され、前記ゲート絶縁膜３０上には前記活性領域及び前記素子分離膜２０を横切るゲート電極４０が配置される。前記ゲート電極４０は順次に積層された浮遊ゲート電極４２、ゲート層間絶縁膜４４及び制御ゲート電極４６で構成される。前記ゲート電極４０は前記制御ゲート電極４６の上部に配置されるキャッピングパターン４８をさらに含むことができる。これによって、前記ゲート電極４０はさらに高くなった積層構造になる。前記ゲート電極４０の両側の活性領域には、ソース／ドレインとして使用される不純物領域５０が配置される。
一方、前記半導体基板１０の他の領域（周辺回路領域）には通常の構造、すなわち、前記ゲート層間絶縁膜４４を含まないゲート電極を具備するＭＯＳトランジスタが配置される。このような通常の構造のＭＯＳトランジスタは論理回路を構成する。上述のように、前記ＯＴＰ ＲＯＭを使用する半導体製品で、主な機能は前記論理回路が担当し、前記ＯＴＰ ＲＯＭは補助機能のみを実行する。
このように、主な機能を担当する前記論理回路を形成することにおいて、前記ゲート層間絶縁膜４４を具備する積層構造のＯＴＰ ＲＯＭは工程両立性（ｃｏｍｐａｔｉｂｉｌｉｔｙ）で望ましくない。すなわち、前記ＯＴＰ ＲＯＭで前記浮遊ゲート電極４２は電気的に完全に絶縁される。これによって、上述のＯＴＰ ＲＯＭ形成工程に従う場合に、前記論理回路のゲート電極も電気的に絶縁される。その結果、前記ＯＴＰ ＲＯＭは動作しないようになる。
このような問題を解決するために、前記ゲート層間絶縁膜４４を除去する所定の工程がさらに実施されなければならない。このような追加的な工程は前記ＯＴＰ ＲＯＭが形成される領域を遮断するエッチングマスクを形成する段階を含み、これは結局、工程費用の増加を招来する。
また、上述のように、前記ＯＴＰ ＲＯＭの個数は少なく、それが占める面積も小さいため、よく知られたように、このような場合に、フォトリソグラフィ工程、特に、前記制御ゲート電極４６の形成のためのフォトリソグラフィ工程が不安定になるという問題がある。このため、これを解決するために、前記ＯＴＰ ＲＯＭの周辺にはダミーパターンをさらに形成する必要がある。しかし、ダミーパターンは不要な面積を占めるので、高集積化のためには望ましくない。
本発明の課題は、論理回路形成工程で工程両立性を有することができるＯＴＰ ＲＯＭを具備する半導体装置の製造方法を提供することにある
本発明の他の課題は、ダミーパターンを形成する必要がないＯＴＰ ＲＯＭを具備する半導体装置の製造方法を提供することにある。
本発明の他の課題は、ダミーパターンを形成する必要がないＯＴＰ ＲＯＭを具備する半導体装置の製造方法を提供することにある。
本発明のまた他の課題は、効果的なプログラムが可能なＯＴＰ ＲＯＭを具備する半導体装置を提供することにある。
上述の課題を達成するために、本発明はキャパシタの下部電極と浮遊ゲート電極が連結された構造のＯＴＰ ＲＯＭを具備する半導体装置を提供する。メモリセル領域及び周辺回路領域を含む半導体基板に形成される。このＯＴＰ ＲＯＭを具備する半導体装置は浮遊ゲート電極と、不純物領域に接続されるビットラインと、を具備し、前記メモリセル領域に配置されるＭＯＳトランジスタと順次に積層され、下部電極、当該下部電極上に積層される上部金属間絶縁膜、及び当該上部金属間絶縁膜上に積層される上部電極を具備し、前記ＭＯＳトランジスタの上部に配置されるＯＴＰ ＲＯＭキャパシタを含む。前記浮遊ゲート電極及び前記下部電極は浮遊ゲートプラグにより連結される。この時、前記浮遊ゲート電極、浮遊ゲートプラグ、及び下部電極からなる導電性構造体は、他の部分から電気的に隔離され、前記周辺回路領域には、順次に積層されたキャパシタ下部電極、誘電膜、及びキャパシタ上部電極で構成されるキャパシタが配置され、前記下部電極、前記誘電膜、及び前記キャパシタ上部電極は、それぞれ前記ＯＴＰ ＲＯＭキャパシタの下部電極、上部金属間絶縁膜、及び上部電極と同じ種類の物質かつ同じ厚さで形成され、前記ビットライン、前記下部電極、及び前記キャパシタ下部電極は同じ種類の物質かつ同じ厚さで形成され、前記上部金属間絶縁膜及び前記誘電膜は同じ種類の物質かつ同じ厚さで形成され、前記上部電極及び前記キャパシタ上部電極は同じ種類の物質かつ同じ厚さで形成され、前記ビットラインの下面、前記下部電極の下面、および前記キャパシタ下部電極の下面は、前記半導体基板の上面から同じ高さにあることを特徴とする。
前記導電性構造体は前記ＯＴＰ ＲＯＭの電荷貯蔵所として使用される。一方、前記周辺回路領域には前記ＯＴＰ ＲＯＭキャパシタと同一の構造、すなわち物質の種類及び厚さで同一のキャパシタが配置される。前記キャパシタは前記周辺回路領域に順次に積層されたキャパシタ下部電極、誘電膜及びキャパシタ上部電極で構成される。本発明の一実施の形態によると、前記上部金属間絶縁膜は前記誘電膜と区別することができない一体的に形成されている。
一方、前記上部金属間絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜よりなる群から選択された少なくとも一つの物質であることが望ましく、前記半導体基板の全面に配置されることができる。また、前記半導体基板の所定の領域に接続し、前記浮遊ゲートプラグと同一の物質からなるコンタクトプラグがさらに配置されることもできる。
前記他の課題を達成するために、本発明はメモリセル領域及び周辺回路領域を含む半導体基板に、キャパシタ形成工程を利用してＯＴＰ ＲＯＭを製造する半導体装置の製造方法を提供する。この方法は、半導体基板上に複数のＭＯＳトランジスタの浮遊ゲート電極を形成し、前記浮遊ゲート電極に電気的に連結する下部電極を、ビットラインと、周辺回路領域に配置されるキャパシタ下部電極と同じ種類の物質かつ同じ厚さで同時に形成し、前記下部電極を含む半導体基板の全面に上部金属間絶縁膜を形成した後に、前記上部金属間絶縁膜上で前記下部電極及び前記キャパシタ下部電極の上部に各々積層されるように上部電極及びキャパシタ上部電極を同時に形成する段階を含む。
本発明の一実施の形態によると、前記浮遊ゲート電極を形成する前に、前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成し、前記活性領域にゲート絶縁膜を形成する段階をさらに実施することができる。
また、本発明の一実施の形態によると、前記下部電極を形成する前に、前記浮遊ゲート電極を含む半導体基板の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングして、前記浮遊ゲート電極の上部面を露出させる浮遊ゲートコンタクトホールを形成した後に、前記浮遊ゲートコンタクトホールを満たす浮遊ゲートプラグを形成する段階をさらに実施することができる。以後、前記浮遊ゲートプラグを含む半導体基板の全面に下部導電膜を形成した後に、前記下部電極が前記浮遊ゲートプラグに電気的に連結されるように前記下部導電膜をパターニングすることができる。
一方、前記浮遊ゲート電極及び前記下部電極からなる導電性構造物は電気的に隔離されるように形成される。
本発明の一実施の形態によると、前記上部金属間絶縁膜を形成する前に、前記下部電極を含む半導体基板の全面に下部金属間絶縁膜を形成した後に、前記下部金属間絶縁膜をパターニングして前記下部電極の上部面を露出させるＯＴＰ ＲＯＭ開口部を形成する段階をさらに実施することができる。
本発明の一実施の形態によると、前記上部金属間絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜よりなる群から選択された少なくとも一つの物質で形成することができる。また、前記上部金属間絶縁膜は前記上部電極を形成する工程でエッチング阻止膜として使用されることができる。
本発明の一実施の形態によると、前記上部電極を形成する段階は、前記上部金属間絶縁膜が前記半導体基板の全面に残存するように実施される。
本発明の一実施の形態によると、前記周辺回路領域には前記下部電極を形成する時に、キャパシタ下部電極と共に形成される。また、前記キャパシタ下部電極の上部には前記上部電極を形成する時に、キャパシタ上部電極が共に形成される。これに加えて、前記ＯＴＰ ＲＯＭ開口部を形成する段階を利用して、前記下部金属間絶縁膜に前記キャパシタ下部電極を露出させるキャパシタ開口部を共に形成することもできる。このような実施の形態によると、前記周辺回路領域にキャパシタを形成する通常の工程を利用して、前記セルアレイ領域で前記ＯＴＰ ＲＯＭに接続し、その上部に配置されるＯＴＰ ＲＯＭキャパシタを形成する。
本発明によると、周辺回路領域でキャパシタを形成する工程を利用して浮遊ゲート電極と下部電極が連結された構造を有するＯＴＰ ＲＯＭを製造する。これによって、ゲート層間絶縁膜を除去する工程、またはダミーパターンを形成する段階が不要であるので、製造費用を節減することができる。また、結果的に形成されたＯＴＰ ＲＯＭのゲートは積層構造ではなく、一般的なＭＯＳトランジスタの構造を有するので、論理回路との工程両立性の面で有利である。これに加えて、キャパシタの誘電膜として使用される上部金属間絶縁膜は後続パターニング段階でエッチング阻止膜として使用することができる。その結果、半導体装置の製造費用は減少し、製造工程の安定性は高くなる。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になることができるように、そして当業者に本発明の思想が十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層、または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。
図２乃至図５は本発明の望ましい実施の形態によるＯＴＰ ＲＯＭを具備する半導体装置を製造する方法を説明するための工程断面図である。
図２を参照すると、メモリセル領域及び周辺回路領域を含む半導体基板１００を準備する。前記メモリセル領域及び周辺回路領域は各々本発明によるＯＴＰ ＲＯＭが形成される領域及び論理回路が形成される領域である。
前記半導体基板１００の所定の領域に活性領域を限定する素子分離膜１１０を形成する。前記素子分離膜１１０はトレンチ型またはＬＯＣＯＳ型素子分離膜であり得る。シリコン酸化膜及びシリコン窒化膜からなることができる。
前記活性領域の上部面にゲート絶縁膜１２０を形成する。前記ゲート絶縁膜１２０は前記活性領域の半導体基板１００を熱酸化させる方法で形成したシリコン酸化膜であることが望ましい。
前記ゲート絶縁膜１２０を含む半導体基板上に浮遊ゲート電極１３０を形成する。前記浮遊ゲート電極１３０は前記活性領域を横切り、前記素子分離膜１１０の上部で断絶される島形態であることが望ましい。また、前記浮遊ゲート電極１３０は多結晶シリコン、タングステン、タングステン窒化膜、タングステンシリサイド及びコバルトシリサイドよりなる群から選択された少なくとも一つの物質で形成する。通常のフラッシュメモリの製造方法によると、浮遊ゲート電極は２回のパターニングを通じて形成される。本発明による前記浮遊ゲート電極１３０は一回のパターニングを通じて形成することが望ましく、前記通常のフラッシュメモリの製造方法に従って２回のパターニングを通じて形成することもできる。
前記浮遊ゲート電極１３０の両側の活性領域に、通常のイオン注入工程を使用して不純物領域１４０を形成する。前記不純物領域１４０はＬＤＤ構造で形成することができる。このためには、前記浮遊ゲート電極１３０の側壁にスペーサ（図示しない）を形成する追加的な工程がさらに実施される。前記不純物領域１４０はＭＯＳトランジスタのソース／ドレインで使用される。
図３を参照すると、前記不純物領域１４０が形成された半導体基板の全面に層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ ＩＬＤ）１５０を積層する。これによって、前記層間絶縁膜１５０は前記周辺回路領域にも形成される。
前記層間絶縁膜１５０はシリコン酸化膜で形成することが望ましく、シリコン窒化膜をさらに含むこともできる。本発明の一実施の形態によると、前記層間絶縁膜１５０は順次に積層された下部層間絶縁膜（ｌｏｗｅｒ ＩＬＤ）１５２及び上部層間絶縁膜（ｕｐｐｅｒ ＩＬＤ）１５４からなる。
この実施の形態で、前記下部層間絶縁膜１５２及び上部層間絶縁膜１５４は各々シリコン窒化膜及びシリコン酸化膜である。前記下部層間絶縁膜１５２は前記浮遊ゲート電極１３０が形成された半導体基板の全面をコンフォマルに覆う。前記上部層間絶縁膜１５４は前記下部層間絶縁膜１５２を含む半導体基板の全面に形成され、望ましくは、平坦な上部面を有する。このために、前記上部層間絶縁膜１５４を形成する段階は平坦化エッチングの段階をさらに含むことができる。
前記層間絶縁膜１５０をパターニングして、前記浮遊ゲート電極１３０及び前記不純物領域１４０を各々露出させる浮遊ゲートコンタクトホール１６４及び不純物領域コンタクトホール１６２を形成する。
以後、その結果物の全面にプラグ導電膜を形成した後に、前記プラグ導電膜をエッチングして前記上部層間絶縁膜１５４を露出させる。これによって、前記浮遊ゲートコンタクトホール１６４及び前記不純物領域コンタクトホール１６２を各々満たす浮遊ゲートプラグ１７４及びコンタクトプラグ１７２が形成される。これと共に、前記周辺回路領域でも論理回路を動作させるのに必要なプラグを形成することができる。このようなプラグは前記浮遊ゲートプラグ１７４及びコンタクトプラグ１７２を形成する段階を利用して形成することが望ましい。
前記浮遊ゲートプラグ１７４及び前記コンタクトプラグ１７２を含む半導体基板の全面に下部導電膜を形成する。前記下部導電膜はキャッピング導電膜を有する多層構造であり得る。このために、前記下部導電膜はアルミニウム、銅、タングステン、チタン、多結晶シリコン、タングステン窒化膜及びチタン窒化膜よりなる群から選択された少なくとも一つの物質であることが望ましい。
前記下部導電膜をパターニングして、前記浮遊ゲートプラグ１７４及び前記コンタクトプラグ１７２に各々接触する下部電極１８４及びビットライン１８２を形成する。前記下部電極１８４は前記浮遊ゲート電極１３０と同一に隣接したセルに延長されず、隔離された構造を有する。これに比べて、前記ビットライン１８２は隣接のセルの不純物領域１４０に電気的に連結されることができる。
前記下部電極１８４を形成する間、前記周辺回路領域に積層された下部導電膜を共にパターニングしてキャパシタ下部電極１８６を形成する。前記キャパシタ下部電極１８６は論理回路で使用されるキャパシタを構成する。一般的に、半導体装置は前記論理回路のキャパシタを必須的に具備するので、前記キャパシタ下部電極１８６と共に形成される前記下部電極１８４及びビットライン１８２は工程費用の追加なしに形成されることができる。
図４を参照すると、前記下部電極１８４、ビットライン１８２及びキャパシタ下部電極１８６を含む半導体基板の全面に下部金属間絶縁膜（ｌｏｗｅｒ ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ、ｌｏｗｅｒ ＩＭＤ）１９０を形成する。前記下部金属間絶縁膜１９０は化学気相蒸着技術を使用して形成されたシリコン酸化膜であることが望ましい。
前記下部金属間絶縁膜１９０をパターニングして、前記下部電極１８４及び前記キャパシタ下部電極１８６の各上部面を露出させるＯＴＰ ＲＯＭ開口部１９４とキャパシタ開口部１９６を形成する。
前記ＯＴＰ ＲＯＭ開口部１９４及び前記キャパシタ開口部１９６が形成された半導体基板の全面に上部金属間絶縁膜（ｕｐｐｅｒ ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ ｕｐｐｅｒ ＩＭＤ）２００をコンフォマルに形成する。前記上部金属間絶縁膜２００及び前記下部金属間絶縁膜１９０は金属間絶縁膜（ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ、ＩＭＤ）２０５を構成する。
前記上部金属間絶縁膜２００は順次に積層されたシリコン酸化膜及びシリコン窒化膜であることが望ましい。この時に、前記シリコン酸化膜及び前記シリコン窒化膜は全部プラズマ強化化学気相蒸着を通じて形成されたプラズマ強化酸化膜（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘｉｄｅ、ＰＥＯＸ）及びプラズマ強化窒化膜（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ、ＰＥ−ＳｉＮ）であることが望ましい。また、前記シリコン酸化膜及びシリコン窒化膜は、大略、３００Åの厚さ及び少なくとも９００Åの厚さであることが望ましい。
一方、前記浮遊ゲート電極１３０、浮遊ゲートプラグ１７４及び下部電極１８４からなる導電性構造体は前記ゲート絶縁膜１２０、前記層間絶縁膜１５０、前記金属間絶縁膜２０５によって、他の部分から電気的に完全に隔離される。
図５を参照すると、前記上部金属間絶縁膜２００を含む半導体基板の全面に第１上部導電膜を形成する。前記上部金属間絶縁膜２００が露出されるまで前記第１上部導電膜をエッチングして、前記ＯＴＰ ＲＯＭ開口部１９４及び前記キャパシタ開口部１９６を各々満たす第１上部電極２１４及び第１キャパシタ上部電極２１６を形成する。前記エッチング工程は前記上部金属間絶縁膜２００に対してエッチング選択性を有するエッチングレシピを使用して実施する。この時に、前記上部金属間絶縁膜２００を構成するシリコン窒化膜はエッチング停止膜の役割を果たす。また、前記第１上部導電膜はタングステン、銅、チタン、アルミニウム、多結晶シリコン、タングステン窒化膜及びチタン窒化膜よりなる群から選択された少なくとも一つの物質であることが望ましい。
前記第１上部電極２１４及び第１キャパシタ上部電極２１６を含む半導体基板の全面に、第２上部導電膜を形成する。前記第２上部導電膜をパターニングして、前記第１上部電極２１４及び前記第１キャパシタ上部電極２１６に連結される第２上部電極２２４及び第２キャパシタ上部電極２２６を形成する。
本発明の他の実施の形態（図６参照）によると、前記第１上部導電膜と前記第２上部導電膜を形成する段階は区分されないこともできる。この場合に、前記第１上部電極２１４と前記第２上部電極２２４、そして前記第１キャパシタ上部電極２１６と前記第２キャパシタ上部電極２２６は各々一体に形成する。
また、本発明のまた他の実施の形態によると、図６に示したように、前記下部金属間絶縁膜１９０は前記下部電極１８４及び前記キャパシタ下部電極１８６と同一の高さであることもできる。この場合に、前記ＯＴＰ ＲＯＭ開口部１９４及びキャパシタ開口部１９６は形成されない。
上述の本発明の製造方法による場合に、周辺回路領域にキャパシタを形成する工程を利用してＯＴＰ ＲＯＭを製造することができる。この方法によると、工程の新たな追加がないので、製造費用を節減することができる。また、結果的に形成されたＯＴＰ ＲＯＭのゲートは積層構造ではなく、一般的なＭＯＳトランジスタのゲート構造であるので、論理回路との工程両立性の面で有利である。これに加えて、既存のゲート層間絶縁膜を除去する工程が不要になるので、工程を最小化させることもできる。また、制御ゲート電極の形成のためのパターニング工程にダミーパターンを形成する必要がなくなるので、チップ面積を最小化することができる。
特に、本発明によると、前記上部金属間絶縁膜２００はキャパシタの誘電膜として使用されるだけではなく、前記第１及び第２上部電極２１４、２２４の形成のためのパターニング工程でエッチング停止膜として使用されることができる。その結果、半導体装置の製造費用は減少し、製造工程の安定性は高くなる。
図７及び図８は各々本発明の望ましい実施の形態によるＯＴＰ ＲＯＭ及びキャパシタを示す斜視図である。
図７及び図８を参照すると、メモリセル領域及び周辺回路領域を含む半導体基板１００の所定の領域に素子分離膜１１０が配置されて活性領域を限定する。前記メモリセル領域及び周辺回路領域は各々本発明によるＯＴＰ ＲＯＭが形成される領域及び論理回路が形成される領域である。
前記メモリセル領域にはゲート絶縁膜１２０、浮遊ゲート電極１３０及び不純物領域１４０を具備するＭＯＳトランジスタが配置される。前記ゲート絶縁膜１２０はシリコン酸化膜であり、前記不純物領域１４０はＮ型の不純物を含むことが望ましい。前記不純物領域１４０は本発明によるＯＴＰ ＲＯＭのソース／ドレインとして使用される。前記浮遊ゲート電極１３０は前記素子分離膜１１０の上部で切断されて、隣接のセルに延長されない。
図示しないが、前記周辺回路領域にもＮＭＯＳまたはＰＭＯＳトランジスタが前記ＭＯＳトランジスタと同一の高さに配置されることができる。前記ＭＯＳトランジスタを具備する半導体基板の全面に層間絶縁膜（ＩＬＤ、１５０）が配置される。前記層間絶縁膜１５０の上部には、前記論理回路に使用されるキャパシタ３００が配置される。前記キャパシタ３００は周辺回路領域に配置され、順次に積層されたキャパシタ下部電極１８６、誘電膜２００’及びキャパシタ上部電極２３５からなる。前記キャパシタ上部電極２３５は順次に積層された第１キャパシタ上部電極２１６及び第２キャパシタ上部電極２２６で構成される。
一方、前記メモリセル領域の上部には前記キャパシタ３００と同一の構造のＯＴＰ ＲＯＭキャパシタが配置される。すなわち、前記浮遊ゲート電極１３０の上部には、下部電極１８４、上部金属間絶縁膜２００及び上部電極２３０が順次に積層される。厚さ及び種類で、前記下部電極１８４、上部金属間絶縁膜２００及び上部電極２３０は順次に前記キャパシタ下部電極１８６、誘電膜２００’及びキャパシタ上部電極２３５と同一である。特に、前記誘電膜２００’は前記メモリセル領域まで延長されて、前記上部金属間絶縁膜２００を構成することもできる。すなわち、前記誘電膜２００’と前記上部金属間絶縁膜２００は区別することができる一つの対象、すなわち一体であり得る。
前記下部電極１８４は前記層間絶縁膜１５０を貫通する浮遊ゲートプラグ１７４を通じて前記浮遊ゲート電極１３０に電気的に連結される。この時に、前記浮遊ゲート電極１３０、前記浮遊ゲートプラグ１７４及び前記下部電極１８４は電気的に完全に隔離され、電荷／情報貯蔵のための場所として使用される。これに比べて、前記キャパシタ下部電極１８６はキャパシタの一電極として使用され、前記下部電極１８４と異なり電気的に隔離されず、外部電源に連結される。
前記不純物領域には前記浮遊ゲートプラグ１７４と同一の物質からなり、前記層間絶縁膜１５０を貫通するコンタクトプラグ１７２が配置されることができる。これに加えて、前記層間絶縁膜１５０の上部には前記コンタクトプラグ１７２に接続するビットライン１８２が配置されることができる。
上述のＯＴＰ ＲＯＭで、前記上部金属間絶縁膜２００または誘電膜２００’の厚さは自由に調節されることができる。これによって、プログラム動作の間、前記上部金属間絶縁膜２００を通じて発生する漏洩電流を最小化することができる。また、前記上部電極２３０と下部電極１８４との間の内圧を十分に上げることができる。その結果、プログラム動作のために前記浮遊ゲート電極１３０に印加されなければならない所定の電圧は前記上部電極２３０の電圧を高めることによって、容易に得ることができる。
１００ 半導体基板、
１１０ 素子分離膜、
１２０ ゲート絶縁膜、
１３０ 浮遊ゲート電極、
１４０ 不純物領域、
１５０ 層間絶縁膜、
１５２ 下部層間絶縁膜、
１５４ 上部層間絶縁膜、
１６２ 不純物領域コンタクトホール、
１６４ 浮遊ゲートコンタクトホール、
１７２ コンタクトプラグ、
１７４ 浮遊ゲートプラグ、
１８２ ビットライン、
１８４ 下部電極、
１８６ キャパシタ下部電極、
１９０ 下部金属間絶縁膜、
１９４ ＯＴＰ ＲＯＭ開口部、
１９６ キャパシタ開口部、
２００ 上部金属間絶縁膜、
２０５ 金属間絶縁膜、
２１４ 第１上部電極、
２１６ 第１キャパシタ上部電極、
２２４ 第２上部電極、
２２６ 第２キャパシタ上部電極。
１１０ 素子分離膜、
１２０ ゲート絶縁膜、
１３０ 浮遊ゲート電極、
１４０ 不純物領域、
１５０ 層間絶縁膜、
１５２ 下部層間絶縁膜、
１５４ 上部層間絶縁膜、
１６２ 不純物領域コンタクトホール、
１６４ 浮遊ゲートコンタクトホール、
１７２ コンタクトプラグ、
１７４ 浮遊ゲートプラグ、
１８２ ビットライン、
１８４ 下部電極、
１８６ キャパシタ下部電極、
１９０ 下部金属間絶縁膜、
１９４ ＯＴＰ ＲＯＭ開口部、
１９６ キャパシタ開口部、
２００ 上部金属間絶縁膜、
２０５ 金属間絶縁膜、
２１４ 第１上部電極、
２１６ 第１キャパシタ上部電極、
２２４ 第２上部電極、
２２６ 第２キャパシタ上部電極。
Claims (12)
- メモリセル領域及び周辺回路領域を含む半導体基板に形成されるＯＴＰ ＲＯＭを具備する半導体装置において、
浮遊ゲート電極と、不純物領域に接続されるビットラインと、を具備し、前記メモリセル領域に配置される複数のＭＯＳトランジスタと、
下部電極と、当該下部電極上に積層される上部金属間絶縁膜と、当該上部金属間絶縁膜上に積層される上部電極とを具備し、前記ＭＯＳトランジスタの上部に配置されるＯＴＰ ＲＯＭキャパシタと、
前記浮遊ゲート電極及び前記下部電極を連結する浮遊ゲートプラグと、を含み、
前記浮遊ゲート電極、前記浮遊ゲートプラグ、及び前記下部電極からなる導電性構造体は、他の部分から電気的に隔離され、
前記周辺回路領域には、順次に積層されたキャパシタ下部電極、誘電膜、及びキャパシタ上部電極で構成されるキャパシタが配置され、前記ビットライン、前記下部電極、及び前記キャパシタ下部電極は同じ種類の物質かつ同じ厚さで形成され、前記上部金属間絶縁膜及び前記誘電膜は同じ種類の物質かつ同じ厚さで形成され、前記上部電極及び前記キャパシタ上部電極は同じ種類の物質かつ同じ厚さで形成され、
前記ビットラインの下面、前記下部電極の下面、および前記キャパシタ下部電極の下面は、前記半導体基板の上面から同じ高さにあることを特徴とするＯＴＰ ＲＯＭを具備する半導体装置。 - 前記上部金属間絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜よりなる群から選択された少なくとも一つの物質であることを特徴とする請求項１に記載のＯＴＰ ＲＯＭを具備する半導体装置。
- 前記上部金属間絶縁膜は前記半導体基板の全面に配置されることを特徴とする請求項１または２に記載のＯＴＰ ＲＯＭを具備する半導体装置。
- 前記半導体基板の所定の領域に接続し、前記浮遊ゲートプラグと同一の物質からなるコンタクトプラグをさらに具備することを特徴とする請求項１〜３のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体装置。
- メモリセル領域及び周辺回路領域を含む半導体基板にＯＴＰ ＲＯＭを具備する半導体装置を製造する方法において、
前記メモリセル領域の半導体基板上に複数のＭＯＳトランジスタの浮遊ゲート電極を形成する段階と、
前記メモリセル領域で前記浮遊ゲート電極に電気的に連結する下部電極を、ビットラインと、周辺回路領域に配置されるキャパシタ下部電極と同じ種類の物質かつ同じ厚さで同時に形成する段階と、
前記下部電極及び前記キャパシタ下部電極を含む半導体基板の全面に誘電膜を形成する段階と、
前記誘電膜上に、前記下部電極及び前記キャパシタ下部電極の上部に各々積層されるように上部電極及びキャパシタ上部電極を同時に形成する段階とを含み、
前記浮遊ゲート電極及び前記下部電極は、他の部分から電気的に隔離されることを特徴とするＯＴＰ ＲＯＭを具備する半導体装置の製造方法。 - 前記浮遊ゲート電極を形成する前に、
前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成する段階と、
前記活性領域にゲート絶縁膜を形成する段階とをさらに含むことを特徴とする請求項５に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。 - 前記下部電極及び前記キャパシタ下部電極を形成する前に、
前記浮遊ゲート電極を含む半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして、前記浮遊ゲート電極の上部面を露出させる浮遊ゲートコンタクトホールを形成する段階と、
前記浮遊ゲートコンタクトホールを満たす浮遊ゲートプラグを形成する段階とさらに含むことを特徴とする請求項５または６に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。 - 前記下部電極及び前記キャパシタ下部電極を形成する段階は、
前記浮遊ゲートプラグを含む半導体基板の全面に下部導電膜を形成する段階と、
前記下部電極が前記浮遊ゲートプラグに電気的に連結されるように、前記下部導電膜をパターニングする段階とを含み、前記下部電極、前記浮遊ゲートプラグ及び前記浮遊ゲート電極は電気的に隔離されるように形成することを特徴とする請求項５〜７のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。 - 前記誘電膜を形成する前に、
前記下部電極及び前記キャパシタ下部電極を含む半導体基板の全面に下部金属間絶縁膜を形成する段階と、
前記下部金属間絶縁膜をパターニングして、前記下部電極及び前記キャパシタ下部電極の上部面を各々露出させるＯＴＰ ＲＯＭ開口部及びキャパシタ開口部を形成する段階とをさらに含むことを特徴とする請求項５〜８のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。 - 前記上部金属間絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜よりなる群から選択された少なくとも一つの物質で形成することを特徴とする請求項５〜９のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。
- 前記上部金属間絶縁膜は前記上部電極及び前記上部キャパシタ上部電極を形成する工程の間、エッチング停止膜として使用されることを特徴とする請求項５〜１０のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体装置の製造方法。
- 前記上部電極及び前記キャパシタ上部電極を形成する段階は、前記上部金属間絶縁膜が前記半導体基板の全面に残存するように実施することを特徴とする請求項５〜１１のいずれか１項に記載のＯＴＰ ＲＯＭを具備する半導体基板の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0077289A KR100481870B1 (ko) | 2002-12-06 | 2002-12-06 | 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193606A JP2004193606A (ja) | 2004-07-08 |
| JP4642344B2 true JP4642344B2 (ja) | 2011-03-02 |
Family
ID=32464536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003405966A Expired - Fee Related JP4642344B2 (ja) | 2002-12-06 | 2003-12-04 | 一回のプログラミングが可能なｒｏｍを具備する半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7084452B2 (ja) |
| JP (1) | JP4642344B2 (ja) |
| KR (1) | KR100481870B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226828B2 (en) * | 2004-04-27 | 2007-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Architecture to monitor isolation integrity between floating gate and source line |
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| JP4753413B2 (ja) | 2005-03-02 | 2011-08-24 | 三洋電機株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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| KR101776955B1 (ko) | 2009-02-10 | 2017-09-08 | 소니 주식회사 | 고체 촬상 장치와 그 제조 방법, 및 전자 기기 |
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-
2002
- 2002-12-06 KR KR10-2002-0077289A patent/KR100481870B1/ko not_active IP Right Cessation
-
2003
- 2003-11-26 US US10/722,935 patent/US7084452B2/en not_active Expired - Fee Related
- 2003-12-04 JP JP2003405966A patent/JP4642344B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-07 US US11/448,200 patent/US7422939B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040108539A1 (en) | 2004-06-10 |
| JP2004193606A (ja) | 2004-07-08 |
| US7084452B2 (en) | 2006-08-01 |
| US7422939B2 (en) | 2008-09-09 |
| KR100481870B1 (ko) | 2005-04-11 |
| KR20040049495A (ko) | 2004-06-12 |
| US20060234435A1 (en) | 2006-10-19 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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