KR20050004681A - 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 메모리를 갖는 반도체 장치가 개시되어 있다. 이 반도체 장치에 따르면, 제2 게이트 전극막을 논리 회로의 게이트 전극막 및 불휘발성 메모리에서의 제어 게이트 전극막으로 이용하고 있다. 이 구조는 제2 게이트 전극막 형성 후의 열 처리가 비교적 적어져서, 논리 회로를 구성하는 트랜지스터의 미세화에 적합하다.

Description

불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING NONVOLATILE MEMORY AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 불휘발성 메모리로서 NAND형 플래시 메모리나 NOR형 플래시 메모리가널리 사용되고 있다. 최근, NAND형 플래시 메모리와 NOR형 플래시 메모리의 양쪽의 특징을 구비한 플래시 메모리도 제안되고 있다. 여러가지 플래시 메모리 회로와 논리 회로 등을 하나의 칩 상에 혼재한 시스템 LSI의 수요도 높아지고 있다.
플래시 메모리와 논리 회로를 혼재한 LSI는 복잡한 디바이스 구조가 된다. 플래시 메모리를 구성하는 메모리 셀의 구조는 논리 회로의 MOS 트랜지스터의 구조와는 다르다. 그 메모리 셀은 복수의 게이트 전극이, 각각 다른 게이트 절연막을 개재하여 적층된 구조이다.
또한, 제조 공정에서도 그 메모리 셀은 논리 회로의 MOS 트랜지스터와는 다른 부분이 존재한다. 예를 들면, 플래시 메모리의 게이트 절연막은 논리 회로의 게이트 절연막과 다른 성능이 요구된다. 따라서, 시스템 LSI에서 플래시 메모리 및 논리 회로 각각에 필요한 성능을 만족시키는 것이 필요하다. 또한, 시스템 LSI에서는 제조 공정 및 소자 구조도 양자의 정합성을 취하는 것이 필요하다.
플래시 메모리와 논리 회로를 혼재한 LSI에서는, 예를 들면 3층의 다결정 실리콘막을 게이트로서 이용하는 구조가 일본 특개 2002-64157호 공보에 설명되어 있다. 또한, 각각의 게이트 전극막인 다결정 실리콘막의 불순물 도핑 조건을 바꾸는 것이 일본 특개 2002-64157호 공보에 설명되어 있다.
상술된 바와 같이, 플래시 메모리와 논리 회로와의 소자 구조 및 제조 공정의 정합을 취함으로써 보다 성능이 우수한 시스템 LSI를 제조할 수 있다.
그러나, 금후의 플래시 메모리와 논리 회로를 혼재한 LSI에서는 논리 회로의동작 속도 등의 성능 향상이 더욱 요구된다.
따라서, 본 발명의 목적은 논리 회로의 동작 속도 등의 성능을 향상시키는 것이 가능한 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
도 1은 본 발명에 따른 반도체 장치의 제1 실시예에서의 불휘발성 메모리의 회로 블록도.
도 2는 본 발명에 따른 반도체 장치의 제1 실시예에서의 불휘발성 메모리의 평면의 모식도.
도 3a 내지 도 3v는 본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예에서의 단면의 모식도.
도 4는 본 발명에 따른 반도체 장치의 제2 실시예에서의 불휘발성 메모리의 회로 블록도.
도 5a 내지 도 5h는 본 발명에 따른 반도체 장치의 제조 방법의 제2 실시예에서의 단면의 모식도.
도 6은 본 발명에 따른 반도체 장치의 제3 실시예에서의 시스템 LSI의 블록도.
도 7은 본 발명에 따른 반도체 장치의 제3 실시예에서의 불휘발성 메모리의 회로 블록도.
도 8은 본 발명에 따른 반도체 장치의 제3 실시예에서의 불휘발성 메모리의회로 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 불휘발성 메모리
11 : 메모리 셀 어레이
12 : 컬럼 디코더
13 :감지 증폭기
14, 15 : 로우 디코더
14a, 14b : 워드선
15a, 15b : 셀렉트 게이트선
16 : 소스선 드라이버
20 : 실리콘 기판
21 : 소자 영역
21a : 소자 분리 영역
22 : 컨택트 플러그
상기의 과제를 해결하기 위해서, 본 발명의 일 태양은 반도체 장치로서, 반도체 기체와, 상기 반도체 기체 상에 아래로부터 순서대로 적층된 제1 게이트 절연막, 제1 게이트 전극막, 제2 게이트 절연막, 및 제2 게이트 전극막으로 이루어지는 제1 게이트와, 상기 제1 게이트를 협지하도록, 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 MOS 트랜지스터를 적어도 하나 갖는 불휘발성 메모리 셀과, 상기 불휘발성 메모리 셀로부터 떨어져서 상기 반도체 기체 상에 아래로부터 순서대로 적층된 제3 게이트 절연막 및 상기 제2 게이트 전극막으로 이루어지는 제2 게이트와, 상기 제2 게이트를 협지하도록 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 제2 MOS 트랜지스터를 복수개 갖는 논리 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명의 다른 일 태양은, 반도체 기체의 소자 형성 예정 영역을 둘러싸도록 소자 분리 영역을 형성하는 공정과, 상기 소자 형성 예정 영역에 제1 게이트 절연막을 형성하는 공정과, 상기 제1 게이트 절연막 상에 제1 게이트 전극막을 형성하는 공정과, 상기 소자 형성 예정 영역 중 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제1 게이트 전극막 및 상기 제1 게이트 절연막을 선택적으로 패터닝하는 공정과, 패터닝된 상기 제1 게이트 전극막 상에 제2 게이트 절연막을 형성하는 공정과, 상기 소자 형성 예정 영역 중 논리 회로를 형성하는 영역에서의 상기 제2 게이트 절연막, 상기 제1 게이트 전극막, 및 상기 제1 게이트 절연막을 박리하는 공정과, 상기 논리 회로를 형성하는 영역에서의 상기 반도체 기체 상에 제3 게이트 절연막을 형성하는 공정과, 상기 제2 게이트 절연막 및 상기 제3 게이트 절연막 상에 제2 게이트 전극막을 형성하는 공정과, 상기 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제2 게이트 전극막, 상기 제2 게이트 절연막, 및 상기 제1 게이트 전극막과, 상기 논리 회로를 형성하는 영역에서의 상기 제2 게이트 전극막을 선택적으로 패터닝하는 공정과, 패터닝된 상기 제2 게이트 전극막을 마스크로 하여, 상기 반도체 기체 표면에 불순물을 도입하여 소스 및 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(실시예 1)
본 발명에 따른 제1 실시예에서의 불휘발성 메모리는 2개의 제1 MOS 트랜지스터로 구성된 메모리 셀을 갖는 플래시 메모리이다. 또한, 제1 MOS 트랜지스터는 제1 게이트 절연막인 터널 절연막, 제1 게이트 전극막인 부유 게이트 전극막, 제2 게이트 절연막인 인터 게이트 절연막, 및 제2 게이트 전극막인 제어 게이트 전극막을 적층한 제1 게이트를 갖는다.
한편, 주변 회로 등도 포함하는 논리 회로는 제2 MOS 트랜지스터로 구성된 상보형 MOS 논리 회로를 포함하고 있다. 제2 MOS 트랜지스터는, 제3 게이트 절연막과 제2 게이트 전극막이 적층된 제2 게이트를 갖는다.
또한, 막 두께가 다른 3 종류의 제3 게이트 절연막이 있다. 3 종류의 제3 게이트 절연막은 트랜지스터의 전원 전압에 대응하고 있다. 최대 막 두께의 제3 게이트 절연막은 고전압 트랜지스터에, 중간 막 두께의 제3 게이트 절연막은 중전압 트랜지스터에, 및 최소 막 두께의 제3 게이트 절연막은 저전압 트랜지스터에, 각각 형성된다. 또한, 불휘발성 메모리에서의 제2 게이트 절연막의 막 두께는 최대 막 두께의 제3 게이트 절연막과 중간 막 두께의 제3 게이트 절연막과의 사이의 막 두께로 한다.
도 1은 본 발명에 따른 제1 실시예에서의 불휘발성 메모리의 블록도이다. 불휘발성 메모리(10)는 메모리 셀 어레이(11), 컬럼 디코더(12), 감지 증폭기(13), 로우 디코더(14, 15) 및 소스선 드라이버(16)를 구비하고 있다.
메모리 셀 어레이(11)는 매트릭스 형태로 배치된 복수개의 메모리 셀 MC를 갖고 있다. 각각의 메모리 셀은, 서로 전류 경로가 직렬로 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 갖고 있다. 그리고, 메모리 셀 트랜지스터 MT의 소스 영역이 선택 트랜지스터 ST의 드레인 영역과 접속한다. 또한, 컬럼 방향에서 인접하는 메모리 셀 MC는 선택 트랜지스터의 소스 영역, 혹은 메모리 셀 트랜지스터 MT의 드레인 영역을 서로 공유한다.
로우 방향에서의 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL에 공통으로 접속되어 있다. 선택 트랜지스터 ST의 게이트는 셀렉트 게이트선 SG에 공통으로 접속되어 있다. 또한, 컬럼 방향에서의 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 드레인 영역은 비트선에 공통으로 접속되어 있다. 또한, 메모리 셀 MC의 선택 트랜지스터 ST의 소스는 소스선 SL에 공통으로 접속되어 있다. 소스선 SL은 소스선 드라이버(16)에 접속된다.
도 1에 도시한 메모리 셀 어레이(11)의 일부의 영역을 평면의 모식도로서 도 2에 도시한다. 반도체 기체인 실리콘 기판(20)에 소자 분리 영역(21a)에 의해서 구분된 장방형 소자 영역(21)을 형성한다. 제1 게이트 전극막인 워드선(14a, 14b) 및 셀렉트 게이트선(15a, 15b)을, 그 소자 영역(21)에 직교하여 복수의 소자 영역(21)을 걸치도록 형성한다.
워드선(14a, 14b)과 소자 영역(21)이 교차하는 부분에 메모리 셀 트랜지스터를 형성한다. 셀렉트 게이트선(15a, 15b)과 소자 영역(21)이 교차하는 부분에 선택 트랜지스터를 형성한다. 또한, 워드선(14a, 14b)과 소자 영역(21)이 교차하는 부분에, 메모리 셀 트랜지스터마다 분리된 제2 게이트 전극막인 부유 게이트 전극막(도시하지 않음)을 형성한다.
소자 영역(21) 내에 워드선(14a, 14b)과 셀렉트 게이트선(15a, 15b)을 협지하도록 하여 컨택트 플러그(22)를 형성한다. 도시하지 않은 비트선을 소자 영역(21)을 따라 형성한다. 그 비트선은 컨택트 플러그(22)를 접속한다. 2개의 컨택트 플러그(22) 사이에 협지된 메모리 셀 트랜지스터와 선택 트랜지스터가 하나의 메모리 셀(11a)을 구성한다.
도 3a 내지 도 3v는 본 발명에 따른 반도체 장치의 제조 방법의 제1 실시예를 공정순으로 도시하는 단면도이다. 도 3의 상측에 도시한 도 3a, 도 3c, 도 3e,도 3g, 도 3i, 도 3k, 도 3m, 도 3o, 도 3q, 도 3s, 도 3u는 본 실시예에서의 불휘발성 메모리의 제조 방법을 공정순으로 도시하는 단면도이다. 각 도면의 하측에 도시한 도 3b, 도 3d, 도 3f, 도 3h, 도 3j, 도 3l, 도 3n, 도 3p, 도 3r, 도 3t, 도 3v는 본 실시예에서의 상보형 MOS 논리 회로의 제조 방법을 공정순으로 도시하는 단면도이다. 또한, 도 3u 및 도 3v는 본 발명에 따른 반도체 장치의 제1 실시예를 나타내고 있다.
제조 공정의 진행을 따라서, 도면의 불휘발성 메모리의 단면을 이하에 설명하도록 한다. 도 3a 내지 도 3d는 도 2의 X-X 단면을 확대하여 도시한다. 도 3f 내지 도 3u는 도 2의 Y-Y 단면을 확대하여 도시한다.
한편, 도 3의 상보형 MOS 회로의 단면은 도 3b 내지 도 3v에 걸쳐 단면 방향을 바꾸지 않고서 나타낸다.
도 3a 및 도 3b에 도시한 바와 같이, 반도체 기체로서 P형의 실리콘 기판(30)을 준비한다.
계속해서, 소자 분리 공정에 대하여 설명한다. 도시하지 않은 실리콘 산화막, 실리콘 질화막 등을 실리콘 기판(30) 상에 형성한다. 실리콘 산화막, 실리콘 질화막을 리소그래피법, 드라이 에칭법 등을 이용하여 패터닝하고 마스크를 형성한다. 다음으로, 마스크되어 있지 않은 실리콘 기판(30) 영역에, 드라이 에칭법에 의해 홈을 형성한다. 홈을 포함한 실리콘 기판(30) 전면에 CVD법을 이용하여 실리콘 산화막을 형성한다. CMP법, 에칭법 등을 이용하여, 표면을 평탄화하면서 실리콘 기판(30)의 홈에 형성된 실리콘 산화막을 잔존시킨다. 홈에 형성된 실리콘 산화막을 소자 분리 영역(31)으로 한다.
P형의 실리콘 기판(30)을 사용하고 있기 때문에, 도 3a의 불휘발성 메모리 영역에 대해서는 통상적으로 웰 영역을 형성하지 않는다. 필요한 경우, 이온 주입법 등을 이용하여 P형 웰 영역을 형성한다. 이 경우, N형 웰 영역을 우선적으로 형성하고, 그 내부에 P형 웰을 형성하는 2중 웰 구조로 해도 된다. 또, 도 3b의 상보형 MOS 논리 회로 영역에서의 웰 형성에 대해서는 후술한다.
다음으로 불휘발성 메모리의 게이트 구조의 형성 공정을 설명한다. 도 4c 및 도 4d에 도시한 바와 같이 제1 게이트 절연막(32)이 되는 실리콘 산화막을 열 산화법에 의해, 예를 들면 10㎚ 정도 형성한다.
또한, CVD법에 의해 제1 게이트 전극막(33)이 되는 인 첨가 다결정 실리콘막 혹은 인 첨가 비정질막을 80㎚ 정도 형성한다. 또한, CVD 시에 인을 첨가하지 않는 경우에는, 도핑되지 않은 다결정 실리콘막 혹은 도핑되지 않은 비정질 실리콘막을 형성한다. 그 후, 이온 주입법 등을 이용하여 다결정 실리콘막 혹은 비정질 실리콘막에 인 등의 도전형을 공급하는 불순물을 도우즈량으로서 1E15㎝-2∼1E16㎝-2정도 도입한다.
계속해서, 도 3d의 상보형 MOS 논리 회로 영역 위에 마스크가 되는 막을 전면에 형성한다. 도 3c의 불휘발성 메모리 영역에 대하여, 리소그래피법, 드라이 에칭법 등을 이용하여 다결정 실리콘막 혹은 비정질 실리콘막 및 실리콘 산화막을 패터닝한다.
이에 의해, 제1 게이트 절연막(32) 및 제1 게이트 전극막(33)을 형성한다. 또, 제1 게이트 절연막(32)은 불휘발성 메모리에서의 터널 절연막이고, 제1 게이트 전극막(33)은 부유 게이트 전극막이다.
다음으로 도 3e 및 도 3f에 도시한 바와 같이, 제2 절연막(34)을 형성한다. 제2 절연막(34)은, 예를 들면 적층 구조로서 형성된다. CVD법을 이용하여 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 동일한 막 형성 장치 내에서 연속하여 형성한다. 적층막 전체의 막 두께는, 예를 들면 15㎚ 정도이다. 제2 절연막(34)은 불휘발성 메모리의 인터 게이트 절연막이다.
이상에 의해, 불휘발성 메모리 영역에서의 메모리 셀의 게이트 구조의 형성 공정에서는 제2 게이트 전극막의 형성 공정만이 남아 있다. 한편, 상보형 MOS 논리 회로 영역에서도 도 3e 및 도 3f에 도시한 바와 같이 막이 형성된다. 그러나, 그 막은 상보형 MOS 논리 회로의 게이트 구조에는 이용되지 않는다. 그 막은 후술하는 바와 같이 박리된다.
계속해서, 트랜지스터 형성 공정을 설명한다. 도 3e의 공정까지 종료한 불휘발성 메모리 영역에서의 도 2에 도시한 평면의 모식도의 Y-Y 단면을 도 3g에 도시한다. 도면에 도시된 바와 같이, 소자 영역 위의 Y-Y 방향에서는 실리콘 기판(30) 위에, 제1 절연막(32), 제1 게이트 전극막(33) 및 제2 게이트 절연막(34)이 적층된 구조이다. 그 이후, 도 3u까지는 Y-Y 단면을 이용하여 설명한다.
한편, 상보형 MOS 논리 회로 영역의 단면은 지금까지와 동일하다. 따라서, 도 3h는 도 3f와 마찬가지의 도면이다.
계속해서, 도 3i에 도시한 바와 같이, 불휘발성 메모리 영역을 마스크막(35)인 레지스트막 혹은 절연막 등으로 피복한다. 한편, 도 3j에 도시한 바와 같이, 상보형 MOS 논리 회로 상에서는 제2 절연막(34) 및 제1 게이트 전극막(33)을, 드라이 에칭법, 웨트 에칭법 등을 이용하여 전면 박리한다. 상보형 MOS 논리 회로 영역의 실리콘 기판(30) 상에는 제1 절연막(32)이 잔존한다.
또한, 리소그래피법, 이온 주입법 등을 이용하여 상보형 MOS 논리 회로 영역에 P형 웰 영역(36) 및 N형 웰 영역(37)을, 도 7j에 도시한 바와 같이, 각각 형성한다. 그 후, 제1 절연막(32)을 드라이 에칭법, 웨트 에칭법 등을 이용하여 박리한다.
다음으로, 상보형 MOS 논리 회로 영역의 실리콘 기판(30) 상에 막 두께가 다른 3종류의 제3 게이트 절연막을 형성한다. 제3 게이트 절연막은 모두 실리콘 산화막이다. 도 3l에 도시한 바와 같이, 열산화법에 의해 3종류의 제3 게이트 절연막 중에서 최대 막 두께의 제3 게이트 절연막(38)을, 예를 들면 16㎚ 정도 형성한다. 이 최대 막 두께의 제3 게이트 절연막(38)이 상보형 MOS 회로에서의 고전압 트랜지스터의 게이트 산화막이다.
이어서, 도 3n에 도시한 바와 같이, 다른 영역의 최대 막 두께의 제3 게이트 절연막(38)을 웨트 에칭법 등에 의해 박리한다. 상보형 MOS 논리 회로 영역에서의 고전압 트랜지스터(39) 상의 최대 막 두께의 제3 게이트 절연막(40)을, 예를 들면 9㎚ 정도 형성한다. 이 중간 막 두께의 제3 게이트 절연막(40)이 상보형 MOS 논리 회로에서의 중전압 트랜지스터(41)의 게이트 산화막이다. 이 산화 공정에 의해,최대 막 두께의 제3 게이트 절연막(38)도 성장한다. 제3 게이트 절연막(38)의 막 두께는 약간 증가한다. 한편, 고전압 트랜지스터(39) 상의 제3 게이트 절연막(38) 및 중전압 트랜지스터(41) 상에서의 중간 막 두께의 제3 게이트 절연막(40)은 잔존한다. 다른 영역의 중간 막 두께의 제3 게이트 절연막(40)을 웨트 에칭법 등에 의해 박리한다.
다음으로, 도 3p에 도시한 바와 같이, 열산화법에 의해 최소 막 두께의 제3 게이트 절연막(42)을 3㎚ 정도 형성한다. 이 최소 막 두께의 제3 게이트 절연막(42)이 상보형 MOS 논리 회로에서의 저전압 트랜지스터(43)의 게이트 산화막이다. 이 산화 공정에 의해서 다른 제3 게이트 절연막(38, 40)도 성장한다. 다른 제3 게이트 절연막(38, 40)의 막 두께는 약간 증가한다. 예를 들면, 최대 막 두께의 제3 게이트 절연막(38)은 18㎚ 정도, 중간 막 두께의 제3 게이트 절연막(40)은 11㎚ 정도, 및 최소 막 두께의 제3 게이트 절연막(42)은 3㎚ 정도이다. 또한, 불휘발성 메모리에서의 제2 절연막의 두께는, 상술한 바와 같이 예를 들면 15㎚ 정도이다. 제2 절연막의 두께는 최대 막 두께의 제3 게이트 절연막(38)보다는 얇고, 중간 막 두께의 제3 게이트 절연막(40)보다는 두껍게 된다.
이상의 공정에 의해, 상보형 MOS 논리 회로에서의 복수의 전압에 대응한 트랜지스터의 게이트 절연막을 형성할 수 있다. 한편, 도 3i, 도 3k, 도 3m, 도 3o에 도시한 불휘발성 메모리 영역에서는 제2 게이트 절연막이 마스크가 되어 제3 게이트 절연막은 형성되지 않는다. 불휘발성 메모리 영역에서의 게이트 구조는 도 3g에 도시한 구조와 마찬가지이다.
또, 상술한 게이트 절연막 형성 공정 도중에, 예를 들면 중간 막 두께의 제3 게이트 절연막(40)을 형성한 후, 혹은 게이트 절연막 형성 공정 종료 후에, 실리콘 기판(30) 내의 채널 영역에 이온 주입법 등을 이용하여, 도전형을 공급하는 불순물을 도입한다. P형인 경우는 붕소, N형인 경우는 인, 비소 등이 도핑된다. 도우즈량으로는 1E11㎝-2∼1E13㎝-2정도이다. 불순물 도핑량 혹은 불순물의 실리콘 기판 방향의 프로파일을 각각의 영역에서 바꿀 수 있다. 이 때에는, 리소그래피법 등을 이용하여, 불순물 도핑이 불필요한 부분은 마스크에 의해 피복한다.
다음으로, 불휘발성 메모리 영역 및 상보형 MOS 논리 회로 영역 양쪽에, CVD법에 의해 다결정 실리콘막 혹은 비정질 실리콘막을 50㎚ 정도 형성한다. 계속해서, 리소그래피법, 드라이 에칭법 등을 이용하여 다결정 실리콘막 혹은 비정질 실리콘막을 패터닝한다. 이에 의해, 도 3q, 도 3r에 도시한 바와 같이, 제2 게이트 전극막(44)을 형성한다. 불휘발성 메모리의 제어 게이트 전극막과, 상보형 MOS 논리 회로의 게이트 전극막이 제2 게이트 전극막(44)에 의해 형성된다.
계속해서, 상보형 MOS 논리 회로 영역을 마스크로 피복한다. 불휘발성 메모리 영역의 제2 게이트 전극막(44)을 마스크로 하여, 도 3s에 도시한 바와 같이, 제2 게이트 절연막(34) 및 제1 게이트 전극막을 패터닝한다.
다음으로, 불휘발성 메모리 영역 및 상보형 MOS 논리 회로 영역 모두, 제2 게이트 전극막(44)을 마스크로 하여 이온 주입법 등에 의해 불순물을 실리콘 기판(30) 내에 도입한다. 접합 깊이가 비교적 얕은 소스 및 드레인 영역(도시하지않음)을 형성한다. P형의 영역으로는, 예를 들면 붕소, N형의 영역으로는, 예를 들면 인, 비소 등이 도핑된다. 도우즈량으로는 1E13㎝-2∼1E15㎝-2정도이다.
또한, 제2 게이트 전극막(44) 상에 CVD법에 의해 실리콘 질화막 등의 절연막을 형성한다. 드라이 에칭법 등에 의한 막 박리 등을 행하여, 도 3s, 도 3t에 도시한 바와 같이 측벽 절연막(45)을 형성한다.
불휘발성 메모리 영역에서 제1 게이트 절연막(32), 제1 게이트 전극막(33), 제2 게이트 절연막(34) 및 제2 게이트 전극막(44)에 의해 형성된 적층 게이트 구조가 제1 게이트이다. 또한, 논리 회로에서 막 두께가 다른 제3 게이트 절연막(38, 40, 42) 및 제2 게이트 전극막(44)에 의해 형성된 적층 게이트 구조가 제2 게이트이다.
또한, 불휘발성 메모리 영역 및 상보형 MOS 논리 회로 영역 모두, 제2 게이트 전극막(44) 및 측벽 절연막(45)을 마스크로 하여, 이온 주입법 등에 의해 불순물을 실리콘 기판(30) 내에 도입한다. 접합 깊이가 비교적 깊은 소스 및 드레인 영역이 형성된다. P형 영역으로는, 예를 들면 붕소, N형의 영역으로는, 예를 들면 인, 비소 등이 도핑된다. 도우즈량으로는 1E15㎝-2∼5E16㎝-2정도이다. 먼저 설명한 비교적 얕은 소스 및 드레인 영역을 정합하여, 도 3s, 도 3t에 도시한, 최종 소스 및 드레인 영역(46)이 형성된다. 또한, 불휘발성 메모리 영역에서의 2개의 트랜지스터가 조합된 영역이 메모리 셀(47)이다.
다음으로, 불휘발성 메모리 영역 및 상보형 MOS 논리 회로 영역 모두, 코발트막을 형성한다. 또한, 필요하면 Ti 혹은 TiN 등의 캡막을 더욱 코발트막 상에 형성한다. 열 처리를 행함으로써, 도 3u, 도 3v에 도시한 바와 같이, 제2 게이트 전극막(44) 및 소스 및 드레인 영역(46) 상에 코발트 실리사이드막인 살리사이드 전극막(48)이 형성된다.
그 후, 플라즈마 CVD법 등에 의해, 도시하지 않은 실리콘 산화막 등을 실리콘 기판(30) 전면에 형성한다. 이 실리콘 산화막 등에, 또한 컨택트홀을 개구한 후, 비트선 등을 포함하는 금속 배선층을 형성한다. 또한, 필요에 따라 실리콘 산화막 등의 형성, 컨택트홀의 개구, 및 금속 배선층의 형성을 반복하여 행한다. 이에 의해, 다층 배선 구조를 형성한다. 또한, 실리콘 기판 전면을 표면 보호막으로 피복한다. 다음으로, 드라이에칭법 등을 이용하여 패드 부분을 개구한다. 이에 의해, 불휘발성 메모리를 갖는 반도체 장치를 완성한다.
본 실시예에 따르면, 비교적 후의 공정에서 형성되는 제2 게이트 전극막에 의해서 상보형 MOS 논리 회로의 게이트 전극막 및 불휘발성 메모리의 제어 게이트 전극막이 형성된다. 이 때문에, 제2 게이트 전극막 형성 후의 열 처리 시간이 적어져, 논리 회로를 구성하는 트랜지스터의 미세화에 보다 적합한 구조가 된다. 이에 의해, 논리 회로의 성능 향상이 가능한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
또한, 상보형 MOS 논리 회로에 대하여 사용 전압에 대응한 게이트 절연막의 막 두께를 갖는 3 종류의 트랜지스터를 이용함으로써, 논리 회로의 동작 속도의 향상이 가능한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
또한, 메모리 셀의 제2 게이트 절연막의 막 두께를, 논리 회로에서의 중간 막 두께의 게이트 절연막보다도 두껍게 함으로써 내압을 높인다. 또한, 최대 막 두께의 게이트 절연막보다도 얇게 함으로써 동작 속도를 높인다. 양자를 만족할 수 있는 특성을 갖는 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
(실시예 2)
본 발명에 따른 제2 실시예는 제1 실시예와 기본 구성은 동일하다. 제1 실시예와 다른 점은 제3 게이트 전극막을 갖고 제2 전극막과 적층하여 게이트를 구성하는 것이다.
불휘발성 메모리로서 2개의 제1 MOS 트랜지스터로 메모리 셀이 구성된 플래시 메모리이다. 또한, 제1 MOS 트랜지스터는 제1 게이트 절연막인 터널 절연막, 제1 게이트 전극막인 부유 게이트 전극막, 제2 게이트 절연막인 인터 게이트 절연막, 및 제2 게이트 전극막과 제3 게이트 전극막을 중첩한 제어 게이트 전극막을 적층한 제1 게이트를 갖는다.
한편, 주변 회로 등도 포함한 논리 회로는 제2 MOS 트랜지스터로 구성된 상보형 MOS 논리 회로를 포함하고 있다. 제2 MOS 트랜지스터는 제3 게이트 절연막 및 제2 게이트 전극막과 제3 게이트 전극막이 적층된 제2 게이트를 갖는다.
또한, 막 두께가 다른 3 종류의 제3 게이트 절연막이 있다. 3 종류의 제3 게이트 절연막은 트랜지스터의 전원 전압에 대응하고 있다. 최대 막 두께의 제3 게이트 절연막은 고전압 트랜지스터에, 중간 막 두께의 제3 게이트 절연막은 중전압 트랜지스터에, 및 최소 막 두께의 제3 게이트 절연막은 저전압 트랜지스터에,각각 형성된다. 또한, 불휘발성 메모리에서의 제2 게이트 절연막의 막 두께는, 최대 막 두께의 제3 게이트 절연막과 중간 막 두께의 제3 게이트 절연막과의 사이의 막 두께로 한다.
도 4는 본 발명에 따른 제2 실시예에서의 메모리 셀 어레이의 일부 영역의 평면의 모식도이다. 도 2에 도시한 제1 실시예에서의 메모리 셀 어레이의 일부 영역의 평면의 모식도와 기본적인 구성은 동일하기 때문에, 다른 부분에 대하여 설명한다.
도 4에서, 셀렉트 워드선(15a, 15b)의 일부가 확대되어 있고, 제어 게이트 컨택트(23)가 형성되어 있다. 셀렉트 게이트선은 제2 게이트 전극막 및 제3 게이트 전극막으로 이루어지는 선택 트랜지스터 ST의 게이트 전극이다. 그 아래로 제1 게이트 전극막으로 이루어지는 부유 게이트가 존재한다. 제어 게이트 컨택트(23)는 셀렉트 게이트선과 부유 게이트를 접속하기 위한 영역이다.
도 5a 내지 도 5h는 본 발명에 따른 반도체 장치의 제조 방법의 제2 실시예를 공정순으로 도시하는 단면도이다. 또한, 도 5h는 본 발명에 따른 반도체 장치의 제2 실시예를 나타내고 있다.
도 5a, 도 5c, 도 5e, 도 5g는 불휘발성 메모리에서의 도 4의 Y-Y 단면을 확대하여 도시한다. 또한, 도 5b, 도 5d, 도 5f, 도 5h는 불휘발성 메모리에서의 도 14의 Y'-Y' 단면을 확대하여 도시한다. 한편, 상보형 MOS 논리 회로 영역은 기본적으로 제1 실시예와 마찬가지의 공정으로 되기 때문에 도시하지 않는다.
상보형 MOS 논리 회로 영역의 제3 게이트 절연막을 형성하는 공정까지는,제1 실시예에서의 도 3a 내지 도 3n과 동일한 공정을 취하며, 이 때문에 그까지의 공정의 도면은 생략한다. 그 이후의 공정에 대하여 설명한다.
불휘발성 메모리에서의 Y-Y 단면에서, 우선 도 5a에 도시한 바와 같이, 반도체 기체인 P형의 실리콘 기판(30) 상에 제1 게이트 절연막(32), 제1 게이트 전극막(33), 및 제2 게이트 절연막(34)이 적층되어 있다.
한편, Y'-Y' 단면은 도 5b에 도시한 바와 같이 소자 분리 영역(31) 상에 제1 게이트 전극막(33), 및 제2 게이트 절연막(34)이 적층되어 있다. 이들 막 위에, 또한 CVD법에 의해 제2 게이트 전극막(44)인 다결정 실리콘막 혹은 비정질 실리콘막을 30㎚ 정도 형성한다.
다음으로, 도 5c의 단면으로 도시한 불휘발성 메모리 영역을 마스크로 피복하고, 도 5d에 도시하는 단면의 영역에 대하여 제1 게이트 전극막(33) 상 일부에, 리소그래피법, 드라이 에칭법 등을 이용하여, 도 4에서 도시한 제어 게이트 컨택트(23)를 개구한다. 또한, CVD법에 의해 제3 게이트 전극막(44a)인 다결정 실리콘막 혹은 비정질 실리콘막을 도 5c, 도 5d에 도시한 바와 같이 실리콘 기판(30) 전면에, 예를 들면 30㎚ 정도 형성한다. 이 때, 제2 게이트 전극막(44a)에 두꺼운 경우에는 예를 들면 3㎚ 정도, 얇은 경우에는 예를 들면 1㎚ 이하의 극박 실리콘 산화막(44b)이 형성된다.
계속해서, 제3 게이트 전극막(44a) 및 제2 게이트 전극막(44)에 이온 주입법 등에 의해, 도전형을 공급하는 불순물이 도핑된다. 또한, 리소그래피법, 드라이에칭법 등을 이용하여, 도 5e, 도 5f에 도시한 바와 같이, 제3 게이트 전극막(44b),제2 게이트 전극막(44a), 제2 게이트 절연막(34), 및 제1 게이트 전극막(33)을 패터닝한다. 이 때, 도시하지 않은 상보형 MOS 논리 회로 영역에서도 제3 게이트 전극막(44b), 제2 게이트 전극막(44a)이 패터닝되어 게이트 구조를 형성한다.
또한, 이하의 공정은 제1 실시예와 마찬가지의 공정을 취하기 때문에 간단히 설명한다. 즉, 도 5g에 도시한 바와 같이, 제3 게이트 전극막(44a) 및 제2 게이트 전극막(44)을 마스크로 하여, 이온 주입법 등에 의해 불순물을 실리콘 기판(30) 내에 도입한다. 접합 깊이가 비교적 얕은 소스 및 드레인 영역(도시하지 않음)을 형성한다. P형의 영역에는, 예를 들면 붕소, N형의 영역에는, 예를 들면 인, 비소 등이 도핑된다. 도우즈량으로는 1E13㎝-2∼1E15㎝-2정도이다. 또한, 제3 게이트 전극막(44a) 및 제2 게이트 전극막(44) 등의 측면에 측벽 절연막(45)을 형성한다.
계속해서, 제3 게이트 전극막(44a) 및 제2 게이트 전극막(44) 및 측벽 절연막(45)을 마스크로 하여, 이온 주입법 등에 의해 불순물을 실리콘 기판(30) 내에 도입한다. 접합 깊이가 비교적 깊은 소스 및 드레인 영역을 형성한다. P형의 영역에는, 예를 들면 붕소, N형의 영역은, 예를 들면 인, 비소 등이 도핑된다. 도우즈량으로는 1E15㎝-2∼5E16㎝-2정도이다. 먼저 설명한 비교적 얕은 소스 및 드레인 영역을 정합하여, 최종 소스 및 드레인 영역(46)을 형성한다.
또한, 코발트막을 실리콘 기판(30) 전면에 형성한다. 또한, 필요하면 Ti 혹은 TiN 등의 캡막을 더욱 코발트막 상에 형성한다. 계속해서, 열 처리를 행함으로써, 제3 게이트 전극막(44b) 및 소스 및 드레인 영역(46) 상에 코발트 실리사이드막인 살리사이드 전극막(48)을 형성한다. 또, 도시하지 않은 상보형 MOS 논리 회로 영역에서도 마찬가지의 공정이 진행하여 트랜지스터가 형성된다.
그 후, 플라즈마 CVD법 등에 의해 도시하지 않는 실리콘 산화막 등을 실리콘 기판(30) 전면에 형성한다. 이 실리콘 산화막 등에, 또한 컨택트홀을 개구한 후, 비트선 등을 포함하는 금속 배선층을 형성한다. 또한, 필요에 따라 실리콘 산화막 등의 형성, 컨택트홀의 개구, 및 금속 배선층의 형성을 반복하여 행한다. 이에 의해, 다층 배선 구조를 형성한다. 또한, 실리콘 기판 전면을 표면 보호막으로 피복한다. 다음으로, 드라이 에칭법 등을 이용하여 패드부를 개구한다. 이에 의해, 불휘발성 메모리를 갖는 반도체 장치를 완성한다.
본 실시예에 따르면, 비교적 후의 공정에서 형성되는 제2 게이트 전극막에 의해서, 상보형 MOS 논리 회로의 게이트 전극막 및 불휘발성 메모리의 제어 게이트 전극막이 형성된다. 이 때문에, 제2 게이트 전극막 형성 후의 열 처리 시간이 적어져, 논리 회로를 구성하는 트랜지스터의 미세화에 보다 적합한 구조가 된다. 이에 의해, 논리 회로의 성능 향상이 가능한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
또한, 상보형 MOS 논리 회로에 대하여 사용 전압에 대응한 게이트 절연막의 막 두께를 갖는 3 종류의 트랜지스터를 이용함으로써 논리 회로의 동작 속도의 향상이 가능한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
또한, 메모리 셀의 제2 게이트 절연막의 막 두께를 논리 회로에서의 중간 막 두께의 게이트 절연막보다도 두껍게 함으로써 내압을 높인다. 또한, 최대 막 두께의 게이트 절연막보다도 얇게 함으로써 동작 속도를 높인다. 양자를 만족할 수 있는 특성을 갖는 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
또한, 불휘발성 메모리에 있어서 제1 게이트 전극막과 제3 게이트 전극막을 접속함으로써, 선택 트랜지스터에서의 셀렉트 게이트와 상층에 형성되는 금속 배선과의 접속이 용이한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.
(실시예 3)
본 발명에 따른 제3 실시예를 도 6에 블록도로 도시한다. 복수의 구조의 불휘발성 메모리와 논리 회로를 포함하는 시스템 LSI로서의 반도체 장치이다.
시스템 LSI(50)는 논리 회로 영역과 메모리 영역을 갖고 있다. 논리 회로 영역에는, 예를 들면 CPU(51)가 형성되어 있다. 또한, 메모리 영역에는 3 종류의 불휘발성 메모리가 형성되어 있다. 상기한 제1 및 제2 실시예에서 설명한 1개의 메모리 셀이 2개 트랜지스터로 구성되는 불휘발성 메모리(10), NAND형 불휘발성 메모리(10a), 및 1개의 메모리 셀이 3개 트랜지스터로 구성되는 불휘발성 메모리(10b)이다.
이 시스템 LSI에서는 1개의 메모리 셀이 2개 트랜지스터로 구성되는 불휘발성 메모리(10)를 CPU(51)와 동일 칩에 탑재함으로써, CPU(51)의 펌웨어를 저장하는 판독 전용 메모리로서 사용할 수 있다.
NAND형 불휘발성 메모리(10a)의 회로 블록도를 도 7에 도시한다. 메모리 셀(11b)은 적층 구조의 게이트를 갖는 1개의 트랜지스터로 구성된다. 주변 회로로서, 컬럼 디코더(12), 감지 증폭기(13), 로우 디코더(14)를 구비하고 있다.
1개의 메모리 셀이 3개 트랜지스터로 구성되는 불휘발성 메모리(10b)의 회로 블록도를 도 8에 도시한다. 메모리 셀(11c)은 2개의 트랜지스터와, 그 2개의 트랜지스터가 협지된 적층 구조의 게이트를 갖는 1개의 트랜지스터로 구성되어 있다. 주변 회로로서는, 컬럼 디코더(12), 감지 증폭기(13), 로우 디코더(15) 및 소스선 드라이버(16)를 구비하고 있다.
시스템 LSI(50)는 제1 실시예에서 설명한 반도체 장치의 제조 방법과 기본적으로 동일한 방법을 취한다. 따라서, 제1 실시예와 마찬가지로 반도체 장치로서 완성할 수 있다. 1개의 메모리 셀이 2개 트랜지스터로 구성되는 불휘발성 메모리(10), NAND형 불휘발성 메모리(10a), 및 1개의 메모리 셀이 3개 트랜지스터로 구성되는 불휘발성 메모리(10b), 이들 불휘발성 메모리는 동일한 공정 및 조건으로 형성할 수 있다. 이 때문에, 시스템 LSI(50)의 제조 방법을 간략화할 수 있다.
또한, NAND형 불휘발성 메모리(10a), 1개의 메모리 셀이 3개 트랜지스터로 구성되는 불휘발성 메모리(10b)를 각각 단독으로 포함하는 반도체 장치로 상기의 제조 방법을 적용하는 것도 가능하다.
또, 본 발명은 상술한 실시예에 아무런 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러가지로 변경하여 실시할 수 있다.
예를 들면, 제1 게이트 절연막, 제2 게이트 절연막 및 제3 게이트 절연막의 게이트 절연막은, 실리콘 산화막, 실리콘 질화막에 한하지 않고, 산소 및 질소의 양쪽을 여러가지 조성으로 포함한 실리콘 질산화막, 혹은 하프늄 산화막, 지르코늄산화막, 티탄 산화막, 알루미늄 산화막 등의 금속 산화막, 또한 이들 막의 복합막, 혹은 적층 구조를 이용한 막이어도 되는 것은 물론이다.
또한, 제1 게이트 전극막 및 제2 게이트 전극막을 포함시킨 게이트 전극막의 재료로서 종래 이용되고 있는 고농도 N형 실리콘으로 하면 반도체 장치로서의 응용을 비교적 용이하게 할 수 있을 가능성이 있다.
또한, 상기 게이트 전극 및 소스 및 드레인 영역에 형성하는 살리사이드 구조의 재료로서는, 코발트에 한하지 않고, 티탄, 니켈, 텅스텐, 티탄, 몰리브덴 등의 살리사이드 구조라도 된다.
또한, 상기 금속의 실리사이드 혹은 질화물도 포함하여 적층 구조의 게이트 전극막을 형성할 수도 있다.
또한, 금속 배선은 알루미늄, 구리, 금, 은, 텅스텐 등으로부터 선택하여 이용할 수 있다. 또한, 배리어 메탈을 상술한 재료의 하층에 까는 것에 의해서, 기초 절연막과의 밀착성, 컨택트 영역에서의 반응 억제 등의 이점이 얻어진다. 이 경우에는 배리어 메탈로서, 텅스텐, 몰리브덴, 티탄 등의 금속, 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드 등의 금속 실리사이드, 혹은 질화 티탄, 질화 텅스텐 등의 금속 질화물을 형성한 구조를 취해도 된다.
또한, 반도체 기체로서 실리콘 기판 이외에, SOI 기판, GaAs 등의 화합물 반도체 기판 등을 이용할 수 있다.
또한, 적층 게이트 구조로서 불휘발성 메모리뿐만 아니라, 다른 종류의 소자에도 적용 가능한 것은 물론이다.
또한, 반도체 장치로서는 여러가지의 불휘발성 메모리 단독이거나 혹은 이들과 여러가지의 로직 회로와의 혼재에서도 적용할 수 있는 것은 물론이다.
본 발명에 따르면, 논리 회로의 성능 향상이 가능한 불휘발성 메모리를 갖는 반도체 장치가 얻어진다.

Claims (19)

  1. 반도체 기체와,
    상기 반도체 기체 상에 아래로부터 순서대로 적층된, 제1 게이트 절연막, 제1 게이트 전극막, 제2 게이트 절연막, 및 제2 게이트 전극막으로 이루어지는 제1 게이트와, 상기 제1 게이트를 협지하도록, 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 제1 MOS 트랜지스터를 적어도 하나 갖는 불휘발성 메모리셀과,
    상기 불휘발성 메모리 셀로부터 떨어져서 상기 반도체 기체 상에 아래로부터 순서대로 적층된, 제3 게이트 절연막 및 상기 제2 게이트 전극막으로 이루어지는 제2 게이트와, 상기 제2 게이트를 협지하도록 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 제2 MOS 트랜지스터를 복수개 갖는 논리 회로
    를 구비하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 게이트 전극막과 상기 소스 및 드레인 영역 상에, 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  3. 반도체 기체와,
    상기 반도체 기체 상에 아래로부터 순서대로 적층된, 제1 게이트 절연막, 제1 게이트 전극막, 제2 게이트 절연막, 제2 게이트 전극막, 및 제3 게이트 전극막으로 이루어지는 제1 게이트와, 상기 제1 게이트를 협지하도록, 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 제1 MOS 트랜지스터를 적어도 하나 갖는 불휘발성 메모리 셀과,
    상기 불휘발성 메모리 셀로부터 떨어져서 상기 반도체 기체 상에 아래로부터 순서대로 적층된, 제3 게이트 절연막, 제2 게이트 전극막, 및 제3 게이트 전극막으로 이루어지는 제2 게이트와, 상기 제2 게이트를 협지하도록 상기 반도체 기체에 형성된 소스 및 드레인 영역을 구비한 제2 MOS 트랜지스터를 복수개 갖는 논리 회로
    를 구비하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 게이트 전극막과 상기 제3 게이트 전극막과의 사이에, 극박 절연막을 더 갖는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 제2 게이트 절연막 및 상기 제2 게이트 전극막이 각각 중첩되도록 개구부를 갖고, 상기 제3 게이트 전극막과 상기 제1 게이트 전극막이 상기 개구부를 개재하여 접속되는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3 게이트 전극막 및 상기 소스 및 드레인 영역 상에 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 논리 회로는 상보형 MOS 논리 회로인 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 논리 회로는 각각 다른 막 두께의 제3 게이트 절연막을 갖는 복수의 상기 제2 MOS 트랜지스터를 갖는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 논리 회로에서 상기 제3 게이트 절연막의 막 두께가 각각 다른 3가지 상기 제2 MOS 트랜지스터를 구비하고, 상기 메모리 셀의 제2 게이트 절연막의 막 두께는 상기 막 두께가 각각 다른 3가지 상기 제3 게이트 절연막 중에서 최대 막 두께보다도 작고, 중간 막 두께보다도 큰 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 메모리 셀은 메모리 셀 트랜지스터와, 전류 경로가 상기 메모리 셀 트랜지스터의 일단에 접속된 선택 트랜지스터의 2개의 제1 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 선택 트랜지스터에서는, 상기 제1 게이트 전극막 상의 상기 제2 게이트 절연막 및 상기 제2 게이트 전극막이 개구부를 갖고, 그 위에 형성된 상기 제3 게이트 전극막이 상기 제1 게이트 전극막과 접속되고 있는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치.
  12. 반도체 기체의 소자 형성 예정 영역을 둘러싸도록 소자 분리 영역을 형성하는 공정과,
    상기 소자 형성 예정 영역에 제1 게이트 절연막을 형성하는 공정과,
    상기 제1 게이트 절연막 상에 제1 게이트 전극막을 형성하는 공정과,
    상기 소자 형성 예정 영역 내, 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제1 게이트 전극막 및 상기 제1 게이트 절연막을 선택적으로 패터닝하는 공정과,
    패터닝된 상기 제1 게이트 전극막 상에 제2 게이트 절연막을 형성하는 공정과,
    상기 소자 형성 예정 영역 내, 논리 회로를 형성하는 영역에서의 상기 제2게이트 절연막, 상기 제1 게이트 전극막, 및 상기 제1 게이트 절연막을 박리하는 공정과,
    상기 논리 회로를 형성하는 영역에서의 상기 반도체 기체 상에 제3 게이트 절연막을 형성하는 공정과,
    상기 제2 게이트 절연막 및 상기 제3 게이트 절연막 상에 제2 게이트 전극막을 형성하는 공정과,
    상기 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제2 게이트 전극막, 상기 제2 게이트 절연막, 및 상기 제1 게이트 전극막과, 상기 논리 회로를 형성하는 영역에서의 상기 제2 게이트 전극막을 선택적으로 패터닝하는 공정과,
    패터닝된 상기 제2 게이트 전극막을 마스크로 하여 상기 반도체 기체 표면에 불순물을 도입하여 소스 및 드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 공정 후에, 상기 제2 게이트 전극막 및 상기 소스 및 드레인 영역 상에 금속 실리사이드막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  14. 반도체 기체의 소자 형성 예정 영역을 둘러싸도록 소자 분리 영역을 형성하는 공정과,
    상기 소자 형성 예정 영역에 제1 게이트 절연막을 형성하는 공정과,
    상기 제1 게이트 절연막 상에 제1 게이트 전극막을 형성하는 공정과,
    상기 소자 형성 예정 영역 내, 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제1 게이트 전극막 및 상기 제1 게이트 절연막을 선택적으로 패터닝하는 공정과,
    패터닝된 상기 제1 게이트 전극막에 제2 게이트 절연막을 형성하는 공정과,
    상기 소자 형성 예정 영역 내, 논리 회로를 형성하는 영역에서의 상기 제2 게이트 절연막, 상기 제1 게이트 전극막, 및 상기 제1 게이트 절연막을 선택적으로 박리하는 공정과,
    상기 논리 회로를 형성하는 영역의 상기 반도체 기체 상에 제3 게이트 절연막을 형성하는 공정과,
    상기 제2 게이트 절연막 및 상기 제3 게이트 절연막 상을 포함하여, 상기 반도체 기체 상에 제2 게이트 전극막을 형성하는 공정과,
    상기 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제2 게이트 전극막 및 상기 제2 게이트 절연막을 선택적으로 패터닝하는 공정과,
    패터닝된 상기 제2 게이트 전극막 상에 제3 게이트 전극막을 형성하는 공정과,
    상기 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제3 게이트 전극막, 상기 제2 게이트 전극막, 상기 제2 게이트 절연막, 및 상기 제1 게이트 전극막과,상기 논리 회로를 형성하는 영역의 상기 제3 게이트 전극막 및 상기 제2 게이트 전극막을 선택적으로 패터닝하는 공정과,
    패터닝된 상기 제3 게이트 전극막 및 상기 제2 게이트 전극막을 마스크로 하여, 상기 반도체 기체 표면에 불순물을 도입하여 소스 및 드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 불휘발성 메모리 셀을 형성하는 영역에서의 상기 제2 게이트 전극막 및 상기 제2 게이트 절연막을 선택적으로 패터닝하는 공정과, 패터닝된 상기 제2 게이트 전극막 상에 제3 게이트 전극막을 형성하는 공정과의 사이에, 극박 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 공정 후에, 상기 제3 게이트 전극막 및 상기 소스 및 드레인 영역 상에 금속 실리사이드막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  17. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 반도체 기체 표면에 불순물을 도입하여 소스 및 드레인 영역을 형성하는 공정에서, 불순물로서 P형 불순물 및 N형 불순물을 각각 선택적으로 도입하여, 상기 논리 회로에 적어도 상보형 MOS 논리 회로를 형성하는 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  18. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 반도체 기체 상에 제3 게이트 절연막을 형성하는 공정은, 막 두께가 다른 복수의 상기 제3 게이트 절연막을 순차 형성하는 공정인 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의 제조 방법.
  19. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 제3 게이트 절연막은, 막 두께가 각각 다른 3가지 게이트 절연막으로 이루어지며,
    상기 막 두께가 다른 복수의 상기 제3 게이트 절연막을 순차 형성하는 공정은, 상기 3가지 게이트 절연막 중에서, 최대 막 두께의 상기 제3 게이트 절연막을 형성하는 공정과, 상기 최대 막 두께의 상기 제3 게이트 절연막을 선택적으로 박리하여, 계속해서 중간 막 두께의 상기 제3 절연막을 형성하는 공정과, 중간 막 두께의 상기 제3 게이트 절연막을 선택적으로 박리하여, 최소 막 두께의 상기 제3 절연막을 형성하는 공정인 것을 특징으로 하는 불휘발성 메모리를 갖는 반도체 장치의제조 방법.
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