JP3628291B2

JP3628291B2 - 半導体装置および半導体装置の製造方法

Info

Publication number: JP3628291B2
Application number: JP2001312654A
Authority: JP
Inventors: 真人戸板
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 2001-10-10
Filing date: 2001-10-10
Publication date: 2005-03-09
Anticipated expiration: 2021-10-10
Also published as: JP2003124457A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、より詳細には、ゲート電極として２層のポリシリコンを備える構造の半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置として広く採用されているＭＯＳ構造トランジスタの製造にあたっては、例えば、シリコン基板上にＬＯＣＯＳ構造やシャロートレンチ構造の素子分離領域およびウェルを形成した後に閾値電圧Ｖ_ｔｈ調整のためのイオン注入を行ない、更に、成膜したゲート酸化膜上に、例えばポリシリコンからなるゲート電極を形成することが必要である。
【０００３】
従来の一般的なポリシリコンゲート電極の形成には、先ず、ノンドープのポリシリコン層を低圧ＣＶＤ法により形成し、その後、シリコン結晶中でアクセプタやドナーとして作用するボロンやリン等のドーパントをイオン注入してポリシリコン層の抵抗値制御を行なった後、リソグラフィおよびエッチング技術によって所望のゲート電極形状となるように加工する方法が採用されている。
【０００４】
【発明が解決しようとする課題】
しかし、低圧ＣＶＤ法で形成されるポリシリコン層は、結晶方位が相互に異なる比較的微細な結晶粒子で構成される多結晶膜であり、このような結晶構造のポリシリコン層にイオン注入を行なうと、いわゆるチャネリング効果によって、ポリシリコン層内でのイオン打ち込み深さが不均一になるという問題が生じる。
【０００５】
図３は、従来の一般的なポリシリコンゲート電極の構造を説明するための図で、シリコン基板３１上のゲート酸化膜３２上に低圧ＣＶＤ法で成膜されたポリシリコン膜３３が成膜されており、このポリシリコン膜３３に所望のドーパントをイオン注入することで抵抗値の制御が行なわれる。
【０００６】
この場合、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面が、例えば＜１１０＞±２０°といったチャネリングを生じやすい特定の結晶面である場合には、その結晶粒子に打ち込まれたイオンは結晶粒子内をチャネリングしてシリコン基板３１にまで到達してしまう。
【０００７】
一方、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面が、チャネリングを生じにくい結晶面である場合には、注入イオンはその結晶格子内にのみ打ち込まれシリコン基板３１にまで到達することはない。
【０００８】
また、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面がチャネリングを生じやすい特定の結晶面であっても、その結晶粒子の直下に存在する他の結晶粒子の結晶面がチャネリングを生じ難いものである場合には、注入されたイオンはそのようなチャネリングを生じ難い結晶面を有する結晶粒子中でチャネリングが阻止されてシリコン基板３１にまで到達することはない。
【０００９】
すなわち、ポリシリコン３３層内の結晶粒子の配向状態によって、チャネリングを生じやすい特定の面指数を有する結晶粒子が存在する領域とチャネリングを生じ難い結晶粒子が存在する領域とで注入されたイオンの打ちこみ深さが異なり、その結果ポリシリコン層３３内での深さ方向のドーパント分布にばらつきを生じ、トランジスタ特性のばらつきや再現性の低下を招いて安定的なＭＯＳトランジスタの製造が困難になるという問題があった。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ポリシリコンゲート電極形成時のイオン注入深さを均一にすることにより、トランジスタ特性の変動を抑制し、安定した特性の半導体装置およびそのような半導体装置の製造を可能とする方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、第１のポリシリコン層と、第２のポリシリコン層と、前記第１及び第２のポリシリコン層の界面の一部領域に局所的にシリコン酸化物として凝集された膜厚が０．１〜６ｎｍのシリコン酸化膜とを含み、前記第１及び第２のポリシリコン層とを接合させて構成したポリシリコンゲート電極を備えた半導体装置であって、前記第１のポリシリコン層及び前記第２のポリシリコン層の平均結晶粒径は５０ｎｍ〜２００ｎｍであり、かつ、隣接する結晶格子同士の結晶方位が互いに異なり、前記ポリシリコンゲート電極の抵抗値を制御するために前記第２のポリシリコン層中に注入されたイオンの打ち込み深さがその面内で均一であり、かつ前記イオンは前記第１のポリシリコン層下のシリコン基板にまで注入されていないことを特徴とする。
【００１２】
また、請求項２に記載の発明は、ポリシリコンゲート電極を備える半導体装置の製造方法であって、ゲート酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍの第１のポリシリコン層を形成する第１のステップと、前記第１のポリシリコン層上の全面に膜厚が０．１〜６ｎｍのシリコン酸化膜を形成する第２のステップと、前記シリコン酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍであり、かつ前記第１のポリシリコンに対して、隣接する結晶格子同士の結晶方位が互いに異なるように、第２のポリシリコン層を形成する第３のステップと、前記第２のポリシリコン層表面から、イオンの打ち込み深さがその面内で均一であり、かつ前記第１のポリシリコン層下のシリコン基板にまで注入されないように、前記第２のポリシリコンにイオン注入し、ポリシリコンゲート電極の抵抗値を制御する第４のステップと、前記第１のポリシリコン層と前記シリコン酸化膜と前記第２のポリシリコン層とを同時に熱処理して、前記シリコン酸化膜を前記第１のポリシリコン層と前記第２のポリシリコン層との界面の一部領域にシリコン酸化物として局所的に凝集させるとともに、前記一部領域を除く界面を接合させる第５のステップと、該第５のステップ終了後に前記第１のポリシリコン層および前記第２のポリシリコン層を所望の形状に加工することによりポリシリコンゲート電極を形成する第６のステップとを含むことを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【００１５】
〔実施例１〕
図１は、本発明のＭＯＳトランジスタのポリシリコンゲート電極部の構成を説明するための図で、シリコン基板１１上に形成したゲート酸化膜１２の上に低圧ＣＶＤ法で成膜された第１のポリシリコン層１３が成膜されており、第１のポリシリコン層１３上に薄く成膜されたシリコン酸化膜１４を挟んで、低圧ＣＶＤ法で成膜された第２のポリシリコン層１５を備える構造を有し、この第２のポリシリコン層１５の表面から所望のドーパントをイオン注入することで、第１および第２のポリシリコン層１３、１５の抵抗値が制御される。
【００１６】
第１のポリシリコン層１３上に形成された薄い酸化膜１４は特定の結晶構造を有しないアモルファスであるため、第２のポリシリコン層１５を成長させる際、第１のポリシリコン層１３中に既に存在している結晶粒子を核として同一の面方位に成長しようとする作用が遮断される。従って、第１のポリシリコン層１３を構成する結晶格子の結晶方位と、その上に形成されている第２のポリシリコン層１５を構成する結晶格子の結晶方位とは全く無関係となり、第１のポリシリコン層１３と第２のポリシリコン層１５との間には結晶方位の連続性がないこととなる。
【００１７】
このため、第２のポリシリコン層１５中の、例えば＜１１０＞±２０°といったチャネリングを生じやすい特定の結晶面を有する結晶格子にイオンが注入されて、注入イオンがその結晶格子内をチャネリングし、第１のポリシリコン層１３にまで突き抜けてきたイオンがあった場合でも、そのイオンが注入されることとなる第１のポリシリコン層１３を構成する結晶格子もまたチャネリングを生じやすい結晶面を有することは極めて稀であるため、殆どの場合には第１のポリシリコン層１３内で減速を受け、ゲート酸化膜１２直下のシリコン基板１１内に形成されたチャネル領域にまでドーパントが注入されることを回避できる。
【００１８】
〔実施例２〕
図２は、本発明のＭＯＳトランジスタの製造工程を説明するための図で、図２（ａ）はゲート酸化膜形成工程、図２（ｂ）は第１のポリシリコン層形成工程、図２（ｃ）は第２のポリシリコン層形成工程、図２（ｄ）はゲート電極形成用イオン注入工程、図２（ｅ）はゲート電極成型工程、図２（ｆ）はＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）形成用イオン注入工程、図２（ｇ）はサイドウォールおよびソース・ドレイン形成用イオン注入工程、そして、図２（ｈ）は熱処理工程を示している。
【００１９】
先ず、シリコン基板２１をフィールド酸化して、ＬＯＣＯＳ２２、および、ゲート酸化膜２３の形成を行なう（図２（ａ））。
【００２０】
次に、温度６００〜６８０℃の範囲で、シランガスを原料とした低圧ＣＶＤ法により、厚さ１５０ｎｍの第１のポリシリコン層２４を堆積させる（図２（ｂ））。このとき、形成される第１のポリシリコン層２４はドーピングを行なっていないために電気的にはイントリンシックな状態であり、その平均結晶粒径は５０〜２００ｎｍ程度の多結晶である。
【００２１】
第１のポリシリコン層２４を形成した後、シリコン基板２１を低圧ＣＶＤ装置から大気中に取り出し、第１のポリシリコン層２４の表面を、室温で１分以上大気中の酸素と接触させる。この大気中酸素との接触により、第１のポリシリコン層２４の表面には膜厚０．１〜６ｎｍの薄い自然酸化膜２５が形成される。
【００２２】
なお、第１のポリシリコン層２４表面に薄い酸化膜２５を形成する工程は、上述した方法に限定されるものではなく、例えば、シリコン基板２１ごと超純水中で水洗し、その後にスピンドライヤ等の乾燥装置を用いて乾燥させることによって形成することとしても良く、或いは、過酸化水素を含有させた水溶液（例えばアンモニア：過酸化水素水：水の混合水溶液）中にシリコン基板２１ごと浸漬させることによって、第１のポリシリコン層２４表面を酸化させ、その後水洗して乾燥させることによって形成することとしても良く、更には、熱酸化やプラズマ酸化等の手法により積極的に酸化膜を形成することとしても良い。
【００２３】
上述の酸化膜形成工程に続いて、再度、シランガスを原料とした低圧ＣＶＤ法により、温度６００〜６８０℃の範囲で、厚さ１５０ｎｍ、平均結晶粒径が５０〜２００ｎｍ程度の多結晶からなる第２のポリシリコン層２６を堆積させる（図２（ｃ））。なお、この６００〜６８０℃の温度領域では、シランガスによって低圧ＣＶＤ工程中に酸化膜２５が還元されることはなく、第２のポリシリコン層２６は薄い酸化膜２５の上に形成されることとなる。
【００２４】
次に、第２のポリシリコン層２６をｎ型ポリシリコンゲート電極として利用するため、ドーパントであるリンを、加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^−２の条件でイオン注入する（図２（ｄ））。
【００２５】
これに続いて、リソグラフィおよびエッチングの手法を用いて、第１および第２のポリシリコン層２４、２６と酸化膜２５を所望の形状に加工してゲート電極を成型（図２（ｅ））した後、ＬＤＤ形成のためのイオン注入を行ない（図２（ｆ））、更に、サイドウォール２７およびソース・ドレイン形成のためのイオン注入を行なう（図２（ｇ））。
【００２６】
これらのイオン注入によって、イオンはゲート電極内部にも打ち込まれることとなるが、既に説明したように、第１のポリシリコン層２４と第２のポリシリコン層２６との間に設けられた酸化膜２５によってこれらのポリシリコン結晶格子同士の結晶面方位の連続性が分断されているため、第１のポリシリコン層２４直下のシリコン基板２１表面領域に形成したチャネル部へのイオンの突き抜けは回避される。
【００２７】
これらのイオン注入工程に続いて、１０５０℃で２分間の熱処理を行なう（図２（ｈ））。このとき、第１のポリシリコン層２４と第２のポリシリコン層２６との間にある薄い酸化膜２５の一部が第１および第２のポリシリコン層の界面に沿って局所的にボール状に凝集２８する。このため、第１のポリシリコン層２４と第２のポリシリコン層２６との界面の殆どの領域において両ポリシリコン層が直接接合することなり、ゲート電極として作用するに必要な電気伝導性が担保される。
【００２８】
なお、薄い酸化膜２５をボール状に凝集２８させるための熱処理条件は、温度９５０〜１２００℃、熱処理時間０．５〜３０分であればよく、その処理雰囲気は、不活性ガス雰囲気であっても酸化性雰囲気であっても良い。
【００２９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、ポリシリコンゲート電極を、相互に結晶面方位が異なるポリシリコンの２層構造としたので、ゲート電極形成時のイオン注入後のドーパント注入深さが均一となり、トランジスタ特性の変動が抑制され、特性が安定したトランジスタを得ることが可能となる。
【００３０】
また、本発明の半導体製造方法によれば、２つのポリシリコン層の間に一旦形成した薄い酸化膜を製造工程中に消滅させ、これらのポリシリコン層同士を直接接合させることとしたので、ポリシリコンゲート電極内部での導電性が担保でき、かつ、寄生容量成分の発生等を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタのポリシリコンゲート電極部の構成を説明するための図である。
【図２】本発明のＭＯＳトランジスタの製造工程を説明するための図で、（ａ）はゲート酸化膜形成工程、（ｂ）は第１のポリシリコン層形成工程、（ｃ）は第２のポリシリコン層形成工程、（ｄ）はゲート電極形成用イオン注入工程、（ｅ）はゲート電極成型工程、（ｆ）はＬＤＤ形成用イオン注入工程、（ｇ）はサイドウォールおよびソース・ドレイン形成用イオン注入工程、（ｈ）は熱処理工程を示している。
【図３】従来型のＭＯＳトランジスタの、ポリシリコンゲート電極部の構成を説明するための図である。
【符号の説明】
１１、２１、３１シリコン基板
１２、２３、３２ゲート酸化膜
１３、２４第１のポリシリコン層
１４、２５シリコン酸化膜
１５、２６第２のポリシリコン層
２２ＬＯＣＯＳ
２７サイドウォール
２８シリコン酸化物のボール状凝集物
３３ポリシリコン

Claims

第１のポリシリコン層と、第２のポリシリコン層と、前記第１及び第２のポリシリコン層の界面の一部領域に局所的にシリコン酸化物として凝集された膜厚が０．１〜６ｎｍのシリコン酸化膜とを含み、前記第１及び第２のポリシリコン層とを接合させて構成したポリシリコンゲート電極を備えた半導体装置であって、
前記第１のポリシリコン層及び前記第２のポリシリコン層の平均結晶粒径は５０ｎｍ〜２００ｎｍであり、かつ、隣接する結晶格子同士の結晶方位が互いに異なり、
前記ポリシリコンゲート電極の抵抗値を制御するために前記第２のポリシリコン層中に注入されたイオンの打ち込み深さがその面内で均一であり、かつ前記イオンは前記第１のポリシリコン層下のシリコン基板にまで注入されていないことを特徴とする半導体装置。
ポリシリコンゲート電極を備える半導体装置の製造方法であって、
ゲート酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍの第１のポリシリコン層を形成する第１のステップと、
前記第１のポリシリコン層上の全面に膜厚が０．１〜６ｎｍのシリコン酸化膜を形成する第２のステップと、
前記シリコン酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍであり、かつ前記第１のポリシリコンに対して、隣接する結晶格子同士の結晶方位が互いに異なるように、第２のポリシリコン層を形成する第３のステップと、
前記第２のポリシリコン層表面から、イオンの打ち込み深さがその面内で均一であり、かつ前記第１のポリシリコン層下のシリコン基板にまで注入されないように、前記第２のポリシリコンにイオン注入し、ポリシリコンゲート電極の抵抗値を制御する第４のステップと、
前記第１のポリシリコン層と前記シリコン酸化膜と前記第２のポリシリコン層とを同時に熱処理して、前記シリコン酸化膜を前記第１のポリシリコン層と前記第２のポリシリコン層との界面の一部領域にシリコン酸化物として局所的に凝集させるとともに、前記一部領域を除く界面を接合させる第５のステップと、
該第５のステップ終了後に前記第１のポリシリコン層および前記第２のポリシリコン層を所望の形状に加工することによりポリシリコンゲート電極を形成する第６のステップとを含むことを特徴とする半導体装置の製造方法。