JP2003124457A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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polysilicon
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Abstract

(57)【要約】 【課題】 ポリシリコンゲート電極形成時のイオン注入
深さを均一にすることにより、ゲート電極下の基板にイ
オンが注入されることによるトランジスタ特性の変動を
抑制し、安定した特性を有する半導体装置およびかかる
半導体装置の製造方法を提供すること。 【解決手段】 薄いシリコン酸化膜を介して第１のポリ
シリコン層と第２のポリシリコン層とを形成し、第２の
ポリシリコン層表面からイオン注入した後に熱処理を施
して、シリコン酸化膜を第１のポリシリコン層と第２の
ポリシリコン層との界面に局所的にシリコン酸化物とし
て凝集させるとともに、第１のポリシリコン層と第２の
ポリシリコン層とを接合させることとした。これによ
り、ゲート電極形成時のイオン注入後のドーパント注入
深さが均一となり、トランジスタ特性の変動を抑制する
ことが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、より詳細には、ゲート電
極として２層のポリシリコンを備える構造の半導体装置
および半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置として広く採用されているＭ
ＯＳ構造トランジスタの製造にあたっては、例えば、シ
リコン基板上にＬＯＣＯＳ構造やシャロートレンチ構造
の素子分離領域およびウェルを形成した後に閾値電圧Ｖ
ｔｈ調整のためのイオン注入を行ない、更に、成膜した
ゲート酸化膜上に、例えばポリシリコンからなるゲート
電極を形成することが必要である。
【０００３】従来の一般的なポリシリコンゲート電極の
形成には、先ず、ノンドープのポリシリコン層を低圧Ｃ
ＶＤ法により形成し、その後、シリコン結晶中でアクセ
プタやドナーとして作用するボロンやリン等のドーパン
トをイオン注入してポリシリコン層の抵抗値制御を行な
った後、リソグラフィおよびエッチング技術によって所
望のゲート電極形状となるように加工する方法が採用さ
れている。
【０００４】
【発明が解決しようとする課題】しかし、低圧ＣＶＤ法
で形成されるポリシリコン層は、結晶方位が相互に異な
る比較的微細な結晶粒子で構成される多結晶膜であり、
このような結晶構造のポリシリコン層にイオン注入を行
なうと、いわゆるチャネリング効果によって、ポリシリ
コン層内でのイオン打ち込み深さが不均一になるという
問題が生じる。
【０００５】図３は、従来の一般的なポリシリコンゲー
ト電極の構造を説明するための図で、シリコン基板３１
上のゲート酸化膜３２上に低圧ＣＶＤ法で成膜されたポ
リシリコン膜３３が成膜されており、このポリシリコン
膜３３に所望のドーパントをイオン注入することで抵抗
値の制御が行なわれる。
【０００６】この場合、イオン注入されるポリシリコン
膜３３を構成する結晶格子の結晶面が、例えば＜１１０
＞±２０°といったチャネリングを生じやすい特定の結
晶面である場合には、その結晶粒子に打ち込まれたイオ
ンは結晶粒子内をチャネリングしてシリコン基板３１に
まで到達してしまう。
【０００７】一方、イオン注入されるポリシリコン膜３
３を構成する結晶格子の結晶面が、チャネリングを生じ
にくい結晶面である場合には、注入イオンはその結晶格
子内にのみ打ち込まれシリコン基板３１にまで到達する
ことはない。
【０００８】また、イオン注入されるポリシリコン膜３
３を構成する結晶格子の結晶面がチャネリングを生じや
すい特定の結晶面であっても、その結晶粒子の直下に存
在する他の結晶粒子の結晶面がチャネリングを生じ難い
ものである場合には、注入されたイオンはそのようなチ
ャネリングを生じ難い結晶面を有する結晶粒子中でチャ
ネリングが阻止されてシリコン基板３１にまで到達する
ことはない。
【０００９】すなわち、ポリシリコン３３層内の結晶粒
子の配向状態によって、チャネリングを生じやすい特定
の面指数を有する結晶粒子が存在する領域とチャネリン
グを生じ難い結晶粒子が存在する領域とで注入されたイ
オンの打ちこみ深さが異なり、その結果ポリシリコン層
３３内での深さ方向のドーパント分布にばらつきを生
じ、トランジスタ特性のばらつきや再現性の低下を招い
て安定的なＭＯＳトランジスタの製造が困難になるとい
う問題があった。
【００１０】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、ポリシリコンゲー
ト電極形成時のイオン注入深さを均一にすることによ
り、トランジスタ特性の変動を抑制し、安定した特性の
半導体装置およびそのような半導体装置の製造を可能と
する方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、第１の
ポリシリコン層と第２のポリシリコン層とを接合させて
構成したポリシリコンゲート電極を備える半導体装置で
あって、前記第１のポリシリコン層と前記第２のポリシ
リコン層とは、略同一平均結晶粒径を有し、かつ、隣接
する結晶格子同士の結晶方位が無頓着であり、前記ポリ
シリコンゲート電極中に注入されたイオンの打ち込み深
さが、その面内で略均一であることを特徴とする。
【００１２】また、請求項２に記載の発明は、ポリシリ
コンゲート電極を備える半導体装置の製造方法であっ
て、ゲート酸化膜上に第１のポリシリコン層を形成する
第１のステップと、前記第１のポリシリコン層上の全面
にシリコン酸化膜を形成する第２のステップと、前記シ
リコン酸化膜上に第２のポリシリコン層を形成する第３
のステップと、前記第２のポリシリコン層表面からイオ
ン注入する第４のステップと、前記第１のポリシリコン
層と前記シリコン酸化膜と前記第２のポリシリコン層と
を同時に熱処理して、前記シリコン酸化膜を前記第１の
ポリシリコン層と前記第２のポリシリコン層との界面の
一部領域にシリコン酸化物として局所的に凝集させると
ともに、前記一部領域を除く界面を接合させる第５のス
テップと、該第５のステップ終了後に前記第１のポリシ
リコン層および前記第２のポリシリコン層を所望の形状
に加工することによりポリシリコンゲート電極を形成す
る第６のステップとを含むことを特徴とする。
【００１３】更に、請求項３に記載の発明は、請求項２
に記載の半導体装置の製造方法において、前記第２のス
テップで形成されるシリコン酸化膜厚が０．１〜６ｎｍ
であることを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
【００１５】〔実施例１〕図１は、本発明のＭＯＳトラ
ンジスタのポリシリコンゲート電極部の構成を説明する
ための図で、シリコン基板１１上に形成したゲート酸化
膜１２の上に低圧ＣＶＤ法で成膜された第１のポリシリ
コン層１３が成膜されており、第１のポリシリコン層１
３上に薄く成膜されたシリコン酸化膜１４を挟んで、低
圧ＣＶＤ法で成膜された第２のポリシリコン層１５を備
える構造を有し、この第２のポリシリコン層１５の表面
から所望のドーパントをイオン注入することで、第１お
よび第２のポリシリコン層１３、１５の抵抗値が制御さ
れる。
【００１６】第１のポリシリコン層１３上に形成された
薄い酸化膜１４は特定の結晶構造を有しないアモルファ
スであるため、第２のポリシリコン層１５を成長させる
際、第１のポリシリコン層１３中に既に存在している結
晶粒子を核として同一の面方位に成長しようとする作用
が遮断される。従って、第１のポリシリコン層１３を構
成する結晶格子の結晶方位と、その上に形成されている
第２のポリシリコン層１５を構成する結晶格子の結晶方
位とは全く無関係となり、第１のポリシリコン層１３と
第２のポリシリコン層１５との間には結晶方位の連続性
がないこととなる。
【００１７】このため、第２のポリシリコン層１５中
の、例えば＜１１０＞±２０°といったチャネリングを
生じやすい特定の結晶面を有する結晶格子にイオンが注
入されて、注入イオンがその結晶格子内をチャネリング
し、第１のポリシリコン層１３にまで突き抜けてきたイ
オンがあった場合でも、そのイオンが注入されることと
なる第１のポリシリコン層１３を構成する結晶格子もま
たチャネリングを生じやすい結晶面を有することは極め
て稀であるため、殆どの場合には第１のポリシリコン層
１３内で減速を受け、ゲート酸化膜１２直下のシリコン
基板１１内に形成されたチャネル領域にまでドーパント
が注入されることを回避できる。
【００１８】〔実施例２〕図２は、本発明のＭＯＳトラ
ンジスタの製造工程を説明するための図で、図２（ａ）
はゲート酸化膜形成工程、図２（ｂ）は第１のポリシリ
コン層形成工程、図２（ｃ）は第２のポリシリコン層形
成工程、図２（ｄ）はゲート電極形成用イオン注入工
程、図２（ｅ）はゲート電極成型工程、図２（ｆ）はＬ
ＤＤ（Lightly Doped Drain）形成用イオン注入工
程、図２（ｇ）はサイドウォールおよびソース・ドレイ
ン形成用イオン注入工程、そして、図２（ｈ）は熱処理
工程を示している。
【００１９】先ず、シリコン基板２１をフィールド酸化
して、ＬＯＣＯＳ２２、および、ゲート酸化膜２３の形
成を行なう（図２（ａ））。
【００２０】次に、温度６００〜６８０℃の範囲で、シ
ランガスを原料とした低圧ＣＶＤ法により、厚さ１５０
ｎｍの第１のポリシリコン層２４を堆積させる（図２
（ｂ））。このとき、形成される第１のポリシリコン層
２４はドーピングを行なっていないために電気的にはイ
ントリンシックな状態であり、その平均結晶粒径は５０
〜２００ｎｍ程度の多結晶である。
【００２１】第１のポリシリコン層２４を形成した後、
シリコン基板２１を低圧ＣＶＤ装置から大気中に取り出
し、第１のポリシリコン層２４の表面を、室温で１分以
上大気中の酸素と接触させる。この大気中酸素との接触
により、第１のポリシリコン層２４の表面には膜厚０．
１〜６ｎｍの薄い自然酸化膜２５が形成される。
【００２２】なお、第１のポリシリコン層２４表面に薄
い酸化膜２５を形成する工程は、上述した方法に限定さ
れるものではなく、例えば、シリコン基板２１ごと超純
水中で水洗し、その後にスピンドライヤ等の乾燥装置を
用いて乾燥させることによって形成することとしても良
く、或いは、過酸化水素を含有させた水溶液（例えばア
ンモニア：過酸化水素水：水の混合水溶液）中にシリコ
ン基板２１ごと浸漬させることによって、第１のポリシ
リコン層２４表面を酸化させ、その後水洗して乾燥させ
ることによって形成することとしても良く、更には、熱
酸化やプラズマ酸化等の手法により積極的に酸化膜を形
成することとしても良い。
【００２３】上述の酸化膜形成工程に続いて、再度、シ
ランガスを原料とした低圧ＣＶＤ法により、温度６００
〜６８０℃の範囲で、厚さ１５０ｎｍ、平均結晶粒径が
５０〜２００ｎｍ程度の多結晶からなる第２のポリシリ
コン層２６を堆積させる（図２（ｃ））。なお、この６
００〜６８０℃の温度領域では、シランガスによって低
圧ＣＶＤ工程中に酸化膜２５が還元されることはなく、
第２のポリシリコン層２６は薄い酸化膜２５の上に形成
されることとなる。
【００２４】次に、第２のポリシリコン層２６をｎ型ポ
リシリコンゲート電極として利用するため、ドーパント
であるリンを、加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５
ｃｍ −２の条件でイオン注入する（図２（ｄ））。
【００２５】これに続いて、リソグラフィおよびエッチ
ングの手法を用いて、第１および第２のポリシリコン層
２４、２６と酸化膜２５を所望の形状に加工してゲート
電極を成型（図２（ｅ））した後、ＬＤＤ形成のための
イオン注入を行ない（図２（ｆ））、更に、サイドウォ
ール２７およびソース・ドレイン形成のためのイオン注
入を行なう（図２（ｇ））。
【００２６】これらのイオン注入によって、イオンはゲ
ート電極内部にも打ち込まれることとなるが、既に説明
したように、第１のポリシリコン層２４と第２のポリシ
リコン層２６との間に設けられた酸化膜２５によってこ
れらのポリシリコン結晶格子同士の結晶面方位の連続性
が分断されているため、第１のポリシリコン層２４直下
のシリコン基板２１表面領域に形成したチャネル部への
イオンの突き抜けは回避される。
【００２７】これらのイオン注入工程に続いて、１０５
０℃で２分間の熱処理を行なう（図２（ｈ））。このと
き、第１のポリシリコン層２４と第２のポリシリコン層
２６との間にある薄い酸化膜２５の一部が第１および第
２のポリシリコン層の界面に沿って局所的にボール状に
凝集２８する。このため、第１のポリシリコン層２４と
第２のポリシリコン層２６との界面の殆どの領域におい
て両ポリシリコン層が直接接合することなり、ゲート電
極として作用するに必要な電気伝導性が担保される。
【００２８】なお、薄い酸化膜２５をボール状に凝集２
８させるための熱処理条件は、温度９５０〜１２００
℃、熱処理時間０．５〜３０分であればよく、その処理
雰囲気は、不活性ガス雰囲気であっても酸化性雰囲気で
あっても良い。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ポリシリコンゲート電極を、相互に結晶面
方位が異なるポリシリコンの２層構造としたので、ゲー
ト電極形成時のイオン注入後のドーパント注入深さが均
一となり、トランジスタ特性の変動が抑制され、特性が
安定したトランジスタを得ることが可能となる。
【００３０】また、本発明の半導体製造方法によれば、
２つのポリシリコン層の間に一旦形成した薄い酸化膜を
製造工程中に消滅させ、これらのポリシリコン層同士を
直接接合させることとしたので、ポリシリコンゲート電
極内部での導電性が担保でき、かつ、寄生容量成分の発
生等を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタのポリシリコンゲ
ート電極部の構成を説明するための図である。
【図２】本発明のＭＯＳトランジスタの製造工程を説明
するための図で、（ａ）はゲート酸化膜形成工程、
（ｂ）は第１のポリシリコン層形成工程、（ｃ）は第２
のポリシリコン層形成工程、（ｄ）はゲート電極形成用
イオン注入工程、（ｅ）はゲート電極成型工程、（ｆ）
はＬＤＤ形成用イオン注入工程、（ｇ）はサイドウォー
ルおよびソース・ドレイン形成用イオン注入工程、
（ｈ）は熱処理工程を示している。
【図３】従来型のＭＯＳトランジスタの、ポリシリコン
ゲート電極部の構成を説明するための図である。
【符号の説明】
１１、２１、３１ シリコン基板 １２、２３、３２ ゲート酸化膜 １３、２４ 第１のポリシリコン層 １４、２５ シリコン酸化膜 １５、２６ 第２のポリシリコン層 ２２ ＬＯＣＯＳ ２７ サイドウォール ２８ シリコン酸化物のボール状凝集物 ３３ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB39 CC05 DD22 DD43 DD55 DD63 DD78 DD89 DD91 EE03 EE08 EE16 GG09 HH07 5F140 AA28 BA01 BE07 BF04 BF11 BF14 BF35 BF37 BG08 BG26 BG28 BG32 BG33 BG44 BH15 BK02 BK13 CB01

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１のポリシリコン層と第２のポリシリ
    コン層とを接合させて構成したポリシリコンゲート電極
    を備える半導体装置であって、 前記第１のポリシリコン層と前記第２のポリシリコン層
    とは、略同一平均結晶粒径を有し、かつ、隣接する結晶
    格子同士の結晶方位が無頓着であり、 前記ポリシリコンゲート電極中に注入されたイオンの打
    ち込み深さが、その面内で略均一であることを特徴とす
    る半導体装置。
  2. 【請求項２】 ポリシリコンゲート電極を備える半導体
    装置の製造方法であって、 ゲート酸化膜上に第１のポリシリコン層を形成する第１
    のステップと、 前記第１のポリシリコン層上の全面にシリコン酸化膜を
    形成する第２のステップと、 前記シリコン酸化膜上に第２のポリシリコン層を形成す
    る第３のステップと、 前記第２のポリシリコン層表面からイオン注入する第４
    のステップと、 前記第１のポリシリコン層と前記シリコン酸化膜と前記
    第２のポリシリコン層とを同時に熱処理して、前記シリ
    コン酸化膜を前記第１のポリシリコン層と前記第２のポ
    リシリコン層との界面の一部領域にシリコン酸化物とし
    て局所的に凝集させるとともに、前記一部領域を除く界
    面を接合させる第５のステップと、 該第５のステップ終了後に前記第１のポリシリコン層お
    よび前記第２のポリシリコン層を所望の形状に加工する
    ことによりポリシリコンゲート電極を形成する第６のス
    テップとを含むことを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 前記第２のステップで形成されるシリコ
    ン酸化膜厚が０．１〜６ｎｍであることを特徴とする請
    求項２に記載の半導体装置の製造方法。
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