JP2002025931A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 不純物の拡散速度増加を防止し、高品質のエ
ピタキシャルシリコン層チャネルを得られる半導体素子
の製造方法を提供する。 【解決手段】 半導体基板２１の表面に低エネルギー不
純物イオン注入を実施してデルタドーピング層２３を形
成する第１ステップと、第１ステップを行った半導体基
板２１の上面全体にレーザー熱処理を実施して、デルタ
ドーピング層２３にイオン注入された不純物を活性化さ
せる第２ステップと、第２ステップを行った半導体基板
２１の上面全体上に選択的エピタキシャル成長法を利用
してエピタキシャルシリコン層２５を形成する第３ステ
ップと、エピタキシャルシリコン層２５上にゲート酸化
膜２６及びゲート電極２７を形成する第４ステップと、
ゲート電極２７の両側にソース／ドレイン領域２９を形
成する第５ステップと、を含んでなる。
ピタキシャルシリコン層チャネルを得られる半導体素子
の製造方法を提供する。 【解決手段】 半導体基板２１の表面に低エネルギー不
純物イオン注入を実施してデルタドーピング層２３を形
成する第１ステップと、第１ステップを行った半導体基
板２１の上面全体にレーザー熱処理を実施して、デルタ
ドーピング層２３にイオン注入された不純物を活性化さ
せる第２ステップと、第２ステップを行った半導体基板
２１の上面全体上に選択的エピタキシャル成長法を利用
してエピタキシャルシリコン層２５を形成する第３ステ
ップと、エピタキシャルシリコン層２５上にゲート酸化
膜２６及びゲート電極２７を形成する第４ステップと、
ゲート電極２７の両側にソース／ドレイン領域２９を形
成する第５ステップと、を含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、エピタキシャルシリコン層によるチ
ャネルとレーザー熱処理とを利用した半導体素子の製造
方法に関する。
方法に関し、特に、エピタキシャルシリコン層によるチ
ャネルとレーザー熱処理とを利用した半導体素子の製造
方法に関する。
【０００２】
【従来の技術】低エネルギーイオン注入工程及びエピタ
キシャルシリコン層チャネル形成工程は、低いしきい値
電圧でショートチャネル効果（Short Channel Effect；
ＳＣＥ）を改善させる長所があるため、今後、０．１μ
ｍ以下の極微細な半導体素子で採用可能な技術である。
キシャルシリコン層チャネル形成工程は、低いしきい値
電圧でショートチャネル効果（Short Channel Effect；
ＳＣＥ）を改善させる長所があるため、今後、０．１μ
ｍ以下の極微細な半導体素子で採用可能な技術である。
【０００３】このような従来の技術では、図７に示した
ように、半導体基板１１の表面に、低エネルギーイオン
注入工程により形成されたチャネルイオン注入層１２か
らイオン注入されたホウ素のプロファイルが、エピタキ
シャル成長工程を含んだ後続する熱処理でも拡散されず
に、鋭く維持される必要がある。また、その上に成長し
たエピタキシャルシリコン層１３がチャネルとして作用
するために、エピタキシャル成長時に、界面が残らず、
高品質なエピタキシャルシリコン層１３が形成される必
要がある。
ように、半導体基板１１の表面に、低エネルギーイオン
注入工程により形成されたチャネルイオン注入層１２か
らイオン注入されたホウ素のプロファイルが、エピタキ
シャル成長工程を含んだ後続する熱処理でも拡散されず
に、鋭く維持される必要がある。また、その上に成長し
たエピタキシャルシリコン層１３がチャネルとして作用
するために、エピタキシャル成長時に、界面が残らず、
高品質なエピタキシャルシリコン層１３が形成される必
要がある。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
の技術では、後続して行うエピタキシャル成長工程時
に、８００℃の温度による熱処理と、後続するソース／
ドレイン領域の活性化のために、９５０℃の温度で、２
０秒間の急速熱処理を行うため、これらの工程時に、ホ
ウ素の浅いドーピングプロファイルは、大部分が損失さ
れて、その効果を半減させることとなる。
の技術では、後続して行うエピタキシャル成長工程時
に、８００℃の温度による熱処理と、後続するソース／
ドレイン領域の活性化のために、９５０℃の温度で、２
０秒間の急速熱処理を行うため、これらの工程時に、ホ
ウ素の浅いドーピングプロファイルは、大部分が損失さ
れて、その効果を半減させることとなる。
【０００５】また、それらの工程後に形成されるエピタ
キシャルシリコン層１３は、イオン注入された半導体基
板１１上で成長されるため、エピタキシャル成長工程時
に、半導体基板１１の表面に含まれた酸素等の不純物に
より、エピタキシャルシリコン層１３と半導体基板１１
との間に積層膜１４が形成される傾向がある。このよう
な現象により、半導体素子の製造が完了した後、エピタ
キシャルシリコン層１３によるチャネルの物性は大きく
低下される。
キシャルシリコン層１３は、イオン注入された半導体基
板１１上で成長されるため、エピタキシャル成長工程時
に、半導体基板１１の表面に含まれた酸素等の不純物に
より、エピタキシャルシリコン層１３と半導体基板１１
との間に積層膜１４が形成される傾向がある。このよう
な現象により、半導体素子の製造が完了した後、エピタ
キシャルシリコン層１３によるチャネルの物性は大きく
低下される。
【０００６】本発明は、上記した従来技術の問題点を解
決するために案出されたもので、注入された不純物が、
後続する熱処理時に拡散されずに、鋭いしきい値電圧プ
ロファイルを維持でき、エピタキシャルシリコン成長時
に、不純物による界面形成を防止できるようにした半導
体素子の製造方法を提供することを目的とする。
決するために案出されたもので、注入された不純物が、
後続する熱処理時に拡散されずに、鋭いしきい値電圧プ
ロファイルを維持でき、エピタキシャルシリコン成長時
に、不純物による界面形成を防止できるようにした半導
体素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体基板表面に低エネルギー不純物イ
オン注入を実施して、デルタドーピング層を形成する第
１ステップと、上記第１ステップによりデルタドーピン
グ層が形成された半導体基板の上面全体にレーザー熱処
理を実施して、上記デルタドーピング層にイオン注入さ
れた不純物を活性化させる第２ステップと、上記第２ス
テップにより不純物が活性化された半導体基板の上面全
体に、選択的エピタキシャル成長法を利用してエピタキ
シャルシリコン層を形成する第３ステップと、上記エピ
タキシャルシリコン層上に、ゲート酸化膜及びゲート電
極を形成する第４ステップと、上記ゲート電極の両側面
の半導体基板にソース／ドレイン領域を形成する第５ス
テップと、を含んでなることとする。また、上記第１ス
テップにおいて、上記デルタドーピング層は、０．１〜
５ｋｅＶのイオン注入エネルギーで、１×１０12〜５×
１０13／ｃｍ2のドーズ量を有するホウ素イオンを注入
して形成されることとする。また、上記第１ステップに
おいて、上記デルタドーピング層は、０．５〜２５ｋｅ
Ｖのイオン注入エネルギーで、１×１０12〜５×１０13
／ｃｍ2のドーズ量を有するＢＦ2イオンを注入して形成
されることとする。また、上記第２ステップは、３０８
ｎｍ−ＸｅＣｌレーザーを用い、そのエネルギーは０．
１〜２Ｊ／ｃｍ2であることとする。そして、上記第２
ステップの上記レーザー熱処理前に、上記半導体基板の
表面にシリコンイオンを注入して非晶質化させるステッ
プをさらに含むこととする。また、上記第２ステップの
上記レーザー熱処理前に、上記レーザー熱処理のパワー
を調節して、上記半導体基板の表面を溶解させるステッ
プをさらに含むこととする。また、上記第３ステップに
おいて、上記エピタキシャルシリコン層は、低圧化学気
相蒸着法または高真空化学気相蒸着法を利用して、１０
〜５０ｎｍの厚さに形成されることとする。また、上記
低圧化学気相蒸着法を利用する場合には、上記エピタキ
シャルシリコン層を形成する前に、ｉｎ−ｓｉｔｕで、
１〜５分間、８００〜９００℃の温度で、上記半導体基
板の水素硬化を実施することとする。また、上記低圧化
学気相蒸着法を利用する場合には、上記エピタキシャル
シリコン層は、３０〜３００ｓｃｃｍのジクロロシラン
と３０〜２００ｓｃｃｍのＨＣＬの混合ガスを用いた蒸
着ガスにより、３〜１０分間、約１．３３×１０3〜
１．３３×１０4Ｐａの圧力と７５０〜９５０℃の温度
で形成されることとする。また、上記高真空化学気相蒸
着法を利用する場合には、上記エピタキシャルシリコン
層は、シランまたはジシランを用いた蒸着ガスにより、
約１．３３×１０ 0〜１．３３×１０2Ｐａの圧力と６０
０〜７００℃の温度で形成されることとする。
め、本発明は、半導体基板表面に低エネルギー不純物イ
オン注入を実施して、デルタドーピング層を形成する第
１ステップと、上記第１ステップによりデルタドーピン
グ層が形成された半導体基板の上面全体にレーザー熱処
理を実施して、上記デルタドーピング層にイオン注入さ
れた不純物を活性化させる第２ステップと、上記第２ス
テップにより不純物が活性化された半導体基板の上面全
体に、選択的エピタキシャル成長法を利用してエピタキ
シャルシリコン層を形成する第３ステップと、上記エピ
タキシャルシリコン層上に、ゲート酸化膜及びゲート電
極を形成する第４ステップと、上記ゲート電極の両側面
の半導体基板にソース／ドレイン領域を形成する第５ス
テップと、を含んでなることとする。また、上記第１ス
テップにおいて、上記デルタドーピング層は、０．１〜
５ｋｅＶのイオン注入エネルギーで、１×１０12〜５×
１０13／ｃｍ2のドーズ量を有するホウ素イオンを注入
して形成されることとする。また、上記第１ステップに
おいて、上記デルタドーピング層は、０．５〜２５ｋｅ
Ｖのイオン注入エネルギーで、１×１０12〜５×１０13
／ｃｍ2のドーズ量を有するＢＦ2イオンを注入して形成
されることとする。また、上記第２ステップは、３０８
ｎｍ−ＸｅＣｌレーザーを用い、そのエネルギーは０．
１〜２Ｊ／ｃｍ2であることとする。そして、上記第２
ステップの上記レーザー熱処理前に、上記半導体基板の
表面にシリコンイオンを注入して非晶質化させるステッ
プをさらに含むこととする。また、上記第２ステップの
上記レーザー熱処理前に、上記レーザー熱処理のパワー
を調節して、上記半導体基板の表面を溶解させるステッ
プをさらに含むこととする。また、上記第３ステップに
おいて、上記エピタキシャルシリコン層は、低圧化学気
相蒸着法または高真空化学気相蒸着法を利用して、１０
〜５０ｎｍの厚さに形成されることとする。また、上記
低圧化学気相蒸着法を利用する場合には、上記エピタキ
シャルシリコン層を形成する前に、ｉｎ−ｓｉｔｕで、
１〜５分間、８００〜９００℃の温度で、上記半導体基
板の水素硬化を実施することとする。また、上記低圧化
学気相蒸着法を利用する場合には、上記エピタキシャル
シリコン層は、３０〜３００ｓｃｃｍのジクロロシラン
と３０〜２００ｓｃｃｍのＨＣＬの混合ガスを用いた蒸
着ガスにより、３〜１０分間、約１．３３×１０3〜
１．３３×１０4Ｐａの圧力と７５０〜９５０℃の温度
で形成されることとする。また、上記高真空化学気相蒸
着法を利用する場合には、上記エピタキシャルシリコン
層は、シランまたはジシランを用いた蒸着ガスにより、
約１．３３×１０ 0〜１．３３×１０2Ｐａの圧力と６０
０〜７００℃の温度で形成されることとする。
【０００８】
【発明の実施の形態】以下、本発明の最も好ましい実施
形態を、添付図面を参照して、本発明が属する技術分野
における通常の知識を有する者がその実施をすることが
できる程度に詳細に説明する。
形態を、添付図面を参照して、本発明が属する技術分野
における通常の知識を有する者がその実施をすることが
できる程度に詳細に説明する。
【０００９】図１〜図４は、本発明にかかる半導体素子
の製造方法の実施形態の各工程を示した断面図である。
の製造方法の実施形態の各工程を示した断面図である。
【００１０】まず、図１に示したように、半導体基板２
１に、素子隔離のためのフィールド酸化膜（図示せず）
を形成し、上記半導体基板２１の上面全体にウェルイオ
ン注入を実施してウェル２２を形成し、９５０℃で急速
熱処理（Rapid Thermal Processing；ＲＴＰ）を数十秒
間実施して、ウェルイオンを活性化させる。
１に、素子隔離のためのフィールド酸化膜（図示せず）
を形成し、上記半導体基板２１の上面全体にウェルイオ
ン注入を実施してウェル２２を形成し、９５０℃で急速
熱処理（Rapid Thermal Processing；ＲＴＰ）を数十秒
間実施して、ウェルイオンを活性化させる。
【００１１】次いで、チャネルイオン注入時の半導体基
板２１の損失を防止するためにスクリーン酸化膜（図示
せず）を形成し、上記半導体基板２１の上面全体にしき
い値電圧の調節のためのチャネルイオンをイオン注入し
て、デルタドーピング層２３を形成する。この後、上記
スクリーン酸化膜を除去する。この場合、上記しきい値
電圧調節のためのチャネルイオン注入は、半導体基板２
１の活性領域の表面に浅くイオン注入するため、低エネ
ルギー不純物イオン注入工程で実施する。また、上記チ
ャネルイオンとして、ホウ素（Ｂ）またはＢＦ 2を利用
する。上記ホウ素を利用する場合には、０．１〜５ｋｅ
Ｖのイオン注入エネルギー及び１×１０12〜５×１０13
／ｃｍ2のドーズ量で実施し、上記ＢＦ2を利用する場合
には、０．５〜２５ｋｅＶのイオン注入エネルギー及び
１×１０ 12〜５×１０13／ｃｍ2のドーズ量で実施す
る。
板２１の損失を防止するためにスクリーン酸化膜（図示
せず）を形成し、上記半導体基板２１の上面全体にしき
い値電圧の調節のためのチャネルイオンをイオン注入し
て、デルタドーピング層２３を形成する。この後、上記
スクリーン酸化膜を除去する。この場合、上記しきい値
電圧調節のためのチャネルイオン注入は、半導体基板２
１の活性領域の表面に浅くイオン注入するため、低エネ
ルギー不純物イオン注入工程で実施する。また、上記チ
ャネルイオンとして、ホウ素（Ｂ）またはＢＦ 2を利用
する。上記ホウ素を利用する場合には、０．１〜５ｋｅ
Ｖのイオン注入エネルギー及び１×１０12〜５×１０13
／ｃｍ2のドーズ量で実施し、上記ＢＦ2を利用する場合
には、０．５〜２５ｋｅＶのイオン注入エネルギー及び
１×１０ 12〜５×１０13／ｃｍ2のドーズ量で実施す
る。
【００１２】次いで、図２に示したように、上記チャネ
ルイオン注入の実施後、半導体基板２１の表面に対し
て、レーザー熱処理（Laser Thermal Processing；ＬＴ
Ｐ）２４を実施する。上記レーザー熱処理２４は、半導
体基板２１の表面を熔かしてから再結晶化させる熱処理
方法である。レーザー熱処理２４が実施された半導体基
板２１の表面内のしきい値電圧調節イオンは、後続する
熱処理でも拡散されず、均質化される。すなわち、上記
しきい値電圧調節イオンがほとんど拡散されないため、
さらに活性化されたしきい値電圧のプロファイルを得る
ことができ、かつ、レーザー熱処理２４が実施されたデ
ルタドーピング層２３は、後続する熱処理工程でも拡散
速度が大きく抑制されて、後述するように、後続する工
程により形成されるエピタキシャルシリコン層２５やソ
ース／ドレイン領域２９の拡散のための急速熱処理後に
も、ホウ素またはＢＦ2の好ましいドーピングプロファ
イルを維持することができる。
ルイオン注入の実施後、半導体基板２１の表面に対し
て、レーザー熱処理（Laser Thermal Processing；ＬＴ
Ｐ）２４を実施する。上記レーザー熱処理２４は、半導
体基板２１の表面を熔かしてから再結晶化させる熱処理
方法である。レーザー熱処理２４が実施された半導体基
板２１の表面内のしきい値電圧調節イオンは、後続する
熱処理でも拡散されず、均質化される。すなわち、上記
しきい値電圧調節イオンがほとんど拡散されないため、
さらに活性化されたしきい値電圧のプロファイルを得る
ことができ、かつ、レーザー熱処理２４が実施されたデ
ルタドーピング層２３は、後続する熱処理工程でも拡散
速度が大きく抑制されて、後述するように、後続する工
程により形成されるエピタキシャルシリコン層２５やソ
ース／ドレイン領域２９の拡散のための急速熱処理後に
も、ホウ素またはＢＦ2の好ましいドーピングプロファ
イルを維持することができる。
【００１３】この場合、上記レーザー熱処理２４の実施
時には、３０８ｎｍ−ＸｅＣｌレーザーを用い、そのエ
ネルギーは０．１〜２Ｊ／ｃｍ2とする。このようなレ
ーザー熱処理２４の実施時には、上記半導体基板２１の
表面が瞬間的に熔けて再結晶するため、半導体基板２１
に含まれていた酸素などの不純物は全て除去される。従
って、上記のような不純物が除去された半導体基板２１
上に、後続する工程により形成されるエピタキシャルシ
リコン層２５は、不純物の濃度が大きく減少した高品質
のエピタキシャル層として得ることができる。
時には、３０８ｎｍ−ＸｅＣｌレーザーを用い、そのエ
ネルギーは０．１〜２Ｊ／ｃｍ2とする。このようなレ
ーザー熱処理２４の実施時には、上記半導体基板２１の
表面が瞬間的に熔けて再結晶するため、半導体基板２１
に含まれていた酸素などの不純物は全て除去される。従
って、上記のような不純物が除去された半導体基板２１
上に、後続する工程により形成されるエピタキシャルシ
リコン層２５は、不純物の濃度が大きく減少した高品質
のエピタキシャル層として得ることができる。
【００１４】このとき、レーザー熱処理２４の効果を最
大化するため、レーザー熱処理２４の前に、半導体基板
２１の表面をシリコンイオン注入により非晶質化させ
て、レーザー熱処理２４の実施時にシリコン溶解現象が
最大化されるように誘導する。また、レーザー熱処理２
４の効果を最大化するため他の方法として、レーザー熱
処理のパワーを調節して、非晶質層の厚さとは関係なく
シリコンを溶解させることもできる。
大化するため、レーザー熱処理２４の前に、半導体基板
２１の表面をシリコンイオン注入により非晶質化させ
て、レーザー熱処理２４の実施時にシリコン溶解現象が
最大化されるように誘導する。また、レーザー熱処理２
４の効果を最大化するため他の方法として、レーザー熱
処理のパワーを調節して、非晶質層の厚さとは関係なく
シリコンを溶解させることもできる。
【００１５】次いで、図３に示したように、選択的エピ
タキシャルシリコン成長法を利用して、レーザー熱処理
２４が実施された半導体基板２１の上面全体に、チャネ
ル用のエピタキシャルシリコン層２５を形成する。この
場合、上記エピタキシャルシリコン層２５は、低圧化学
気相蒸着（Low Pressure Chemical Vapor Deposition；
ＬＰＣＶＤ）法または高真空化学気相蒸着（Ultra High
Vacuum Chemical Vapor Deposition；ＵＨＶＣＶＤ）
法を利用して、ドーピングされないエピタキシャルシリ
コン層２５を１０〜５０ｎｍの厚さに形成する。上記低
圧化学気相蒸着法を利用する場合には、上記エピタキシ
ャルシリコン層２５を形成する前に、ｉｎ−ｓｉｔｕ
で、１〜５分間、８００〜９００℃の温度で水素硬化を
実施した後、３０〜３００ｓｃｃｍのジクロロシランと
３０〜２００ｓｃｃｍのＨＣＬの混合ガスを用いた蒸着
ガスにより、３〜１０分間、約１．３３×１０3〜１．
３３×１０4Ｐａの圧力と７５０〜９５０℃の温度とで
上記エピタキシャルシリコン層２５を形成する。また、
上記高真空化学気相蒸着法を利用する場合には、上記エ
ピタキシャルシリコン層２５は、シランまたはジシラン
を用いた蒸着ガスにより、約１．３３×１０0〜１．３
３×１０2Ｐａの圧力と６００〜７００℃の温度とで形
成する。
タキシャルシリコン成長法を利用して、レーザー熱処理
２４が実施された半導体基板２１の上面全体に、チャネ
ル用のエピタキシャルシリコン層２５を形成する。この
場合、上記エピタキシャルシリコン層２５は、低圧化学
気相蒸着（Low Pressure Chemical Vapor Deposition；
ＬＰＣＶＤ）法または高真空化学気相蒸着（Ultra High
Vacuum Chemical Vapor Deposition；ＵＨＶＣＶＤ）
法を利用して、ドーピングされないエピタキシャルシリ
コン層２５を１０〜５０ｎｍの厚さに形成する。上記低
圧化学気相蒸着法を利用する場合には、上記エピタキシ
ャルシリコン層２５を形成する前に、ｉｎ−ｓｉｔｕ
で、１〜５分間、８００〜９００℃の温度で水素硬化を
実施した後、３０〜３００ｓｃｃｍのジクロロシランと
３０〜２００ｓｃｃｍのＨＣＬの混合ガスを用いた蒸着
ガスにより、３〜１０分間、約１．３３×１０3〜１．
３３×１０4Ｐａの圧力と７５０〜９５０℃の温度とで
上記エピタキシャルシリコン層２５を形成する。また、
上記高真空化学気相蒸着法を利用する場合には、上記エ
ピタキシャルシリコン層２５は、シランまたはジシラン
を用いた蒸着ガスにより、約１．３３×１０0〜１．３
３×１０2Ｐａの圧力と６００〜７００℃の温度とで形
成する。
【００１６】上記のように、レーザー熱処理された半導
体基板２１上にエピタキシャルシリコン層２５を形成し
て、チャネルとして作用するようにすれば、レーザーシ
ョックを避けることができて、接合漏洩電流の増加を防
止できる。次いで、図４に示したように、上記エピタキ
シャルシリコン層２５上にゲート酸化膜２６とポリシリ
コンとを蒸着した後、上記ポリシリコンを選択的にパタ
ーンニングしてゲート電極２７を形成し、上記ゲート電
極２７の両側壁に接する側壁スペーサ２８を形成する。
次いで、上記ゲート電極２７及び側壁スペーサ２８をマ
スクとして利用した高濃度不純物イオン注入によって、
上記半導体基板２１にソース／ドレイン領域２９を形成
する。
体基板２１上にエピタキシャルシリコン層２５を形成し
て、チャネルとして作用するようにすれば、レーザーシ
ョックを避けることができて、接合漏洩電流の増加を防
止できる。次いで、図４に示したように、上記エピタキ
シャルシリコン層２５上にゲート酸化膜２６とポリシリ
コンとを蒸着した後、上記ポリシリコンを選択的にパタ
ーンニングしてゲート電極２７を形成し、上記ゲート電
極２７の両側壁に接する側壁スペーサ２８を形成する。
次いで、上記ゲート電極２７及び側壁スペーサ２８をマ
スクとして利用した高濃度不純物イオン注入によって、
上記半導体基板２１にソース／ドレイン領域２９を形成
する。
【００１７】上記ゲート酸化膜２６として熱酸化膜を適
用する場合には、極微細な半導体素子では、４ｎｍ以下
の厚さが要求されるが、この場合には、トンネリング漏
洩電流が極めて大きく増加して、実際には、適用が不可
能となる。しかし、上記酸素などの不純物濃度が減少さ
れた半導体基板２１上にエピタキシャルシリコン層２５
を形成した後、ゲート酸化膜２６としての熱酸化膜を形
成するため、トンネリング漏洩電流は１／２程度減少す
る。
用する場合には、極微細な半導体素子では、４ｎｍ以下
の厚さが要求されるが、この場合には、トンネリング漏
洩電流が極めて大きく増加して、実際には、適用が不可
能となる。しかし、上記酸素などの不純物濃度が減少さ
れた半導体基板２１上にエピタキシャルシリコン層２５
を形成した後、ゲート酸化膜２６としての熱酸化膜を形
成するため、トンネリング漏洩電流は１／２程度減少す
る。
【００１８】上記のように、エピタキシャルシリコン層
２５の形成前にレーザー熱処理を実施することにより、
半導体基板２１の上面に存在する酸素などの不純物をほ
とんど除去することができるため、ゲート酸化膜２６で
ある熱酸化膜の形成時の漏洩電流を最大限に低減させる
ことができる。
２５の形成前にレーザー熱処理を実施することにより、
半導体基板２１の上面に存在する酸素などの不純物をほ
とんど除去することができるため、ゲート酸化膜２６で
ある熱酸化膜の形成時の漏洩電流を最大限に低減させる
ことができる。
【００１９】図５は、本発明にかかる半導体素子の製造
方法における、半導体基板のイオン注入深さによるホウ
素イオンのドーピングプロファイルを示したグラフであ
り、後続して形成されるエピタキシャルシリコン層２５
の成長時やソース／ドレイン領域２９の拡散のための熱
処理時に、鋭いドーピングプロファイルを維持すること
を示す。すなわち、レーザー熱処理２４を実施すること
によって、上記エピタキシャルシリコン層２５のホウ素
イオン濃度Ｘは、上記ホウ素イオンが注入されたデルタ
ドーピング層２３の鋭いしきい値電圧のプロファイルを
そのまま維持する（ホウ素イオン濃度Ｚ）。
方法における、半導体基板のイオン注入深さによるホウ
素イオンのドーピングプロファイルを示したグラフであ
り、後続して形成されるエピタキシャルシリコン層２５
の成長時やソース／ドレイン領域２９の拡散のための熱
処理時に、鋭いドーピングプロファイルを維持すること
を示す。すなわち、レーザー熱処理２４を実施すること
によって、上記エピタキシャルシリコン層２５のホウ素
イオン濃度Ｘは、上記ホウ素イオンが注入されたデルタ
ドーピング層２３の鋭いしきい値電圧のプロファイルを
そのまま維持する（ホウ素イオン濃度Ｚ）。
【００２０】図６は、本発明の実施形態にかかる半導体
素子の製造方法により製造される０．７０μｍのＮＭＯ
Ｓのゲート長としきい値電圧の変動値との関係を示した
グラフである。
素子の製造方法により製造される０．７０μｍのＮＭＯ
Ｓのゲート長としきい値電圧の変動値との関係を示した
グラフである。
【００２１】通常、レーザー熱処理を実施しないエピタ
キシャル層によるチャネルの場合には、ホウ素の大部分
が損失されて、非常に低いしきい値電圧を示すが、レー
ザー熱処理を適用することにより、しきい値電圧が増加
することとなる。但し、低いエネルギー、具体的には、
０．３８Ｊ／ｃｍ2ではレーザー熱処理による効果が不
十分であるため、後続する急速熱処理などでホウ素が大
きく損失されて、しきい値電圧の絶対値は増加し、半導
体基板内で半導体素子間にしきい値電圧の変動が大きく
増加する劣化現象が発生する。
キシャル層によるチャネルの場合には、ホウ素の大部分
が損失されて、非常に低いしきい値電圧を示すが、レー
ザー熱処理を適用することにより、しきい値電圧が増加
することとなる。但し、低いエネルギー、具体的には、
０．３８Ｊ／ｃｍ2ではレーザー熱処理による効果が不
十分であるため、後続する急速熱処理などでホウ素が大
きく損失されて、しきい値電圧の絶対値は増加し、半導
体基板内で半導体素子間にしきい値電圧の変動が大きく
増加する劣化現象が発生する。
【００２２】しかし、レーザー熱処理のエネルギーを十
分に上げれば（０．４２Ｊ／ｃｍ2）、エピタキシャル
層チャネル形成工程及び後続する熱工程でもホウ素の損
失が大きく抑制されて、相対的に高いしきい値電圧を有
し、該しきい値電圧は安定した変動値を有する優れた半
導体素子を得ることとなる。
分に上げれば（０．４２Ｊ／ｃｍ2）、エピタキシャル
層チャネル形成工程及び後続する熱工程でもホウ素の損
失が大きく抑制されて、相対的に高いしきい値電圧を有
し、該しきい値電圧は安定した変動値を有する優れた半
導体素子を得ることとなる。
【００２３】本発明の技術的思想は、上記好ましい実施
形態によって具体的に記述したが、上記実施形態はその
説明のためのものであって、その制限のためのものでは
ない。また、本発明の技術分野における通常の専門家で
あるならば、本発明の技術的思想の範囲内で種々の実施
形態が実施可能である。
形態によって具体的に記述したが、上記実施形態はその
説明のためのものであって、その制限のためのものでは
ない。また、本発明の技術分野における通常の専門家で
あるならば、本発明の技術的思想の範囲内で種々の実施
形態が実施可能である。
【００２４】
【発明の効果】上述した本発明によれば、低エネルギー
によるイオン注入によりデルタドーピング効果を最大化
させ、レーザー熱処理を実施してしきい値電圧調節する
ためのイオンの活性化を増加させると同時に半導体基板
表面の不純物を除去するため、高品質のエピタキシャル
シリコン層を形成させることができる。そして、このエ
ピタキシャルシリコン層をチャネルとして利用すること
で、半導体素子の電流駆動力を向上させることができ
る。
によるイオン注入によりデルタドーピング効果を最大化
させ、レーザー熱処理を実施してしきい値電圧調節する
ためのイオンの活性化を増加させると同時に半導体基板
表面の不純物を除去するため、高品質のエピタキシャル
シリコン層を形成させることができる。そして、このエ
ピタキシャルシリコン層をチャネルとして利用すること
で、半導体素子の電流駆動力を向上させることができ
る。
【図１】本発明にかかる半導体素子の製造方法における
工程を示す断面図である。
工程を示す断面図である。
【図２】同じく本発明にかかる半導体素子の製造方法に
おける工程を示す断面図である。
おける工程を示す断面図である。
【図３】同じく本発明にかかる半導体素子の製造方法に
おける工程を示す断面図である。
おける工程を示す断面図である。
【図４】同じく本発明にかかる半導体素子の製造方法に
おける工程を示す断面図である。
おける工程を示す断面図である。
【図５】半導体基板のイオン注入深さによるホウ素イオ
ン濃度のプロファイルとの関係を示すグラフである。
ン濃度のプロファイルとの関係を示すグラフである。
【図６】本発明にかかる半導体素子の製造方法により製
造される半導体素子のゲート長としきい値電圧の変動値
を示すグラフである。
造される半導体素子のゲート長としきい値電圧の変動値
を示すグラフである。
【図７】従来の半導体素子の製造方法における半導体素
子の断面図である。
子の断面図である。
２１ 半導体基板 ２２ ウェル ２３ デルタドーピング層 ２４ レーザー熱処理 ２５ エピタキシャルシリコン層 ２６ ゲート酸化膜 ２７ ゲート電極 ２８ 側壁スペーサ ２９ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 21/20 21/205 21/205 29/78 29/78 ３０１Ｈ 21/336 ３０１Ｙ
Claims (10)
- 【請求項１】 半導体基板表面に低エネルギー不純物イ
オン注入を実施して、デルタドーピング層を形成する第
１ステップと、 上記第１ステップによりデルタドーピング層が形成され
た半導体基板の上面全体にレーザー熱処理を実施して、
上記デルタドーピング層にイオン注入された不純物を活
性化させる第２ステップと、 上記第２ステップにより不純物が活性化された半導体基
板の上面全体に、選択的エピタキシャル成長法を利用し
てエピタキシャルシリコン層を形成する第３ステップ
と、 上記エピタキシャルシリコン層上に、ゲート酸化膜及び
ゲート電極を形成する第４ステップと、 上記ゲート電極の両側面の半導体基板にソース／ドレイ
ン領域を形成する第５ステップと、を含んでなることを
特徴とする半導体素子の製造方法。 - 【請求項２】 上記第１ステップにおいて、 上記デルタドーピング層は、０．１〜５ｋｅＶのイオン
注入エネルギーで、１×１０12〜５×１０13／ｃｍ2の
ドーズ量を有するホウ素イオンを注入して形成されるこ
とを特徴とする請求項１に記載の導体素子の製造方法。 - 【請求項３】 上記第１ステップにおいて、 上記デルタドーピング層は、０．５〜２５ｋｅＶのイオ
ン注入エネルギーで、１×１０12〜５×１０13／ｃｍ2
のドーズ量を有するＢＦ2イオンを注入して形成される
ことを特徴とする請求項１に記載の半導体素子の製造方
法。 - 【請求項４】 上記第２ステップは、 ３０８ｎｍ−ＸｅＣｌレーザーを用い、そのエネルギー
は０．１〜２Ｊ／ｃｍ 2であることを特徴とする請求項
１〜３のいずれか１つに記載の半導体素子の製造方法。 - 【請求項５】 上記第２ステップの上記レーザー熱処理
前に、上記半導体基板の表面にシリコンイオンを注入し
て非晶質化させるステップをさらに含むことを特徴とす
る請求項１〜４のいずれか１つに記載の半導体素子の製
造方法。 - 【請求項６】 上記第２ステップの上記レーザー熱処理
前に、上記レーザー熱処理のパワーを調節して、上記半
導体基板の表面を溶解させるステップをさらに含むこと
を特徴とする請求項１〜４のいずれか１つに記載の半導
体素子の製造方法。 - 【請求項７】 上記第３ステップにおいて、 上記エピタキシャルシリコン層は、低圧化学気相蒸着法
または高真空化学気相蒸着法を利用して、１０〜５０ｎ
ｍの厚さに形成されることを特徴とする請求項１〜６の
いずれか１つに記載の半導体素子の製造方法。 - 【請求項８】 上記低圧化学気相蒸着法を利用する場合
には、上記エピタキシャルシリコン層を形成する前に、
ｉｎ−ｓｉｔｕで、１〜５分間、８００〜９００℃の温
度で、上記半導体基板の水素硬化を実施することを特徴
とする請求項７に記載の半導体素子の製造方法。 - 【請求項９】 上記低圧化学気相蒸着法を利用する場合
には、上記エピタキシャルシリコン層は、３０〜３００
ｓｃｃｍのジクロロシランと３０〜２００ｓｃｃｍのＨ
ＣＬの混合ガスを用いた蒸着ガスにより、３〜１０分
間、約１．３３×１０3〜１．３３×１０4Ｐａの圧力と
７５０〜９５０℃の温度で形成されることを特徴とする
請求項７又は８に記載の半導体素子の製造方法。 - 【請求項１０】 上記高真空化学気相蒸着法を利用する
場合には、上記エピタキシャルシリコン層は、シランま
たはジシランを用いた蒸着ガスにより、約１．３３×１
０0〜１．３３×１０2Ｐａの圧力と６００〜７００℃の
温度で形成されることを特徴とする請求項７に記載の半
導体素子の製造方法。
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|---|---|---|---|
| KR10-2000-0035996A KR100522758B1 (ko) | 2000-06-28 | 2000-06-28 | 반도체 소자의 제조 방법 |
| KR35996/2000 | 2000-06-28 |
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| Publication Number | Publication Date |
|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| JP (1) | JP2002025931A (ja) |
| KR (1) | KR100522758B1 (ja) |
| TW (1) | TW517312B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338561A (ja) * | 2002-05-20 | 2003-11-28 | Hynix Semiconductor Inc | 半導体素子のトランジスタ形成方法 |
| JP2010118672A (ja) * | 2002-02-08 | 2010-05-27 | Cree Inc | 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス |
Families Citing this family (22)
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|---|---|---|---|---|
| KR100639199B1 (ko) * | 2000-06-28 | 2006-10-31 | 주식회사 하이닉스반도체 | 완전 공핍형 에스오아이 소자의 제조방법 |
| KR100522758B1 (ko) * | 2000-06-28 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| EP1428262A2 (en) | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) * | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| KR100849076B1 (ko) * | 2002-04-03 | 2008-07-30 | 매그나칩 반도체 유한회사 | 엠피디엘 반도체소자의 제조방법 |
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100870357B1 (ko) * | 2002-07-04 | 2008-11-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US6743291B2 (en) * | 2002-07-09 | 2004-06-01 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a CMOS device with integrated super-steep retrograde twin wells using double selective epitaxial growth |
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR100460757B1 (ko) * | 2003-04-30 | 2004-12-14 | 주식회사 하이닉스반도체 | 이중 도핑 구조의 초박형 에피채널 반도체 소자의 제조 방법 |
| DE102005004355B4 (de) * | 2005-01-31 | 2008-12-18 | Infineon Technologies Ag | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| KR100677774B1 (ko) * | 2005-06-30 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100710194B1 (ko) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | 고전압 반도체소자의 제조방법 |
| KR100817217B1 (ko) * | 2006-12-06 | 2008-03-27 | 한국전자통신연구원 | 게르마늄 반도체 소자 및 그 제조방법 |
| US7550796B2 (en) | 2006-12-06 | 2009-06-23 | Electronics And Telecommunications Research Institute | Germanium semiconductor device and method of manufacturing the same |
| US7846803B2 (en) * | 2007-05-31 | 2010-12-07 | Freescale Semiconductor, Inc. | Multiple millisecond anneals for semiconductor device fabrication |
| US8480922B2 (en) * | 2007-06-19 | 2013-07-09 | The Regents Of The University Of California | Solid solution lithium alloy cermet anodes |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
| DE102008056195B4 (de) * | 2007-11-08 | 2013-05-23 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements |
| US8858818B2 (en) * | 2010-09-30 | 2014-10-14 | Suvolta, Inc. | Method for minimizing defects in a semiconductor substrate due to ion implantation |
| US9406567B1 (en) * | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8778786B1 (en) | 2012-05-29 | 2014-07-15 | Suvolta, Inc. | Method for substrate preservation during transistor fabrication |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624954A (en) * | 1979-08-08 | 1981-03-10 | Hitachi Ltd | Formation of buried layer |
| JPH04714A (ja) * | 1989-12-29 | 1992-01-06 | Nec Corp | 半導体装置の製造方法 |
| JPH04177825A (ja) * | 1990-11-13 | 1992-06-25 | Clarion Co Ltd | エピタキシャル成長方法及び化学気相成長装置 |
| JPH0669149A (ja) * | 1992-08-13 | 1994-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH06236967A (ja) * | 1992-12-14 | 1994-08-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09190983A (ja) | 1996-01-12 | 1997-07-22 | Sony Corp | 半導体装置の製造方法 |
| JPH09246534A (ja) * | 1996-03-06 | 1997-09-19 | Oki Electric Ind Co Ltd | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
| JP2000082678A (ja) * | 1998-09-04 | 2000-03-21 | Nec Corp | 半導体装置及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE28704E (en) * | 1968-03-11 | 1976-02-03 | U.S. Philips Corporation | Semiconductor devices |
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
| JPS57112031A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Formation of insulating film |
| JPH0656887B2 (ja) * | 1982-02-03 | 1994-07-27 | 株式会社日立製作所 | 半導体装置およびその製法 |
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| JPH09213965A (ja) * | 1996-01-31 | 1997-08-15 | Sharp Corp | 半導体装置の製造方法 |
| CN1126150C (zh) * | 1996-06-24 | 2003-10-29 | 松下电器产业株式会社 | 制造半导体器件的方法 |
| US5770485A (en) * | 1997-03-04 | 1998-06-23 | Advanced Micro Devices, Inc. | MOSFET device with an amorphized source and fabrication method thereof |
| JP2000077613A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| KR100618796B1 (ko) * | 2000-01-28 | 2006-08-31 | 삼성전자주식회사 | Ｓｏｉ 모스 트랜지스터의 제조 방법 |
| JP2001267431A (ja) * | 2000-03-17 | 2001-09-28 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| KR100522758B1 (ko) * | 2000-06-28 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2000
- 2000-06-28 KR KR10-2000-0035996A patent/KR100522758B1/ko not_active IP Right Cessation
-
2001
- 2001-03-19 JP JP2001077352A patent/JP2002025931A/ja active Pending
- 2001-06-22 US US09/887,288 patent/US6380013B2/en not_active Expired - Lifetime
- 2001-07-02 TW TW090116138A patent/TW517312B/zh not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624954A (en) * | 1979-08-08 | 1981-03-10 | Hitachi Ltd | Formation of buried layer |
| JPH04714A (ja) * | 1989-12-29 | 1992-01-06 | Nec Corp | 半導体装置の製造方法 |
| JPH04177825A (ja) * | 1990-11-13 | 1992-06-25 | Clarion Co Ltd | エピタキシャル成長方法及び化学気相成長装置 |
| JPH0669149A (ja) * | 1992-08-13 | 1994-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH06236967A (ja) * | 1992-12-14 | 1994-08-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09190983A (ja) | 1996-01-12 | 1997-07-22 | Sony Corp | 半導体装置の製造方法 |
| JPH09246534A (ja) * | 1996-03-06 | 1997-09-19 | Oki Electric Ind Co Ltd | ｐＭＯＳの製造方法、及びＣＭＯＳの製造方法 |
| JP2000082678A (ja) * | 1998-09-04 | 2000-03-21 | Nec Corp | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118672A (ja) * | 2002-02-08 | 2010-05-27 | Cree Inc | 改良エピタキシャル堆積のために炭化珪素基板を処理する方法、及びその方法によって得られる構造とデバイス |
| JP2003338561A (ja) * | 2002-05-20 | 2003-11-28 | Hynix Semiconductor Inc | 半導体素子のトランジスタ形成方法 |
| US6667200B2 (en) * | 2002-05-20 | 2003-12-23 | Hynix Semiconductor Inc. | Method for forming transistor of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW517312B (en) | 2003-01-11 |
| KR20020001355A (ko) | 2002-01-09 |
| US6380013B2 (en) | 2002-04-30 |
| KR100522758B1 (ko) | 2005-10-21 |
| US20020001890A1 (en) | 2002-01-03 |
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