JP2001068671A - エレベイテッドソース及びドレイン領域を有するトランジスタ製造方法 - Google Patents
エレベイテッドソース及びドレイン領域を有するトランジスタ製造方法Info
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Abstract
(57)【要約】
【課題】 エレベイテッドソース及びドレイン領域を有
するトランジスタ製造方法を提供すること。 【解決手段】 本発明に係る、基板にエレベイテッドド
レインを有するトランジスタ製造方法は、基板上にゲー
ト構造を形成するステップと、前記ゲート構造の一側に
隣接し、第１ドーパント濃度レベルを有する第１ドープ
ト領域を提供するステップと、前記第１ドープト領域上
に第２ドーパント濃度レベルを有する第２ドープト領域
を形成するステップと、前記第２ドープト領域上に前記
第２ドーパント濃度レベルとは異なる第３ドーパントレ
ベルを有する第３ドーパント領域を形成するステップと
を含んでなるが、前記エレベイテッドドレインは前記第
３ドープト領域を含み、前記第２ドーパント濃度レベル
は前記第３ドーパント濃度レベルより低いことを特徴と
する。
するトランジスタ製造方法を提供すること。 【解決手段】 本発明に係る、基板にエレベイテッドド
レインを有するトランジスタ製造方法は、基板上にゲー
ト構造を形成するステップと、前記ゲート構造の一側に
隣接し、第１ドーパント濃度レベルを有する第１ドープ
ト領域を提供するステップと、前記第１ドープト領域上
に第２ドーパント濃度レベルを有する第２ドープト領域
を形成するステップと、前記第２ドープト領域上に前記
第２ドーパント濃度レベルとは異なる第３ドーパントレ
ベルを有する第３ドーパント領域を形成するステップと
を含んでなるが、前記エレベイテッドドレインは前記第
３ドープト領域を含み、前記第２ドーパント濃度レベル
は前記第３ドーパント濃度レベルより低いことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板製造方法
に係り、特にエレベイテッドソース及びドレイン領域を
有するトランジスタ製造方法に関する。
に係り、特にエレベイテッドソース及びドレイン領域を
有するトランジスタ製造方法に関する。
【０００２】
【従来の技術】集積回路製造技術において回路の密度を
増加させるための努力が続けられている。これにより、
電界効果トランジスタのサイズ及びチャネル長さが最小
化されている。技術の進歩は電界効果トランジスタを長
いチャネル素子（チャネル長さが２ミクロンより長い）
から短いチャネル素子（通常、チャネル長さが２ミクロ
ンより短い）に変化させた。
増加させるための努力が続けられている。これにより、
電界効果トランジスタのサイズ及びチャネル長さが最小
化されている。技術の進歩は電界効果トランジスタを長
いチャネル素子（チャネル長さが２ミクロンより長い）
から短いチャネル素子（通常、チャネル長さが２ミクロ
ンより短い）に変化させた。
【０００３】電界効果トランジスタのチャネル長さ（ゲ
ート長さ）が約２ミクロンより短くなるので、いわゆる
短チャネル効果が段々重要視とされる。結果的に、素子
設計及びそれによる工程技術は、最適の素子性能が連続
して得られるようにこれらの効果を考慮して変更されな
ければならない。
ート長さ）が約２ミクロンより短くなるので、いわゆる
短チャネル効果が段々重要視とされる。結果的に、素子
設計及びそれによる工程技術は、最適の素子性能が連続
して得られるようにこれらの効果を考慮して変更されな
ければならない。
【０００４】例えば、素子の大きさが減少し、供給電圧
が一定に維持されると、基板内で生成された側面電場が
増加する。電場が強すぎると、それはいわゆるホットキ
ャリア効果を生じさせる虞がある。ホットキャリア効果
は一般的なドレイン構造から作られたｎ型トランジスタ
素子のチャネル長さが２ミクロンより短いと、収容でき
ない性能低下を生じさせる。
が一定に維持されると、基板内で生成された側面電場が
増加する。電場が強すぎると、それはいわゆるホットキ
ャリア効果を生じさせる虞がある。ホットキャリア効果
は一般的なドレイン構造から作られたｎ型トランジスタ
素子のチャネル長さが２ミクロンより短いと、収容でき
ない性能低下を生じさせる。
【０００５】かかる問題を克服するために、ソース及び
ドレイン領域に先だって、チャネル領域と関係のあるラ
イトドープトドレイン(Lightly Doped Drain；ＬＤＤ)
領域を基板内に提供する方法がある。ＬＤＤ領域はソー
ス及びドレインより弱くドープされて提供される。これ
は非ＬＤＤｎ型トランジスタのチャネルで生じる強い電
圧降下とは相反してチャネルでドレインによる電圧降下
の分配を助長する。ＬＤＤ領域は電圧降下電位の一部を
ドレインに吸収してホットキャリア効果を減少させる。
結局、素子の安定性が増加する。
ドレイン領域に先だって、チャネル領域と関係のあるラ
イトドープトドレイン(Lightly Doped Drain；ＬＤＤ)
領域を基板内に提供する方法がある。ＬＤＤ領域はソー
ス及びドレインより弱くドープされて提供される。これ
は非ＬＤＤｎ型トランジスタのチャネルで生じる強い電
圧降下とは相反してチャネルでドレインによる電圧降下
の分配を助長する。ＬＤＤ領域は電圧降下電位の一部を
ドレインに吸収してホットキャリア効果を減少させる。
結局、素子の安定性が増加する。
【０００６】しかし、ゲート幅の度外れた減少（即ち、
短いチャネル長さ）は従来トランジスタのＬＤＤ領域の
効果を低下させる。例えば、短いチャネル長さはゲート
電圧がオフされたとき、拡散領域間の十分な半導体物質
の導電が防止されうるほどのＬＤＤ長さを必要とする。
このような問題を解消する一環として、ソース及びドレ
インの主要部分をエレベイティングして基板の外部に形
成するものである。たとえば、単結晶シリコンの薄い
（例えば、２００ｎｍ）エピタキシャル層はエピリアク
ター(Epi reactor)内で露出された単結晶ソース及びド
レイン基板領域から選択的に成長されることができ、ソ
ース及びドレイン領域を効果的に提供するために十分な
導電性のドーピングが提供される。ライタドープトＬＤ
Ｄ(LighterDoped LDD)領域はエレベイテッドソース及び
ドレイン領域の直下部の基板内に提供されることができ
る。従って、十分な長さのチャネルは狭いゲート幅にも
拘わらず、効果的に提供される。このような結果、トラ
ンジスタはかなり減少した短チャネル効果を有する。
短いチャネル長さ）は従来トランジスタのＬＤＤ領域の
効果を低下させる。例えば、短いチャネル長さはゲート
電圧がオフされたとき、拡散領域間の十分な半導体物質
の導電が防止されうるほどのＬＤＤ長さを必要とする。
このような問題を解消する一環として、ソース及びドレ
インの主要部分をエレベイティングして基板の外部に形
成するものである。たとえば、単結晶シリコンの薄い
（例えば、２００ｎｍ）エピタキシャル層はエピリアク
ター(Epi reactor)内で露出された単結晶ソース及びド
レイン基板領域から選択的に成長されることができ、ソ
ース及びドレイン領域を効果的に提供するために十分な
導電性のドーピングが提供される。ライタドープトＬＤ
Ｄ(LighterDoped LDD)領域はエレベイテッドソース及び
ドレイン領域の直下部の基板内に提供されることができ
る。従って、十分な長さのチャネルは狭いゲート幅にも
拘わらず、効果的に提供される。このような結果、トラ
ンジスタはかなり減少した短チャネル効果を有する。
【０００７】図１Ａ乃至１Ｄはエレベイテッドドレイン
及びソース領域を有するトランジスタを製造する従来の
方法を説明するための断面図である。図１Ａと関連し
て、活性領域と非活性領域を確定するためにフィールド
酸化分離構造１１がシリコン基板１０上に形成される。
ゲート酸化膜１２、ゲート電極１３及びマスク絶縁膜１
４が活性領域のシリコン基板１０上部の所定部分に形成
される。ライトドープト領域１５はイオン注入工程によ
ってシリコン基板１０内に形成される。酸化膜１６ａと
窒化酸化膜１６ｂからなる二重ゲートスペーサ１６が形
成される（図１Ｂ）。ドープされてない化学気相蒸着工
程によってシリコン基板１０の露出部分にエピタキシャ
ルシリコン膜１７が選択的に成長される（図１Ｃ）。エ
ピタキシャルシリコン膜１７は二重ゲートスペーサに隣
接した領域で他の個所より遅く成長する。結果的に、エ
ピタキシャルシリコン膜１７と二重ゲートスペーサ１６
が出会う接合で大きいファシット(facet)１８が形成さ
れる。ファシット１８が形成される間、自己整合エピタ
キシャルシリコンスリバーＳＥＳＳ１９が二重ゲートス
ペーサ１６の下部に形成される。シリコン膜１７を十分
ドープさせうるイオン注入工程が行なわれる。(図１
Ｄ)。従って、シリコン膜１７に注入されたイオンを活
性化させるためのアニリング工程が行なわれ、それによ
りソース及びドレイン領域の形成が完了する。
及びソース領域を有するトランジスタを製造する従来の
方法を説明するための断面図である。図１Ａと関連し
て、活性領域と非活性領域を確定するためにフィールド
酸化分離構造１１がシリコン基板１０上に形成される。
ゲート酸化膜１２、ゲート電極１３及びマスク絶縁膜１
４が活性領域のシリコン基板１０上部の所定部分に形成
される。ライトドープト領域１５はイオン注入工程によ
ってシリコン基板１０内に形成される。酸化膜１６ａと
窒化酸化膜１６ｂからなる二重ゲートスペーサ１６が形
成される（図１Ｂ）。ドープされてない化学気相蒸着工
程によってシリコン基板１０の露出部分にエピタキシャ
ルシリコン膜１７が選択的に成長される（図１Ｃ）。エ
ピタキシャルシリコン膜１７は二重ゲートスペーサに隣
接した領域で他の個所より遅く成長する。結果的に、エ
ピタキシャルシリコン膜１７と二重ゲートスペーサ１６
が出会う接合で大きいファシット(facet)１８が形成さ
れる。ファシット１８が形成される間、自己整合エピタ
キシャルシリコンスリバーＳＥＳＳ１９が二重ゲートス
ペーサ１６の下部に形成される。シリコン膜１７を十分
ドープさせうるイオン注入工程が行なわれる。(図１
Ｄ)。従って、シリコン膜１７に注入されたイオンを活
性化させるためのアニリング工程が行なわれ、それによ
りソース及びドレイン領域の形成が完了する。
【０００８】図２と関連して、上述したように製造され
た従来のトランジスタはゲートスペーサの下部に位置
し、チャネルに隣接し、所望の深さよりさらに深く基板
に延長されたＬＤＤ層１５を有する。この結果、エピタ
キシャルシリコン膜１７をドープさせるためのイオン注
入工程が行なわれるとき、ファシット１８を経由してエ
ピタキシャルシリコン膜１７に注入されるイオンは大体
他の地域のイオンよりシリコン膜１７にさらに深く拡散
する。従って、大きいファシット１８はトランジスタの
短チャネル特性とホットキャリア抑制能力を低下させ
る。しかも、アニリング工程中、多くのイオンが自己整
合エピタキシャルシリコンスリバー１９に拡散する虞が
あり、その結果十分ドープされたシリコン膜１７とチャ
ネル間に接触するライトドープト領域１５を有する長所
の一部が損失される。
た従来のトランジスタはゲートスペーサの下部に位置
し、チャネルに隣接し、所望の深さよりさらに深く基板
に延長されたＬＤＤ層１５を有する。この結果、エピタ
キシャルシリコン膜１７をドープさせるためのイオン注
入工程が行なわれるとき、ファシット１８を経由してエ
ピタキシャルシリコン膜１７に注入されるイオンは大体
他の地域のイオンよりシリコン膜１７にさらに深く拡散
する。従って、大きいファシット１８はトランジスタの
短チャネル特性とホットキャリア抑制能力を低下させ
る。しかも、アニリング工程中、多くのイオンが自己整
合エピタキシャルシリコンスリバー１９に拡散する虞が
あり、その結果十分ドープされたシリコン膜１７とチャ
ネル間に接触するライトドープト領域１５を有する長所
の一部が損失される。
【０００９】
【発明が解決しようとする課題】かかる問題点を解消す
るために、使用される一つの方法はファシット１８を除
去するためにシリコン膜１７を平坦にし、ホットキャリ
ア効果を減少させるために接合の構造を再構成した。し
かし、このような解決方案は０.１３ミクロンまたはそ
の以下に素子の大きさを減少させるのに適用し難い。
るために、使用される一つの方法はファシット１８を除
去するためにシリコン膜１７を平坦にし、ホットキャリ
ア効果を減少させるために接合の構造を再構成した。し
かし、このような解決方案は０.１３ミクロンまたはそ
の以下に素子の大きさを減少させるのに適用し難い。
【００１０】
【課題を解決するための手段】一実施例として、基板に
エレベイテッドドレインを有するトランジスタの製造方
法は、基板にゲート構造を形成するステップを含む。ゲ
ート構造の一側部に隣接するように第１ドープト領域が
提供され、第１ドープト領域は第１ドーパント濃度レベ
ルを有する。第１ドープト領域の上部に第２ドープト領
域が形成され、第２ドープト領域は第２ドーパント濃度
レベルを有する。第２ドープト領域の上部に第３ドープ
ト領域が形成され、第３ドープト領域は第２ドーパント
濃度レベルとは異なる第３ドーパント濃度レベルを有す
る。
エレベイテッドドレインを有するトランジスタの製造方
法は、基板にゲート構造を形成するステップを含む。ゲ
ート構造の一側部に隣接するように第１ドープト領域が
提供され、第１ドープト領域は第１ドーパント濃度レベ
ルを有する。第１ドープト領域の上部に第２ドープト領
域が形成され、第２ドープト領域は第２ドーパント濃度
レベルを有する。第２ドープト領域の上部に第３ドープ
ト領域が形成され、第３ドープト領域は第２ドーパント
濃度レベルとは異なる第３ドーパント濃度レベルを有す
る。
【００１１】
【発明の実施の形態】図３Ａ乃至図３Ｄは本発明の一実
施例に係るエレベイテッドソース及びドレイン領域を有
するトランジスタの製造方法を示す。図３Ａを参照する
と、活性領域と非活性領域を確定するためにフィールド
酸化分離構造２１がシリコン基板２０上に形成される。
活性領域に形成されたゲート構造はシリコン基板に提供
されたゲート酸化膜２２、ゲート酸化膜上に形成された
ゲート電極２３及びゲート電極上に形成されたマスク絶
縁膜２４を含む。
施例に係るエレベイテッドソース及びドレイン領域を有
するトランジスタの製造方法を示す。図３Ａを参照する
と、活性領域と非活性領域を確定するためにフィールド
酸化分離構造２１がシリコン基板２０上に形成される。
活性領域に形成されたゲート構造はシリコン基板に提供
されたゲート酸化膜２２、ゲート酸化膜上に形成された
ゲート電極２３及びゲート電極上に形成されたマスク絶
縁膜２４を含む。
【００１２】また、中間濃度でドープされた領域２５が
ゲート構造の両側部と隣接した基板２０に形成される。
このための一つの実施例として、低いエネルギーでイオ
ン注入段階が行なわれる。例えば、ＮＭＯＳトランジス
タを製造するために、約５乃至１０ＫｅＶの低いエネル
ギーでヒ素Ａｓイオンが基板の所定の部分に注入され
る。前記イオン注入は中間濃度でドープされた領域２５
を形成するために、ターゲット領域の不純物濃度が１０
１４乃至７×１０１２イオン／ｃｍ３となるまで実施す
る。前記領域２５の接合深さは約６００Åとなるように
する。他のイオン注入工程では異なる方法が用いられて
もよい。例えば、ヒ素Ａｓイオンでない他のイオンが使
用されると、異なるエネルギレベル、異なる不純物濃
度、異なる接合深さ或いはそれらの組合せが必要であ
る。
ゲート構造の両側部と隣接した基板２０に形成される。
このための一つの実施例として、低いエネルギーでイオ
ン注入段階が行なわれる。例えば、ＮＭＯＳトランジス
タを製造するために、約５乃至１０ＫｅＶの低いエネル
ギーでヒ素Ａｓイオンが基板の所定の部分に注入され
る。前記イオン注入は中間濃度でドープされた領域２５
を形成するために、ターゲット領域の不純物濃度が１０
１４乃至７×１０１２イオン／ｃｍ３となるまで実施す
る。前記領域２５の接合深さは約６００Åとなるように
する。他のイオン注入工程では異なる方法が用いられて
もよい。例えば、ヒ素Ａｓイオンでない他のイオンが使
用されると、異なるエネルギレベル、異なる不純物濃
度、異なる接合深さ或いはそれらの組合せが必要であ
る。
【００１３】図３Ｂを参照すると、前記中間濃度でドー
プされた領域２５が形成された後、酸化膜２６ａ及び窒
化膜２６ｂが基板の全体上部面に順次蒸着される。前記
酸化膜２６ａ及び窒化膜２６ｂは膜厚１００乃至３００
Åを有する。通常、酸化膜２６ａは膜厚１００乃至２０
０Åに形成される反面、窒化膜２６ｂは膜厚２００乃至
３００Åに形成されることが好ましい。その後、二重ゲ
ートスペーサ２６を形成するために、前記酸化膜２６ａ
及び窒化膜２６ｂを選択的に除去する。前記酸化膜２６
ａ及び窒化膜２６ｂを選択的に除去してゲートスペーサ
２６を形成するが、一般にブランケットドライエッチン
グが用いられる。
プされた領域２５が形成された後、酸化膜２６ａ及び窒
化膜２６ｂが基板の全体上部面に順次蒸着される。前記
酸化膜２６ａ及び窒化膜２６ｂは膜厚１００乃至３００
Åを有する。通常、酸化膜２６ａは膜厚１００乃至２０
０Åに形成される反面、窒化膜２６ｂは膜厚２００乃至
３００Åに形成されることが好ましい。その後、二重ゲ
ートスペーサ２６を形成するために、前記酸化膜２６ａ
及び窒化膜２６ｂを選択的に除去する。前記酸化膜２６
ａ及び窒化膜２６ｂを選択的に除去してゲートスペーサ
２６を形成するが、一般にブランケットドライエッチン
グが用いられる。
【００１４】図３Ｃを参照すると、ライトドープトシリ
コン膜２７を形成するために、まず基板上の自然酸化膜
（図示せず）を除去する。一実施例によれば、チャンバ
ーから基板を除去した後、基板をＨＦのような洗浄液に
浸してＲＣＡ或いはＵＶオゾン洗浄を行なうエクスサイ
チュ（Ｅｘ−ｓｉｔｕ）洗浄方法で自然酸化膜を除去す
る。その後、基板を再びチャンバに入れる。水素雰囲気
で基板をベークする。例えば、水素ベークは基板上に酸
化膜が成長しないように約８００乃至９００℃の温度で
１乃至５分間実施する。前記エクスサイチュ洗浄と水素
ベークは前記下部２６ｂの酸化膜２６ａの選択部分を除
去するために調節され、これにより窒化膜２６ｂの下部
にアンダーカット(Under Cut）が形成される。前記ア
ンダーカットは前記ゲート酸化膜２２の終端から約１０
０Å程度で止まる。
コン膜２７を形成するために、まず基板上の自然酸化膜
（図示せず）を除去する。一実施例によれば、チャンバ
ーから基板を除去した後、基板をＨＦのような洗浄液に
浸してＲＣＡ或いはＵＶオゾン洗浄を行なうエクスサイ
チュ（Ｅｘ−ｓｉｔｕ）洗浄方法で自然酸化膜を除去す
る。その後、基板を再びチャンバに入れる。水素雰囲気
で基板をベークする。例えば、水素ベークは基板上に酸
化膜が成長しないように約８００乃至９００℃の温度で
１乃至５分間実施する。前記エクスサイチュ洗浄と水素
ベークは前記下部２６ｂの酸化膜２６ａの選択部分を除
去するために調節され、これにより窒化膜２６ｂの下部
にアンダーカット(Under Cut）が形成される。前記ア
ンダーカットは前記ゲート酸化膜２２の終端から約１０
０Å程度で止まる。
【００１５】水素ベーク後、ライトドープトシリコン膜
或いはライトドープトエピタキシャルシリコン膜２７が
前記中間濃度でドープされた領域２５上に形成される。
一実施例として、前記ライトドープトシリコン膜２７は
低圧化学気相蒸着ＬＰＣＶＤ方法を用いてシリコン基板
２０の露出部分に選択的にエピ層を成長させることによ
り形成される。ＬＰＣＶＤ工程のための処理方法は、約
２０乃至３００ｓｃｃｍのジクロロシラン（ＤＣＳ；Ｓ
ｉＨ２Ｃｌ２）、約３０乃至２００ｓｃｃｍのＨＣｌ及
びドーピングのための１００乃至３００ｓｃｃｍの燐
（Ｐ）をチャンバーに供給することを含む。チャンバー
は約１０乃至５０Ｔｏｒｒの圧力及び７５０乃至９５０
℃の温度に維持される。前記蒸着工程は前記ライトドー
プトシリコン膜２７が約５００乃至２０００Åの膜厚を
有するように約１０分間実施される。
或いはライトドープトエピタキシャルシリコン膜２７が
前記中間濃度でドープされた領域２５上に形成される。
一実施例として、前記ライトドープトシリコン膜２７は
低圧化学気相蒸着ＬＰＣＶＤ方法を用いてシリコン基板
２０の露出部分に選択的にエピ層を成長させることによ
り形成される。ＬＰＣＶＤ工程のための処理方法は、約
２０乃至３００ｓｃｃｍのジクロロシラン（ＤＣＳ；Ｓ
ｉＨ２Ｃｌ２）、約３０乃至２００ｓｃｃｍのＨＣｌ及
びドーピングのための１００乃至３００ｓｃｃｍの燐
（Ｐ）をチャンバーに供給することを含む。チャンバー
は約１０乃至５０Ｔｏｒｒの圧力及び７５０乃至９５０
℃の温度に維持される。前記蒸着工程は前記ライトドー
プトシリコン膜２７が約５００乃至２０００Åの膜厚を
有するように約１０分間実施される。
【００１６】図３Ｃに示したように、二重ゲートスペー
サ２６と隣接しているエピタキシャルシリコン膜２７の
成長は他の地域より遅い。従って、二重ゲートスペーサ
２６と隣接しているエピタキシャルシリコン膜２７の表
面にファシット２８が形成される。しかし、本発明の実
施例ではＬＰＣＶＤ工程中、アンダーカット内にライト
ドープトシリコン膜、例えば自己整合エピタキシャルシ
リコンスリバーＳＥＳＳ２９が成長するため、前記ファ
シット２８は従来の工程で形成されたファシット１８よ
り十分小さい。このライトドープトＳＥＳＳ２９は第
１、酸化膜／窒化膜の厚さ比が従来ＳＥＳＳの約１／４
と比較すれば約２／３に増加し、第２、ライトドープト
選択的エピ成長が効果的に成長比を遅くしてファシット
を最小化させるために、ファシット２８の大きさ減少に
寄与する。一般に、本発明の実施例によれば、前記ファ
シット２８の大きさは１００Åより小さい。
サ２６と隣接しているエピタキシャルシリコン膜２７の
成長は他の地域より遅い。従って、二重ゲートスペーサ
２６と隣接しているエピタキシャルシリコン膜２７の表
面にファシット２８が形成される。しかし、本発明の実
施例ではＬＰＣＶＤ工程中、アンダーカット内にライト
ドープトシリコン膜、例えば自己整合エピタキシャルシ
リコンスリバーＳＥＳＳ２９が成長するため、前記ファ
シット２８は従来の工程で形成されたファシット１８よ
り十分小さい。このライトドープトＳＥＳＳ２９は第
１、酸化膜／窒化膜の厚さ比が従来ＳＥＳＳの約１／４
と比較すれば約２／３に増加し、第２、ライトドープト
選択的エピ成長が効果的に成長比を遅くしてファシット
を最小化させるために、ファシット２８の大きさ減少に
寄与する。一般に、本発明の実施例によれば、前記ファ
シット２８の大きさは１００Åより小さい。
【００１７】図３Ｄを参照すると、前記エピタキシャル
シリコン膜２７上に高い濃度でドープされた領域２７ａ
を形成するためにイオン注入工程を行なう。一実施例と
して、ＮＭＯＳトランジスタを製造するために、前記イ
オン注入工程は約５乃至１０ＫｅＶの低いエネルギーで
エピタキシャルシリコン膜にヒ素Ａｓイオンを約３００
Åの深さで注入するステップを含む。前記エネルギーレ
ベルはイオンがエピタキシャルシリコン膜に極めて深く
注入されないように選択されるので、エピタキシャルシ
リコン膜の下部は低い濃度でドープされる。前記イオン
注入はターゲット領域の不純物濃度が１０１５乃至５×
１０１５イオン／ｃｍ３となるまで実施する。所望の不
純物濃度に達すると、エピタキシャルシリコン膜に注入
されたイオンを活性化させ、エピタキシャルシリコン膜
の約１／２の膜厚を有する高濃度でドープされた領域２
７ａを形成するために、予定された時間の間アニリング
工程を実施する。１／２以下の膜厚は低濃度でドープさ
れる。
シリコン膜２７上に高い濃度でドープされた領域２７ａ
を形成するためにイオン注入工程を行なう。一実施例と
して、ＮＭＯＳトランジスタを製造するために、前記イ
オン注入工程は約５乃至１０ＫｅＶの低いエネルギーで
エピタキシャルシリコン膜にヒ素Ａｓイオンを約３００
Åの深さで注入するステップを含む。前記エネルギーレ
ベルはイオンがエピタキシャルシリコン膜に極めて深く
注入されないように選択されるので、エピタキシャルシ
リコン膜の下部は低い濃度でドープされる。前記イオン
注入はターゲット領域の不純物濃度が１０１５乃至５×
１０１５イオン／ｃｍ３となるまで実施する。所望の不
純物濃度に達すると、エピタキシャルシリコン膜に注入
されたイオンを活性化させ、エピタキシャルシリコン膜
の約１／２の膜厚を有する高濃度でドープされた領域２
７ａを形成するために、予定された時間の間アニリング
工程を実施する。１／２以下の膜厚は低濃度でドープさ
れる。
【００１８】一実施例として、前記高濃度でドープされ
た領域２７ａ及び低濃度でドープされた領域２７ｂは、
イオン注入工程を経ることなく形成されてもよい。例え
ば、これらの領域は低い濃度でドープされた領域２７ｂ
を成長させるための第１ＣＶＤ工程を行なった後、高濃
度でドープされた領域２７ａを成長させるための第２Ｃ
ＶＤ工程を行なうことにより形成されてもよい。
た領域２７ａ及び低濃度でドープされた領域２７ｂは、
イオン注入工程を経ることなく形成されてもよい。例え
ば、これらの領域は低い濃度でドープされた領域２７ｂ
を成長させるための第１ＣＶＤ工程を行なった後、高濃
度でドープされた領域２７ａを成長させるための第２Ｃ
ＶＤ工程を行なうことにより形成されてもよい。
【００１９】前記実施例をさらに参照すると、前記アニ
リング工程はエピタキシャルシリコン膜２７の上部は高
濃度でドープされるようにする反面、下部は低い濃度で
残るように調節される。一実施例として、反応炉でアニ
リング工程が行なわれる場合、８００乃至９５０℃温度
の窒素雰囲気で１０乃至３０分間実施される。他の実施
例として、急速熱処理炉でアニリング工程が行なわれる
場合、９００乃至１０５０℃温度のＮ２を含む雰囲気で
１乃至３０秒間実施され、温度は秒当り約３０乃至２０
０℃の増加量で増加する。
リング工程はエピタキシャルシリコン膜２７の上部は高
濃度でドープされるようにする反面、下部は低い濃度で
残るように調節される。一実施例として、反応炉でアニ
リング工程が行なわれる場合、８００乃至９５０℃温度
の窒素雰囲気で１０乃至３０分間実施される。他の実施
例として、急速熱処理炉でアニリング工程が行なわれる
場合、９００乃至１０５０℃温度のＮ２を含む雰囲気で
１乃至３０秒間実施され、温度は秒当り約３０乃至２０
０℃の増加量で増加する。
【００２０】前記工程から接合２５７としてエレベイテ
ッドソース及びドレイン領域を有するトランジスタが形
成される。前記接合２５７は順次積層された中間濃度で
ドープされた領域２５、低い濃度でドープされた領域２
７ｂ及び高濃度でドープされた領域２７ａを含む。
ッドソース及びドレイン領域を有するトランジスタが形
成される。前記接合２５７は順次積層された中間濃度で
ドープされた領域２５、低い濃度でドープされた領域２
７ｂ及び高濃度でドープされた領域２７ａを含む。
【００２１】図４は従来のトランジスタと前記方法によ
って形成された新しいトランジスタの電界集中現象を比
較する。Ｘ軸はゲート中心からの距離を図示し、Ｙ軸は
電界の強度を示す。図示したように電界における最高値
(Spike)は、従来のトランジスタと新しいトランジスタ
の両方ともゲートとドレイン接合付近で観察される。し
かし、新しいトランジスタは大体従来のトランジスタよ
り低い最高値を有する。結果的に、新しいトランジスタ
はホットキャリアを効率良くさらに抑制し、短チャネル
しきい値ロールオフ(Roll-off)を減少させる。このよう
な長所は低濃度でドープされ且つファシットの形成が最
小化された自己整合エピタキシャルシリコンスリバー２
９の形成によって得られるものと認められる。
って形成された新しいトランジスタの電界集中現象を比
較する。Ｘ軸はゲート中心からの距離を図示し、Ｙ軸は
電界の強度を示す。図示したように電界における最高値
(Spike)は、従来のトランジスタと新しいトランジスタ
の両方ともゲートとドレイン接合付近で観察される。し
かし、新しいトランジスタは大体従来のトランジスタよ
り低い最高値を有する。結果的に、新しいトランジスタ
はホットキャリアを効率良くさらに抑制し、短チャネル
しきい値ロールオフ(Roll-off)を減少させる。このよう
な長所は低濃度でドープされ且つファシットの形成が最
小化された自己整合エピタキシャルシリコンスリバー２
９の形成によって得られるものと認められる。
【００２２】以上は特定の実施例について記載している
が、様々な変形、他の構造及び同等体を用いることがで
きる。従って、前記記載された内容及び図は特許請求の
範囲によって定義される本発明の範囲を制限するもので
はない。
が、様々な変形、他の構造及び同等体を用いることがで
きる。従って、前記記載された内容及び図は特許請求の
範囲によって定義される本発明の範囲を制限するもので
はない。
【図１】図１Ａ乃至図１Ｄは従来のトランジスタ製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図２】図１に示した「Ａ」部分の拡大図である。
【図３】図３Ａ乃至図３Ｄは本発明の実施例に係るトラ
ンジスタ製造方法を説明するための断面図である。
ンジスタ製造方法を説明するための断面図である。
【図４】従来のトランジスタと本発明の実施例によって
製造されたトランジスタの電界集中現象を比較するため
のグラフ図である。
製造されたトランジスタの電界集中現象を比較するため
のグラフ図である。
１０及び２０ シリコン基板 １１及び２１ フィールド酸化分離構造 １２及び２２ ゲート酸化膜 １３及び２３ ゲート電極 １４及び２４ マスク絶縁膜 １５及び２７ｂ 低濃度ドーピング領域 １６及び２６ 二重ゲートスペーサ １７ エピタキシャルシリコン膜 １８及び２８ ファシット １９及び２９ 自己整合エピタキシャルシリコンスリバ
ー ２５ 中間濃度でドープされた領域 ２６ａ 酸化膜 ２６ｂ 窒化膜２７ ライトドープトシリコン膜２７ａ
高濃度ドーピング領域２５７ 接合
ー ２５ 中間濃度でドープされた領域 ２６ａ 酸化膜 ２６ｂ 窒化膜２７ ライトドープトシリコン膜２７ａ
高濃度ドーピング領域２５７ 接合
Claims (17)
- 【請求項１】 基板にエレベイテッドドレインを有する
トランジスタ製造方法において、 基板上にゲート構造を形成するステップと、 前記ゲート構造の一側に隣接し、第１ドーパント濃度レ
ベルを有する第１ドープト領域を提供するステップと、 前記第１ドープト領域上に第２ドーパント濃度レベルを
有する第２ドープト領域を形成するステップと、 前記第２ドープト領域上に前記第２ドーパント濃度レベ
ルとは異なる第３ドーパントレベルを有する第３ドーパ
ント領域を形成するステップとを含んでなるが、前記エ
レベイテッドドレインは前記第３ドープト領域を含み、
前記第２ドーパント濃度レベルは前記第３ドーパント濃
度レベルより低いことを特徴とするトランジスタ製造方
法。 - 【請求項２】 前記第１ドーパント濃度レベルは前記第
2ドーパント濃度レベルより高く、前記第３ドーパント
濃度レベルより低いことを特徴とする請求項１記載のト
ランジスタ製造方法。 - 【請求項３】 前記第１ドープト領域は前記基板内に形
成され、低いエネルギーでイオンが注入されるが、前記
第１ドーパント濃度レベルは１Ｅ１４乃至５Ｅ１４であ
り、前記第１ドーパント領域の接合深さは約５００Åで
あることを特徴とする請求項１記載のトランジスタ製造
方法。 - 【請求項４】 前記第２及び第３ドーパント領域は、前
記第１ドープト領域上に第２ドーパント濃度レベルの上
部及び下部を有するエピタキシャルシリコン膜を成長さ
せるステップと、 前記エピタキシャルシリコン膜の上部に一定の深さをも
ってイオンを注入するステップと、 注入されたイオンを活性化させて前記エピタキシャルシ
リコン膜の上部が第３濃度レベルを有する第３ドープト
領域に変化するように前記基板をアニリングするステッ
プとを含んでなることを特徴とする請求項１記載のトラ
ンジスタ製造方法。 - 【請求項５】 第１絶縁膜及び、第１絶縁膜とは異なる
第２絶縁膜からなるゲートスペーサを形成するステップ
と、 アンダーカットを形成するために前記第１絶縁膜の一部
を除去するステップと、 前記アンダーカット内に第２ドーパント濃度レベルを有
する自己整合エピタキシャルシリコンスリバーを形成す
るステップとをさらに含んでなることを特徴とする請求
項４記載のトランジスタ製造方法。 - 【請求項６】 前記アニリングは、前記自己整合エピタ
キシャルシリコンスリバーが前記第３ドーパント濃度レ
ベルを有しないように制御されることを特徴とする請求
項５記載のトランジスタ製造方法。 - 【請求項７】 前記エピタキシャルシリコン膜の成長
中、前記ゲートスペーサの付近に形成されたファシット
(facet)の大きさは１００Å以下であることを特徴とす
る請求項５記載のトランジスタ製造方法。 - 【請求項８】 前記第１絶縁膜は酸化膜、前記第２絶縁
膜は窒化膜であり、前記第１絶縁膜の膜厚は約１００乃
至２００Å、前記第２絶縁膜の膜厚は２００乃至３００
Åであることを特徴とする請求項７記載のトランジスタ
製造方法。 - 【請求項９】 前記アンダーカットは前記ゲート構造か
ら側部に約１００Åであることを特徴とする請求項５記
載のトランジスタ製造方法。 - 【請求項１０】 前記エピタキシャルシリコン膜は約５
００乃至２０００Åの厚さを有することを特徴とする請
求項４記載のトランジスタ製造方法。 - 【請求項１１】 前記エピタキシャルシリコン膜の成長
ステップは、 約３０乃至３００ｓｃｃｍのＤＣＳ、約３０乃至２００
ｓｃｃｍのＨＣｌ及び約１００乃至３００ｓｃｃｍの燐
が供給されるステップと、 約１０乃至５０Ｔｏｒｒの蒸着圧力を維持させるステッ
プと、 約７５０乃至９５０℃の蒸着温度を維持させるステップ
とを含んでなることを特徴とする請求項４記載のトラン
ジスタ製造方法。 - 【請求項１２】 前記アニリング工程は、 前記基板を反応炉に入れるステップと、 前記反応炉内に窒素雰囲気を提供するステップと、 前記反応炉の温度を８００乃至９５０℃に維持させるス
テップと、 前記反応炉内で約１０乃至３０分間前記基板を処理する
ステップとを含んでなることを特徴とする請求項４記載
のトランジスタ製造方法。 - 【請求項１３】 前記アニリング工程は、 前記基板を急速熱処理炉に入れるステップと、 前記急速熱処理炉に窒素雰囲気を提供するステップと、 前記急速熱処理炉の温度を約９００乃至１０５０℃に維
持させるステップと、 前記基板を前記急速熱処理炉で約１乃至３０秒間処理す
るが、温度は秒当り約３０乃至２００℃の増加量で増加
させるステップとを含んでなることを特徴とする請求項
４記載のトランジスタ製造方法。 - 【請求項１４】 前記第３ドーパント濃度レベルは、１
Ｅ１５／ＣＭ乃至５Ｅ１５／ＣＭのイオン濃度を有し、
前記第３ドープト領域は前記エピタキシャル層の約１／
２の膜厚を有することを特徴とする請求項１記載のトラ
ンジスタ製造方法。 - 【請求項１５】 基板にエレベイテッドソース及びドレ
インを有するトランジスタ製造方法において、 ゲート構造の下部にチャネルを確定するために基板上に
ゲート構造を形成するステップと、 基板及び前記チャネルの周辺に第１ドーパント濃度レベ
ルを有する第１ドープト領域を形成するステップと、 前記第１ドープト領域上に、上部及び下部からなり且つ
第２ドーパント濃度レベルを有するエピタキシャルシリ
コン膜を形成するステップと、 上部のドーパント濃度レベルを増加させるために前記エ
ピタキシャルシリコン膜の上部にドーパントを注入する
ステップとを含んでなることを特徴とするトランジスタ
製造方法。 - 【請求項１６】 前記下部に注入されたイオンが拡散し
ないようにし、前記上部に注入されたイオンが活性化さ
れるように前記基板をアニリングして、前記上部が前記
下部の第２ドーパント濃度レベルより高い第３ドーパン
ト濃度レベルを有するようにするステップをさらに含ん
でなることを特徴とする請求項１５記載のトランジスタ
製造方法。 - 【請求項１７】 前記ゲート構造に隣接したゲートスペ
ーサを提供するステップと、 前記ゲートスペーサの下部に第２ドーパント濃度レベル
を有する自己整合エピタキシャルシリコンスリバーを形
成するステップとをさらに含んでなることを特徴とする
請求項１６記載のトランジスタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025429A KR100332106B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체 소자의 트랜지스터 제조 방법 |
| KR99-25429 | 1999-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068671A true JP2001068671A (ja) | 2001-03-16 |
Family
ID=19597158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195660A Pending JP2001068671A (ja) | 1999-06-29 | 2000-06-29 | エレベイテッドソース及びドレイン領域を有するトランジスタ製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6368927B1 (ja) |
| JP (1) | JP2001068671A (ja) |
| KR (1) | KR100332106B1 (ja) |
| CN (1) | CN1146972C (ja) |
| DE (1) | DE10031624B4 (ja) |
| GB (1) | GB2355583B (ja) |
| TW (1) | TW457595B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176109B2 (en) | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| KR100781549B1 (ko) | 2006-11-03 | 2007-12-03 | 삼성전자주식회사 | 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 |
| KR100915165B1 (ko) * | 2007-12-27 | 2009-09-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6703688B1 (en) * | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6566198B2 (en) * | 2001-03-29 | 2003-05-20 | International Business Machines Corporation | CMOS structure with non-epitaxial raised source/drain and self-aligned gate and method of manufacture |
| US6660635B1 (en) * | 2002-03-20 | 2003-12-09 | Taiwan Semiconductor Manufacturing Company | Pre-LDD wet clean recipe to gain channel length scaling margin beyond sub-0.1 μm |
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