JPH0945907A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0945907A
JPH0945907A JP7193543A JP19354395A JPH0945907A JP H0945907 A JPH0945907 A JP H0945907A JP 7193543 A JP7193543 A JP 7193543A JP 19354395 A JP19354395 A JP 19354395A JP H0945907 A JPH0945907 A JP H0945907A
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layer
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film
silicon
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Noriyuki Kodama
紀行 児玉
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NEC Corp
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Abstract

(57)【要約】 【課題】ソース・ドレイン拡散層を浅く形成し、ゲート
電極への不純物の導入を行う工程が複雑である。 【解決手段】素子分離層１Ａとウェル領域１Ｂを形成
後、ゲート酸化膜３と多結晶シリコンからなるゲート電
極４と、ゲート電極上の酸化膜５を形成する。その後、
窒化膜からなるサイドウォール６Ａを形成したのち、酸
化膜５を除去する。不純物を導入した選択シリコン成長
を８００℃以下で行い、ソース・ドレイン領域にせり上
げられたソース・ドレイン層７をそしてゲート電極４上
に多結晶シリコン層９を形成する。次で熱処理によりソ
ース・ドレイン拡散層１０を形成すると同時に、ゲート
電極４中にも不純物を拡散させゲート電極全体に導電性
を与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ゲート長が０．２５μｍ以下の微細ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路の高速、高密度化には、
トランジスタの微細化は必須である。ＭＯＳトランジス
タの微細化は、基本的にはスケーリング即に従って行わ
れる。ゲート長は露光技術によって制限されているが、
ｉ線を用いる露光装置では、０．２５μｍ、電子線露光
装置では、０．１μｍよりも微細なパターンを形成でき
るようになっている。この様な、ゲート長の微細化に伴
い、ソース・ドレインを構成する拡散層の深さ（接合深
さ）を０．１μｍ以下にする技術が要求されている。
【０００３】イオン注入により浅い拡散層を形成する方
法では、イオンを低加速で注入しなければならないため
に、注入に時間がかかり量産に適さない。また、Ｐ型の
不純物であるボロンを用いる場合では、熱処理を施すと
増速拡散を起こし、不純物分布が大きく広がるので、拡
散層の深さを、１００ｎｍ以下にすることは困難であ
る。
【０００４】また、拡散層の形成領域が浅いと、シート
抵抗が大きくなるだけでなく、コンタクト孔形成の際
に、配線とのコンタクト抵抗が高くなり、プロセスのマ
ージンが小さくなるという問題点もある。
【０００５】一方、シート抵抗低減のために、拡散層の
上層にチタンシリサイドを形成する方法も検討されてい
るが、拡散層の形成深さが１００ｎｍ以下になると、そ
れに対応した薄膜シリサイドの形成が困難である。
【０００６】このような問題点を解決する方法として、
拡散層上に選択的にシリコン層を形成してせり上げられ
た拡散層を形成する、いわゆる、せり上げ構造が検討さ
れている。以下図３を用い、特開平２−２２２１５３号
公報を例に、せり上げ法について説明する。
【０００７】素子分離領域、ゲート酸化膜、ゲート電
極、サイドウォール形成は図３（ａ）に示すように、通
常のトランジスタと同様である。すなわち、シリコン基
板１Ａの表面を局所酸化を行い素子分離層２を形成し、
次でイオン注入により不純物をシリコン基板の深さ数μ
ｍ程度の位置に導入してウエル領域１Ｂを形成する。次
に全面にゲート酸化膜３を５ｎｍ形成した後に、ゲート
電極となる多結晶シリコン膜を２００ｎｍ堆積し、続い
て酸化膜を５０ｎｍ堆積後、パターンニングしてゲート
電極４Ａ、ゲート電極上の酸化膜５Ａを形成する。次に
窒化膜を堆積後、プラズマエッチング法でゲート電極の
側壁部以外の窒化膜を除去してサイドウォール６Ａを形
成する。
【０００８】次に図３（ｂ）に示すように、フッ酸蒸気
処理してソース・ドレイン領域の自然酸化膜を除去した
後に、大気にさらすことなく減圧ＣＶＤ装置中に導入
し、８００℃程度で水素ベークを行い、シリコン表面の
自然酸化膜を完全に除去する。次で８００℃程度で、原
料ガスとしてシラン（ＳｉＨ4 ）を用い、シリコン酸化
膜上にはシリコン膜が形成されないように、塩化水素ガ
ス（ＨＣｌ）を混合して、シリコン表面が露出している
領域に選択的に５０〜７０ｎｍ程度のエピタキシャル成
長を行い、せり上げられたソース・ドレイン層７Ａを形
成する。このとき、サイドウォール６Ａと接する部分
に、サイドウォールと密着しない部分（以降、ファセッ
トと呼ぶ）８が生じる。
【０００９】次に図３（ｃ）に示すように、このファセ
ット８を埋め込むために、たとえば、窒化膜等でサイド
ウォール６Ｂを再度形成してファセット８を埋める。次
でゲート電極４Ａ上の酸化膜５Ａを除去後、イオン注入
中の汚染防止用の膜として厚さ５ｎｍの酸化膜を形成
し、イオン注入により、Ｐ型ではボロンを１０〜２０ｋ
ｅＶ、Ｎ型ではヒ素を４０〜６０ｋｅＶでせり上げられ
たソース・ドレイン層７Ａ及びゲート電極４Ａに導入
し、熱処理を施して不純物の活性化をおこなう。この工
程によりゲート電極４Ａ中の不純物をゲート電極全体に
拡散させ、活性化して導電性を与えると同時に、せり上
げられたソース・ドレイン層７Ｂ中の不純物をシリコン
基板方向へ拡散させて、基板内部にソース・ドレイン拡
散層１０Ａを形成する。
【００１０】次に汚染防止用の酸化膜を除去後、スパッ
タ法によりチタン膜を４０ｎｍ程度の厚さに形成し、７
００℃程度の急速加熱法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ：ＲＴＡ）により、比較的高抵抗
のチタンシリサイド（ＴｉＳｉ2 ）をせり上げられたソ
ース・ドレイン層７Ｂ及びゲート電極４Ａ上に形成す
る。次で窒化チタンや余剰チタン等のチタンシリサイド
以外の層を選択的にエッチングし除去した後に、８５０
℃程度の急速加熱法によりチタンシリサイド膜を低抵抗
化して、低抵抗のチタンシリサイド層１１Ａとし、シリ
サイド化工程を完了する。
【００１１】以下プラズマＣＶＤ法にて低温で層間膜を
堆積し、コンタクトの開孔、電極の形成等を行ない基本
的なＭＯＳトランジスタを完成させる。
【００１２】また、ゲートをマスクとして、ソース、ド
レインと同じ導電型のイオンを１×１０-3ａｔｏｍｓ／
ｃｍ3 程度注入して、サイドウォール下部の領域を低抵
抗化する、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造も用いられることがある。
【００１３】拡散層の深さ（接合深さ）は、せり上げら
れる以前のシリコン基板表面から、不純物濃度がウェル
の濃度と等しくなるまでの深さと定義されるが、従来の
イオン注入による方法では、イオン注入した不純物が基
板方向に拡散する為、この接合深さを不純物が活性化時
に拡散する距離である１００ｎｍ以下に浅くできなかっ
たという問題点があった。せり上げ構造を用いると、せ
り上げられた膜厚分だけ不純物の拡散に対して余裕度が
あるために、拡散層の深さを容易に浅くできるという利
点がある。つまり、５０ｎｍのせり上げ膜厚を採用する
と、従来のイオン注入法を用いても、拡散層の深さを５
０ｎｍ程度にでき、ゲート長が１μｍ以下の微細デバイ
スに対応した接合形成が可能であることがわかる。
【００１４】また、同程度の拡散層の深さを持つ場合に
は、せり上げ構造ではせり上げた部分だけ、ソース・ド
レイン層のシート抵抗が低くでき、また、コンタクト抵
抗が高くなるのを防ぐことができるという効果がある。
【００１５】しかし、拡散層の深さは不純物が拡散する
距離から、せり上げられた膜厚分だけ小さくなるので、
せり上げられたソース・ドレイン層の膜厚のウエハ面
内、ロット間のばらつき及びファセット形状のばらつき
が、直接拡散層の接合深さのばらつきとなるという問題
がある。これを回避するために、第二のサイドウォール
の膜厚をあつくする方法を採用すると、サイドウォール
下部の抵抗が大きくなるという問題が生じる。
【００１６】この点を回避するために、図４に示すよう
に、不純物が導入された選択エピタキシャル層をソース
・ドレイン層１７として拡散層が形成される予定の領域
に形成して、これを拡散源として不純物を拡散させて、
ソース・ドレイン拡散層１０をシリコン基板中に形成す
る方法が実施されている。この方法ではソース・ドレイ
ン拡散層１０の深さは、せり上げられた部分の膜厚には
よらず面内に均一な深さの拡散層を形成できるほか、せ
り上げられた部分には高濃度の不純物を導入できるの
で、ソース・ドレイン層の抵抗が低減できるという利点
がある。
【００１７】一方、微細トランジスタにおいて、Ｐ型の
トランジスタのしきい値をエンハンスメント型にするた
めには、ゲート電極をＰ+ 型のゲート電極にする必要が
ある。この場合、ソース・ドレイン領域への不純物導入
とゲート電極への不純物導入を同時に行う自己整合法で
は、プロセスが簡略化できるという利点がある。しか
し、Ｐ+ 型のゲート電極の場合は、熱処理の際にボロン
がゲート酸化膜中を拡散してチャンネル領域に達し、ト
ランジスタのしきい値を変動させることもある。又逆
に、Ｎ+ 型のゲート電極の場合、Ａｓ等の拡散しにくい
不純物は熱処理が完全ではないと、ゲート電極を構成す
る多結晶シリコン膜のゲート酸化膜に接する側の不純物
濃度が低くなり、この領域が空乏化するという問題点が
発生するなど、工程の制御性の観点からは問題が多い。
【００１８】不純物をドープしたせり上げ層からの固層
拡散法でソース・ドレンイン拡散層を形成する方法で
は、Ｐ+ 型ゲート電極又はＮ+ 型ゲート電極を同時に形
成する場合、イオン注入法などにより、ゲート電極内に
別途不純物を導入しゲート電極下層の空乏化を防ぐ必要
があるが、プロセスの条件設定が複雑になるという問題
がある。
【００１９】これを回避するために、特開平１−２９３
６６８号公報に記載されているように、ソース・ドレイ
ン層とゲート電極を自己整合的に形成する方法も提案さ
れている。以下この方法を図５を用いて説明する。
【００２０】ゲート酸化膜１３上にシリコン窒化膜１５
を形成し、ゲート酸化膜１３をゲート長となるようにエ
ッチングし、シリコン窒化膜１５をゲート酸化膜１３よ
り狭くなるようにエッチングした後に、ソース・ドレイ
ン領域上には選択的に不純物が導入されたせり上げられ
たソース・ドレイン層１７を、シリコン窒化膜１５上に
は不純物が導入された多結晶シリコン膜からなるゲート
電極１４を形成する。
【００２１】このとき、ソース・ドレイン層が形成され
る領域を、局所酸化法等により酸化しエッチングする等
して、ゲート酸化膜が形成される領域よりも低くしてお
き、せり上げられたソース・ドレイン層１７と、ゲート
電極１４の短絡を防ぐような構造とする場合もある。
【００２２】
【発明が解決しようとする課題】図４で説明したよう
に、シリコン基板上のソース・ドレイン領域に不純物を
導入したシリコン膜を選択的に形成してせり上げられた
ソース・ドレイン層を形成し、この層から不純物を基板
内に拡散させる固相拡散法では、ゲート電極への不純物
導入を別工程で行わなければならないという不都合な点
がある。これを回避するために、図５で説明した方法で
は、ゲート絶縁膜に酸化膜と窒化膜の積層膜を用いる
が、この構造ではゲート容量を小さくできないだけでな
く、構造が複雑であり、微細トランジスタの製造におい
ては実現困難である。また、シリコン窒化膜やシリコン
酸化膜での成長の選択性を確保できる条件では余裕度が
狭い。
【００２３】本発明の目的は、拡散層の深さ（接合深
さ）を５０ｎｍ程度に浅く形成すると同時に、ゲート電
極への不純物の導入を自己整合的に行える、せり上げ構
造のソース・ドレイン層を有する半導体装置の製造方法
を提供することにある。
【００２４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上に薄い酸化膜と多結晶シリコ
ン膜と厚い酸化膜とを順次形成したのちパターニング
し、ゲート酸化膜とゲート電極とゲート電極を覆う酸化
膜とを形成する工程と、全面に窒化膜を形成したのちエ
ッチバックし前記ゲート電極の側面にゲート電極より高
いサイドウォールを形成する工程と、前記ゲート電極を
覆う前記酸化膜を除去したのち不純物を含むシリコン膜
を堆積し前記シリコン基板上のソース・ドレイン領域に
せり上げられたソース・ドレイン層を形成すると共に前
記ゲート電極上に多結晶シリコン層を形成する工程と、
熱処理を行ない前記ソース・ドレイン層より不純物を拡
散させ前記シリコン基板にソース・ドレイン拡散層を形
成すると同時に前記多結晶シリコン層より不純物を拡散
し前記ゲート電極に導電性を与える工程とを含むことを
特徴とするものである。
【００２５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の第１の実施
の形態を説明する為の半導体チップの断面図である。
【００２６】まず図１（ａ）に示すように、従来と同様
にシリコン基板１Ａの表面を局所酸化し素子分離層２を
形成し、次でイオン注入法によりウエル領域１Ｂを形成
する。次で全面に厚さ５ｎｍのゲート酸化膜を形成後、
多結晶シリコン膜を５０ｎｍ続いて酸化膜を１００ｎｍ
堆積する。その後、フォトレジスト膜を塗布・露光し
て、ゲート電極パターンのマスクを形成し、プラズマエ
ッチング法により酸化膜と多結晶シリコンを順次エッチ
ングし、ゲート電極４及びゲート電極上の酸化膜５を形
成し、次でフォトレジスト膜を除去する。その後、全面
に窒化膜を２０ｎｍ堆積したのちエッチバックし、窒化
膜からなるサイドウォール６Ａを形成する。
【００２７】次に図１（ｂ）に示すように、ゲート電極
４上の酸化膜５を除去する。次でシリコン基板表面をフ
ッ酸蒸気で処理して自然酸化膜を除去した後に、大気に
さらすことなく減圧ＣＶＤ装置に導入し、８００℃以下
の低温で水素ベークを行い、自然酸化膜等を完全に除去
する。その後、原料ガスとしてシランを用い、ＨＣｌを
混入して選択成長を可能にし、Ｐ型トランジスタではジ
ボラン（Ｂ2 Ｈ5 ）を、Ｎ型トランジスタではアルシン
（ＡｓＨ3 ）を混入して、ボロンあるいはヒ素を１×１
０20ａｔｏｍｓ／ｃｍ3 程度導入した選択シリコン成長
を８００℃以下で行い、ソース・ドレイン領域には厚さ
１００ｎｍのエピタキシャル膜を形成してせり上げられ
たソース・ドレイン層７とし、ゲート電極４上にはほぼ
同じ膜厚の多結晶シリコン層９を形成する。この選択シ
リコン成長時にゲート電極４上に成長する多結晶シリコ
ン層９が横方向へ成長して、せり上げられたソース・ド
レイン領域と接触するのを防ぐには、本実施の形態のよ
うに、サイドウォール６Ａの高さをゲート電極４上に成
長させる多結晶シリコン層９の膜厚以上にしておけばよ
い。
【００２８】次に図１（ｃ）に示すように、不純物の拡
散活性化を行ないソース・ドレイン拡散層１０を形成す
る。不純物としてボロンを用いる場合は急速加熱法によ
り９００℃、数十秒程度熱処理して行ない、ソース・ド
レイン層７のボロンを下地シリコン基板方向に５０〜８
０ｎｍ程度拡散させ、ソース・ドレイン拡散層１０を形
成すると同時に、ゲート電極を構成する多結晶シリコン
層９より下層のゲート電極４中にも不純物を拡散させ活
性化させて、ゲート電極全体に導電性を与える。Ｎ型で
は急速加熱法により１０００℃、数十秒の熱処理を施し
て拡散させる。その後第２のサイドウォール６Ｂを形成
してファセット部を埋め込む。以降は図３を用いた従来
例で述べたように、せり上げられたソース・ドレイン層
７及びゲート電極の上部をシリサイド化し、層間膜や電
極形成等を経てＭＯＳトランジスタを完成させる。
【００２９】本第１の実施の形態では、接合形成はせり
上げられたソース・ドレイン層を拡散源とした固相拡散
によりおこなうので、拡散層の深さは従来例で述べたよ
うに、ファセット形状やせり上げ膜厚にはよらず、拡散
層の接合深さを５０ｎｍと浅くすることができ、かつ、
安定して形成できるという利点がある。
【００３０】また、本第１の実施の形態では従来例と同
様に、層抵抗やコンタクト抵抗を低くできると同時に、
ソース・ドレイン領域及びゲート電極への不純物の導入
が自己整合的にできるという利点がある。ゲート電極の
不純物導入に関しては、不純物が拡散する距離だけ多結
晶シリコンのゲート電極４を形成しておけば、Ｐ型トラ
ンジスタでのボロンの突き抜け、Ｐ型及びＮ型トランジ
スタのゲートの空乏化を制御性よく防止できるという利
点がある。
【００３１】ＣＭＯＳ集積回路の製造に関しては、サイ
ドウォール６Ａ形成し、ゲート電極上の酸化膜５を除去
した後に、酸化膜を５０ｎｍ堆積し、レジスト塗布・露
光工程により、Ｎ型のトランジスタが形成される領域の
みを開孔して、酸化膜を除去後レジストを剥離して選択
シリコン成長を行えば、Ｎ型のトランジスタのみを形成
できる。Ｐ型のトランジスタは、再度酸化膜を堆積後、
同様の方法で本実施形態の方法を行えばよい。
【００３２】なお、サイドウォールの材質、ゲート多結
晶シリコン上に堆積する膜の材質及び選択エッチング法
の組み合わせは、シリコン窒化膜、酸化膜、フッ酸処理
に限らず、選択的にエッチングができてサイドウォール
のみが残る組み合わせであれば問題はない。
【００３３】又、選択シリコン膜形成方法は減圧ＣＶＤ
法に限らず、超高真空ＣＶＤ法を用いてもよい。シリコ
ン上に選択的に形成できれば、ソース・ドレイン層は必
ずしもエピタキシャル膜である必要はないが、シリコン
基板とせり上げられたソース・ドレイン層の界面の残留
酸化膜，炭素，フッ素等は、拡散源からシリコン基板及
びゲート電極への不純物の拡散を妨げるだけでなく、接
合リークの原因になり得るのでできるだけ除去すること
が肝要である。
【００３４】図２（ａ），（ｂ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。
【００３５】まず図２（ａ）に示すように、第１の実施
の形態と同様の操作によりシリコン基板１Ａ上に素子分
離層２，ゲート酸化膜３，厚さ５０ｎｍの多結晶シリコ
ン膜からなるゲート電極４，サイドウォール６Ａ，ゲー
ト電極４上の酸化膜の除去を行なう。次でシリコン基板
表面をフッ酸蒸気で処理して自然酸化膜を除去後、大気
にさらすことなく減圧ＣＶＤ装置に導入し、８００℃程
度で水素ベークを行って、自然酸化膜等を完全に除去す
る。次に原料ガスとしてＳｉＨ4 を用い、ＨＣｌを添加
して選択成長を可能にし、アルシン（ＡｓＨ3 ）を添加
して、ヒ素を導入したソース・ドレイン層７と多結晶シ
リコン膜９をソース・ドレイン領域及びゲート電極４上
に４０ｎｍ程度選択的に形成した後これらの膜の上に、
アルシンの添加を中止して不純物の導入されないシリコ
ン膜１２と多結晶シリコン膜９Ａを３０ｎｍ程度形成す
る。
【００３６】次に図２（ｂ）に示すように、第２のサイ
ドウォール６Ｂを形成してファセットを埋め込み、８５
０℃程度でヒ素を基板方向に拡散させて、ソース・ドレ
イン拡散層１０を形成する。その後、全面にチタンをス
パッタして不純物を導入しないシリコン膜７Ａ及び多結
晶シリコン膜９Ａがシリサイド形成に消費されるように
シリサイド化して、低抵抗のチタンシリサイド膜１１を
形成する。以下層間膜堆積，コンタクト開孔，配線形成
等を行いトランジスタを完成させる。
【００３７】従来のトランジスタではＮ型の不純物がシ
リサイド化反応を妨げる働きをするために、Ｎ型のトラ
ンジスタではシリサイド膜厚がＰ型に比べて薄くなって
いたが、本実施の形態の方法では表面側のシリコン膜に
は不純物を導入しないようにする事により、Ｎ型のトラ
ンジスタのシリサイド膜厚を厚くすることができる。
【００３８】ここで、ソース・ドレイン領域のシリコン
合金層は、チタンに限らずコバルトやニッケルなどのよ
うな高融点金属を用いてもよい。
【００３９】
【発明の効果】以上述べたように本発明は、ゲート電極
上及びソース・ドレイン領域上に選択的に不純物を導入
したシリコン層を形成し、そのシリコン層を拡散源とし
てシリコン基板内及びゲート電極内に不純物を拡散させ
る事により、ソース・ドレイン拡散層を形成すると同時
に、ゲート電極にも導電性を与えることにより、極浅い
接合を有する微細なＭＯＳトランジスタを製造できると
いう効果がある。また、ソース・ドレイン層におけるシ
リサイドに消費される部分の不純物濃度を、シリコン基
板に接する部分の濃度よりも低くすることにより、Ｎ型
トランジスタのシリサイド膜厚をＰ型トランジスタのシ
リサイド膜厚と同程度にできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
【図２】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
【図３】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
【図４】従来の他の半導体装置の製造方法を説明する為
の半導体チップの断面図。
【図５】従来の他の半導体装置の製造方法を説明する為
の半導体チップの断面図。
【符号の説明】
１Ａ シリコン基板 １Ｂ ウェル領域 ２ 素子分離層 ３，１３ ゲート酸化膜 ４，１４ ゲート電極 ５，５Ａ 酸化膜 ６Ａ，６Ｂ サイドウォール ７，７Ａ，７Ｂ ソース・ドレイン層 ８ ファセット ９，９Ａ 多結晶シリコン膜 １０ ソース・ドレイン拡散層 １１，１１Ａ チタンシリサイド層 １２ シリコン膜 １５ シリコン窒化膜
【手続補正書】
【提出日】平成８年６月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】また、拡散層の形成領域が浅いと、シート
抵抗が大きくなるだけでなく、コンタクト孔形成の際
に、配線とのコンタクト抵抗が高くなり、プロセスウィ
ンドが小さくなるという問題点もある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次に図３（ｂ）に示すように、フッ酸蒸気
処理してソース・ドレイン領域の自然酸化膜を除去した
後に、大気にさらすことなく減圧ＣＶＤ装置中に導入
し、次で８００℃程度で、原料ガスとしてシラン（Ｓｉ
Ｈ4 ）を用い、シリコン酸化膜上にはシリコン膜が形成
されないように、塩化水素ガス（ＨＣｌ）を混合して、
シリコン表面が露出している領域に選択的に５０〜７０
ｎｍ程度のエピタキシャル成長を行い、せり上げられた
ソース・ドレイン層７Ａを形成する。このとき、サイド
ウォール６Ａと接する部分に、サイドウォールと密着し
ない部分（以降、ファセットと呼ぶ）８が生じる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】次に図３（ｃ）に示すように、このファセ
ット８を埋め込むために、たとえば、窒化膜等でサイド
ウォール６Ｂを再度形成してファセット８を埋める。次
でゲート電極４Ａ上の酸化膜５Ａを除去後、イオン注入
中の汚染防止用の膜として厚さ５ｎｍの酸化膜を形成
し、イオン注入により、Ｐ型ではＢＦ2 を１０〜２０ｋ
ｅＶ、Ｎ型ではヒ素を４０〜６０ｋｅＶでせり上げられ
たソース・ドレイン層７Ａ及びゲート電極４Ａに導入
し、熱処理を施して不純物の活性化をおこなう。この工
程によりゲート電極４Ａ中の不純物をゲート電極全体に
拡散させ、活性化して導電性を与えると同時に、せり上
げられたソース・ドレイン層７Ｂ中の不純物をシリコン
基板方向へ拡散させて、基板内部にソース・ドレイン拡
散層１０Ａを形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】拡散層の深さ（接合深さ）は、せり上げら
れる以前のシリコン基板表面から、不純物濃度がウェル
の濃度と等しくなるまでの深さと定義されるが、従来の
イオン注入による方法では、イオン注入した不純物が基
板方向に拡散する為、この接合深さを不純物が活性化時
に拡散する距離である５０ｎｍ以下に浅くできなかった
という問題点があった。せり上げ構造を用いると、せり
上げられた膜厚分だけ不純物の拡散に対して余裕度があ
るために、拡散層の深さを容易に浅くできるという利点
がある。つまり、５０ｎｍのせり上げ膜厚を採用する
と、従来のイオン注入法を用いても、拡散層の深さを５
０ｎｍ程度にでき、ゲート長が１μｍ以下の微細デバイ
スに対応した接合形成が可能であることがわかる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】まず図１（ａ）に示すように、従来と同様
にシリコン基板１Ａの表面を局所酸化し素子分離層２を
形成し、次でイオン注入法によりウエル領域１Ｂを形成
する。次で全面に厚さ５ｎｍのゲート酸化膜を形成後、
多結晶シリコン膜を３０ｎｍ続いて酸化膜を１００ｎｍ
堆積する。その後、フォトレジスト膜を塗布・露光し
て、ゲート電極パターンのマスクを形成し、プラズマエ
ッチング法により酸化膜と多結晶シリコンを順次エッチ
ングし、ゲート電極４及びゲート電極上の酸化膜５を形
成し、次でフォトレジスト膜を除去する。その後、全面
に窒化膜を２０ｎｍ堆積したのちエッチバックし、窒化
膜からなるサイドウォール６Ａを形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に図１（ｂ）に示すように、ゲート電極
４上の酸化膜５を除去する。次でシリコン基板表面をフ
ッ酸蒸気で処理して自然酸化膜を除去した後に、大気に
さらすことなく減圧ＣＶＤ装置に導入し、その後、原料
ガスとしてシランを用い、ＨＣｌを混入して選択成長を
可能にし、Ｐ型トランジスタではジボラン（Ｂ2 Ｈ5）
を、Ｎ型トランジスタではアルシン（ＡｓＨ3 ）を混入
して、ボロンあるいはヒ素を１×１０20ａｔｏｍｓ／ｃ
ｍ3 程度導入した選択シリコン成長を８００℃以下で行
い、ソース・ドレイン領域には厚さ１００ｎｍのエピタ
キシャル膜を形成してせり上げられたソース・ドレイン
層７とし、ゲート電極４上にはほぼ同じ膜厚の多結晶シ
リコン層９を形成する。この選択シリコン成長時にゲー
ト電極４上に成長する多結晶シリコン層９が横方向へ成
長して、せり上げられたソース・ドレイン領域と接触す
るのを防ぐには、本実施の形態のように、サイドウォー
ル６Ａの高さをゲート電極４上に成長させる多結晶シリ
コン層９の膜厚以上にしておけばよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】まず図２（ａ）に示すように、第１の実施
の形態と同様の操作によりシリコン基板１Ａ上に素子分
離層２，ゲート酸化膜３，厚さ３０ｎｍの多結晶シリコ
ン膜からなるゲート電極４，サイドウォール６Ａの形成
及びゲート電極４上の酸化膜の除去を行なう。次でシリ
コン基板表面をフッ酸蒸気で処理して自然酸化膜を除去
後、ＣＶＤ装置に導入し、８００℃程度で水素ベークを
行って、自然酸化膜等を完全に除去する。次に原料ガス
としてＳｉＨ4 を用い、ＨＣｌを添加して選択成長を可
能にし、アルシン（ＡｓＨ3 ）を添加して、ヒ素を導入
したソース・ドレイン層７と多結晶シリコン膜９をソー
ス・ドレイン領域及びゲート電極４上に４０ｎｍ程度選
択的に成長した後これらの膜の上に、アルシンの添加を
中止して不純物の導入されないシリコン膜１２と多結晶
シリコン膜９Ａを３０ｎｍ程度形成する。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に薄い酸化膜と多結晶シ
    リコン膜と厚い酸化膜とを順次形成したのちパターニン
    グし、ゲート酸化膜とゲート電極とゲート電極を覆う酸
    化膜とを形成する工程と、全面に窒化膜を形成したのち
    エッチバックし前記ゲート電極の側面にゲート電極より
    高いサイドウォールを形成する工程と、前記ゲート電極
    を覆う前記酸化膜を除去したのち不純物を含むシリコン
    膜を堆積し前記シリコン基板上のソース・ドレイン領域
    にせり上げられたソース・ドレイン層を形成すると共に
    前記ゲート電極上に多結晶シリコン層を形成する工程
    と、熱処理を行ない前記ソース・ドレイン層より不純物
    を拡散させ前記シリコン基板にソース・ドレイン拡散層
    を形成すると同時に前記多結晶シリコン層より不純物を
    拡散し前記ゲート電極に導電性を与える工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 不純物を含むシリコン膜は選択シリコン
    膜成長法により形成する請求項１記載の半導体装置の製
    造方法。
  3. 【請求項３】 ソース・ドレイン層及びゲート電極上の
    多結晶シリコン層上に高融点金属又は遷移金属とのシリ
    コン合金層を形成する請求項１記載の半導体装置の製造
    方法。
  4. 【請求項４】 不純物を含むシリコン膜と不純物を含ま
    ないシリコン膜を選択シリコン膜成長法により順次成長
    させてソース・ドレイン層とゲート電極上に多結晶シリ
    コン層を形成し、この上にシリコン合金層を形成する請
    求項３記載の半導体装置の製造方法。
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