JPH0677246A - トランジスタ及びその製造方法 - Google Patents

トランジスタ及びその製造方法

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JPH0677246A JP3264058A JP26405891A JPH0677246A JP H0677246 A JPH0677246 A JP H0677246A JP 3264058 A JP3264058 A JP 3264058A JP 26405891 A JP26405891 A JP 26405891A JP H0677246 A JPH0677246 A JP H0677246A
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Abstract

(57)【要約】 【目的】 エレベーテッドソース−ドレイン構成絶縁ゲ
ートＦＥＴ製造プロセスの複雑性、そのデバイス性能制
限を除去しかつ低電気抵抗性相互接続を容易に実現でき
るようにする。 【構成】 トランジスタ構造（３６）は、浅い重度ドー
プソース−ドレイン接合領域（６４）及びゲート導体−
ゲート界面（５１）近くに効率的に分布し高濃度のドー
パントを有する均一ドープ下側ゲート領域（５０）を生
じる。トランジスタ構造（３６）のゲート、ソース、及
びドレイン端子を、反応高融点金属相互接続（９８）及
び（１００）の使用を通して近旁又は遠隔の他のデバイ
スに相互接続する。第１上側ゲート導体領域（８８）と
共に同時に製造するエレベーテッドソース−ドレイン接
合領域（８７）を含むエレベーテッドソース−ドレイン
型式をオプション構成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、マイクロエレ
クトロニックスデバイス及び集積回路、特に、有効ドー
プゲート電極構造と浅い低抵抗ソース−ドレイン接合領
域を有する高性能絶縁ゲート電界効果トランジスタ（Ｉ
ＧＦＥＴ）の構成及び相互接続に関する。
【０００２】
【従来の技術】最近の集積回路技術においては、絶縁ゲ
ート電界効果トランジスタ（以下、ＩＧＦＥＴと呼ぶ）
を構成するために、多数のデバイス製造方法論が提供さ
れている。ＩＧＦＥＴデバイスは、高度超大規模集積回
路（以下、ＶＬＳＩと呼ぶ）又は極超大規模集積回路
（以下、ＵＬＳＩと呼ぶ）回路環境に主に応用される。
ＩＧＦＥＴの製造には、これまで、ＩＧＦＥＴのソース
−ドレイン接合領域が浅くかつ低寄生電気抵抗を有する
保証をすることが望ましいと認識されている。デバイス
チャネル及びゲート長さが縮小されるサブミクロントラ
ンジスタにおいては、そのトランジスタに関連した他の
横及び垂直寸法を適正に縮小することが、同様に、望ま
しい。特に、トランジスタのソース−ドレイン接合深さ
を縮小しなくてはならない。縮小デバイス寸法及びドー
ピングプロフィルのようなデバイスの他の物理的パラメ
ータを適正に制御しなければならず、さもないと、その
トランジスタの動作に望ましくない作用が起こり、これ
がトランジスタの性能を劣化させるおそれがある。
【０００３】縮小ＩＧＦＥＴデバイス内の深いソース−
ドレイン接合領域に関連して、少なくとも２つの性能劣
化問題がある。第１の問題は、ドレイン誘導障壁低下
（以下、ＤＩＢＬと呼ぶ）として知られる現象によって
起こされるデバイスドレイン電流リーケージの可能性で
ある。ＤＩＢＬは、そのトランジスタチャネルを通し
て、増大オフ状態電流リーケージを起こす。理論的に及
び理想的には、公称トランジスタスレッショルド電圧よ
り低いゲート対ソース電圧に対してトランジスタチャネ
ル内にサブレスショルドドレイン電流が通過することは
決してない。しかしながら、ドレイン対ソース電圧がそ
のデバイスのスレッショルド電圧より低い一定のゲート
対ソース電圧に対して上昇するに従い、ＤＩＢＬは、有
効チャネル電位障壁の低下に起因してそのデバイスのド
レイン電流を同様に増大させる。それゆえ、深いソース
−ドレイン接合領域はＤＩＢＩを起こし、後者が、更
に、理想デバイス特性から離反するトランスジスタの応
答を起こさせる。この現象も、ＤＩＢＬエンハンスサブ
スレショルドリーケージとしてまた知られている。
【０００４】第２の問題は、深いソース−ドレイン接合
領域と関連し、なおまたサブスレショルドリーケージと
密接に関連しており、この問題は、トランジスタチャネ
ル直下に突き抜けリーケージと降伏が起こることであ
る。突き抜けリーケージが起こる場合には、トランジス
タは、オフ状態（ゲート対ソース電圧がスレッショルド
電圧より低い）にあるにかかわらず、このトランジスタ
の個別ドープされたソース−ドレイン接合領域を囲む空
乏領域の接続又は近接によって生成されたバルクリーケ
ージ通路からリーケージを生じる。いったん、このリー
ケージ電流が起こると、そのトランジスタゲートは、も
はや、そのデバイスチャネルの導電率を充分に制御しな
くなる。この結果、そのトランジスタ、及びこれを実現
するいかなる回路も、動作しなくなるか又は所望するの
とは異なるように働く。
【０００５】ＶＬＳＩ及びＵＬＳＩトランジスタの構成
において更に関係する事項は、個別トランジスタの種々
の端子への高融点金属及び金属シリサイド接点の必要な
制御と影響であるとされている。トランジスタゲート領
域及びソース−ドレイン接合領域の表面への高融点金属
又は金属シリサイド接点は、技術的に周知の自己整合に
基づいて達成される。しかしながら、高融点金属又はシ
リサイド接点の厚さの選択に当たってはトレードオフが
存在する。このトレードオフは、２つの合い反する構想
から生じる。第１に、トランジスタのソース−ドレイン
接合領域及びゲート領域に関連した有効面積抵抗を最小
化するために、厚い金属シリサイド接点が望ましい。サ
ブミクロン技術の場合は、この構想は、トランジスタの
縮小寸法及び向上速度を期待するという理由から、特に
重要である。第２に、高融点金属の半導体ソース−ドレ
イン表面との熱ケイ化反応によるこの表面の劣化に起因
するこのソース−ドレインシリコンの消費を最小化する
ために、薄い高融点金属シリサイド層が望まれる。この
要求は、ソース−ドレイン接合領域内の低接合リーケー
ジを保証する。したがって、これら２つの合い反する構
想を、高融点金属シリサイド接点を利用するトランジス
タを構成するに当たって最適化しなければならない。
【０００６】金属−酸化物−半導体（ＭＯＳ）技術にお
いて採用されている先端ＩＧＦＥＴは、総合トランジス
タゲート寄生抵抗及びゲート相互接続遅延時間を低下さ
せるために、ドープ多結晶シリコン（又はポリシリコン
として知られるもの）の下側層と高融点金属シリサイド
の上側層とを含むスタックゲート構造を、通常、使用す
る。ポリシリコン層の頂上層は、通常、表面ドーピング
又はイオン打込みを使用してヒ素、リン、又はホウ素で
以てドープされる。ゲートポリシリコンのドーピング
が、特にゲート電極−ゲート誘電体界面近くで高くかつ
均一であることは、厳密を要する。厚いポリシリコン層
の均一高ドーピングは、高温アニールステップを必要と
し、これがまた、そのトランジスタのソース−ドレイン
接合領域及びチャネル領域に欲しないドーパント再分布
を生じるおそれがある。他方、低温アニールステップ
は、浅いソース−ドレイン接合を維持しかつ（このチャ
ネル内に打ち込まれたスレショルド電圧調整ドーパント
のような）ドーパントのこのデバイスチャネル内での再
分布を防止するのに好適であるが、しかしながら、低温
アニールは、ゲートポリシリコン内に不充分なドーパン
ト再分布及びゲート電極−ゲート誘電体界面近くに不充
分なドーピングを生じる。この現象は、デバイスの性能
を劣化する。更に、過剰熱アニールは、深いソース−ド
レイン接合を生じるのみならず、また、ゲートポリシリ
コンからゲート誘電体を経由してデバイスチャネル領域
へのドーパントの浸透を起こす。これらの結果は、この
トランジスタのスレッショルド電圧及びその他の特性を
変化させることにより拡大されたプロセス制御及びデバ
イスパラメータを劣化する。高性能トランジスタ構造に
対するこれらのトレードオフを克服するために、改善さ
れた製造方法が要求される。
【０００７】深いソース−ドレイン接合領域及び高融点
金属シリサイド接点の形成に係わる問題を解決するため
の努力の中で、エレベーテッドソース−ドレイン接合ト
ランジスタとして知られるデバイスがこれまでに開発さ
れている。エレベーテッドトランジスタは、そのデバイ
スの半導体基板（又は井戸）内のドープソース−ドレイ
ン半導体領域と、その半導体基板表面上かつそのドープ
ソース−ドレイン接合領域の直ぐ上に配置されたエレベ
ーテッドドープソース−ドレイン半導体領域とを含む。
このエレベーテッドソース−ドレイン構造は、上に論じ
た深いソース−ドレイン接合領域及び表面高融点金属シ
リサイド接続に関連した問題を小さくする。しかし、残
念ながら、エレベーテッドソース−ドレイントランジス
タを構成するための技術的に周知のこの方法論は、多数
のトレードオフを発生している。これらのトレードオフ
は、製造上の複雑性及びデバイスの動作性の数々の制限
を持たらす。特に、エレベーテッドソース−ドレイント
ランジスタの製造に実施される熱アニーリングプロセス
は、これらのトレードオフのあるものに適合するために
正確に制御されなければならない。これらのアニーリン
グプロセスを制御するのに失敗すると、その結果、動作
不能デバイス或は要求された又は指定されたパラメータ
と異なるパラメータを持つデバイスを生じる。
【０００８】ＶＬＳＩ及びＵＬＳＩの形成における更に
他の関係事項としては、互いに局部になるデバイスを相
互接続するために使用される方法が、すでにいくつかあ
る。１つの現行の方法は、多数のステップを必要としか
つ過剰な不反応材料を浪費することにより非効率に陥っ
ている。代替の周知の方法は、高電気抵抗を持つ高融点
金属窒化物のような相互接続材料を利用するが、この高
抵抗が全体回路速度を低下しかつ相互接続線の延びるこ
とのできる距離を制限する理由から、問題が多い。これ
らの方法は、プロセス再現性問題を起こすおそれのある
複雑な製造技術に依存している。
【０００９】局部相互接続プロセスを完成するために、
しばしば、多くのプロセッシングステップが必要とされ
る。第１型式の相互接続方式は、トランジスタのソース
−ドレイン領域及びゲート領域上に高融点金属シリサイ
ド接点を形成することを含むと共に、他方、トランジス
タの活性面域の寸法を超えて延長するいかなる（窒素と
反応又は不反応性いずれかの）過剰材料も廃棄する、そ
れゆえ、浪費する。その後、レベル間誘電体が堆積さ
れ、かつこの中に金属接点孔が、標準ホトリソグラフィ
ー又はエッングプロセスを使用して、形成される。最後
に、金属層が堆積され、これによって、この頂部金属層
と先に形成された高融点金属シリサイド領域との間に接
点を形成する。第２型式の相互接続方式は、トランジス
タ上に高融点金属シリサイド接点を形成し、及びこの高
融点金属シリサイド形成中にフィールド絶縁領域上に形
成されかつこのトランジスタの活性寸法を超えて延長す
る金属窒化物材料のいくつかの選択部分を保存すること
を含む。これらの選択部分は、通常は、高融点金属窒化
物で作られており、局部相互接続として使用されるが、
しかしながら、これらの部分は、そのトランジスタのゲ
ート領域及びソース−ドレイン領域上にシリサイド接点
を有するのでその半導体と反応していないという理由か
ら、高電気抵抗を有する。この高電気抵抗は、特にサブ
ミクロン技術においては、この型式の局部相互接続の実
用長と効率を酷しく制限する。
【００１０】
【発明が解決しようとする課題】したがって、上に識別
されたトレードオフ及び問題を最適化しかつこれらに適
合する高性能ＩＧＦＥＴの構成及び相互接続を含む方法
と構成に対する要望が起こっている。
【００１１】
【課題を解決するための手段】本発明によれば、高性能
ＩＧＦＥＴの構成と相互接続に係わる方法及び構造が提
供され、これらは先行技術の方法論及び構造に関連した
欠点と問題を除去又は減少する。
【００１２】本発明は、半導体領域近くに絶縁層を形成
するステップを有するトランジスタの形成方法を含む。
第１、第２導体領域を含むスタックゲート導体領域は、
この絶縁層近くかつその半導体領域と反対側に形成され
る。更に、打込みソース−ドレイン接合領域が、第１ゲ
ート電極領域及び半導体領域内にドーパントを同時に打
ち込むことによって形成される。
【００１３】本発明に関連した方法論及び構造は、多数
の技術的利点を持たらす。本発明の第１の技術的利点
は、ｐチャネル又はｎチャネルトランジスタ製造プロセ
スのいずれとも成立するその適合性である。更に、軽度
ドープドレイン（以下、ＬＤＤと呼ぶ）トランジスタ構
造及びプロセスとの適合性が技術的利点として存在す
る。本発明の更に他の技術的利点は、トランジスタゲー
ト領域とソース−ドレイン接合領域とを同時にかつ最適
化ドープする一方、浅いソース−ドレイン接合領域と有
効ドープゲート電極の形成に関連したトレードオフに適
合可能にするプロセスである。本発明の更に他の技術的
利点は、エレベーテッドソース−ドレイントランジスタ
構造に対するオプションの提供である。このエレベーテ
ッド構造は、ソース−ドレイン接合領域の制御された浅
い有効電気的深さ、低減突き抜けリーケージ及び低減Ｄ
ＩＢＬデバイス性能劣化作用を生じ、及びトランジスタ
のソース−ドレイン接合領域の有効電気的深さを劣化す
ることなく、かつソース−ドレイン接合リーケージ密度
をエンハンスすることなく厚い反応高融点金属半導体表
面分路を可能とする。本発明の更に他の技術的利点は、
トランジスタ構造とその近旁並びに遠隔のデバイスとの
間の高導電率相互接続の形成である。
【００１４】本発明及びその更に他の利点の一層完全な
理解のために、付図を参照して次の詳細な説明を行う。
【００１５】
【実施例】図１は、全体的に１０で指示された先行技術
のエレベーテッドソース−ドレイントランジスタ（ＩＧ
ＦＥＴ）の横断面図である。トランジスタ１０は、半導
体基板１２上又は半導体基板内に形成されたドープ井戸
領域上に形成される。ここで行われる全ての説明はｐ形
井戸内に形成されたｎチャネルＩＧＦＥＴについてであ
るが、しかしながら、ｐチャネルＩＧＦＥＴに対する構
造及び製造フローも、反対ドーパント型式又は極性を除
き、ｎチャネルデバイスのそれと類似である。ｐチャネ
ル−ストップ領域１４及びフィールド絶縁領域１６は、
基板１２内に形成され、これによって、これら両領域間
に堀（すなわち、活性デバイス）領域１８を規定する。
堀領域１８は、活性トランジスタデバイスが形成される
所の面域を規定する。ゲート導体２０が、堀領域１８上
に形成され、かつ薄いゲート絶縁体２２によって半導体
基板１２から分離され、これによって、これらの間にゲ
ート導体−絶縁体界面２１を規定する。ゲート導体２０
は、厚さ３，０００から５，０００Åの程度のドープポ
リシリコンである。このポリシリコンは、化学気相蒸着
（以下、ＣＶＤと呼ぶ）によって形成される。ゲート導
体２０の形成後、ＬＤＤ領域２４が、ゲート導体２０と
フィールド絶縁領域１６との間の半導体基板１２をドー
プするイオン打込みステップによって、形成される。
【００１６】側壁絶縁スペーサ２６は、ゲート導体２０
近くに形成される。標準ＬＤＤプロセスの場合は、重度
ドープソース−ドレイン接合領域２８が、フィールド絶
縁領域１６と側壁絶縁スペーサ２６との間の半導体基板
１２内に打ち込まれる。エレベーテッドソース−ドレイ
ン接合領域３０は、重度ドープソース−ドレイン接合領
域２８に重畳する半導体基板１２表面上に形成される。
したがって、ＬＤＤソース−ドレイン接合領域２４と重
度ドープソース−ドレイン接合領域２８の組合わせが、
トランジスタ１０に対する打込みソース−ドレイン接合
領域を形成しかつ“電気的接合深さ”を規定する。
【００１７】チタンがシリコンと行うような高融点金属
の熱反応から生じるシリサイドを典型的に含む高融点金
属シリサイド接点３２及び３４が、エレベーテッドソー
ス−ドレイン接合領域３０及びゲート導体２０上に、そ
れぞれ、形成される。これらのシリサイド接点は、窒
素、アンモニア、又は不活性ガス内のアニーリングに基
づく自己整合シリサイド（ＳＡＬＩＣＤＥとも呼ばれ
る）プロセスとして知られるプロセスによって形成され
る。高融点金属シリサイド接点３２及び３４の形成に使
用されたアニーリングプロセスの結果として、フィール
ド絶縁領域１６上に過剰セグメント３５が形成する。典
型的に、過剰セグメント３５は、不反応チタン又は（も
しチタンが初期高融点金属として使用されるならば）反
応窒化チタンのいずれか、又はこれら２つの金属の組合
わせを含む。
【００１８】先行技術のエレベーテッドソース−ドレイ
ントランジスタ１０は、その形成に必要なトレードオフ
を、これまでのところ、含んでいる。特に、デバイスを
構成するに当たり調停しなくてはならない主要な２つの
競合する利害関係が、トランジスタ１０の形成に当たり
存在する。これら２つの主要な利害関係は、(1) 打込み
ソース−ドレイン接合領域２４及び２８の深さを可能な
限り浅く維持すること、及び(2) 導体−絶縁体界面２１
近くでゲート導体２０を充分にドープすること、であ
る。各目標を達成するための必要性、及びこれらの目標
を調停するに当たり出会うトレードオフについて、下に
論じる。
【００１９】技術的に周知のように、適当な仕事関係を
有する導電材料がゲート導体２０に、好適には、利用さ
れる。しかしながら、ゲート絶縁体２２と接触する金属
ゲート２０を有することによって生じるであろう応力及
び汚損問題に起因してデバイス信頼性及び摩耗特性がか
なり劣化するおそれがあるという理由から、金属材料は
ゲート導体２０にとって特に不適当であることが知られ
ている。或る応用においては、仕事関数及びデバイスス
レッショルド電圧上の構想から、高融点金属、金属窒化
物又は金属シリサイドがゲート絶縁体２２と直接接触す
るゲート導体２０として使用されるが、しかしながら、
この選択は、通常、追加のプロセスの複雑性を生じる。
したがって、充分高い電気抵抗を持つようにドープされ
たポリシリコンが、ゲート導体２０に適当な材料とし
て、これまで、充分に認められている。しかしながら、
ドープポリシリコンの使用から起こる問題は、ゲート導
体−絶縁体界面２１近くを充分に重度ドープすると同時
に全てのプロセッシングトレードオフを満たす特に必要
性と強調の下に、全ゲート導体２０を充分にドープする
ことの困難性にあった。この界面は、周知でありかつポ
リシリコン−シリコン酸化物系については充分に特性解
明されており、かつデバイス性能はゲート界面２１近く
のゲート導体２０の一貫したドーピングの充分性に直接
関係する。ポリシリコンゲート導電率は、高融点金属又
はシリサイド重畳層でゲート電極を分路することによっ
て、効果的に増大される。
【００２０】界面２１近くのドーパントの高濃度及び均
一分布を有する、充分にドープされたゲート導体２０の
形成は、２つの方法のうちの１つによって、これまで達
成されてきた。第１の方法では、ゲート導体２０が、打
込みソース−ドレイン接合領域２４及び２８の形成から
分離された時間に予堆積炉内で堆積される。第２の方法
では、ゲート導体２０及び打込みソース−ドレイン接合
領域２４，２８が、イオン打込み及び続くその後の高温
アニールプロセスによって同時にドープされる。これら
のプロセスの各々の方法論及び各々に関連した問題を、
下に論じる。強調しなくてはならないのは、ポリシリコ
ンゲート−絶縁体界面２１の不充分及び（又は）不均一
なドーピングは、デバイス性能及びスレッショルド電圧
劣化を生じるおそれがあるということである。
【００２１】分離時間におけるゲート導体２０のドーピ
ング及び打込みソース−ドレイン接合領域２４，２８の
形成は、２つの方法のうちの１つで完成される。より普
通の方法は、３つのステップでゲート導体２０を構成す
る。第１ステップで、不ドープ半導体層が絶縁層頂上に
形成され、後者は、半導体基板１２上に形成される。第
２ステップで、不ドープ層がそのデバイスを炉内に置く
ことによってドープされ、この不ドープ半導体層を拡散
ドーピングする。第３ステップで、ポリシリコン層がパ
ターン化されてゲート絶縁体２２に重畳するゲート導体
２０を形成する。その後、打込みソース−ドレイン接合
領域２４及び２８が、周知の打込み技術によって形成さ
れる。打込みソース−ドレイン接合領域２４及び２８か
ら分離しているドープゲート導体２０を形成する第２の
かつ余り一般的でない方法は、ゲート導体層をこの層が
形成される際にインサイトドーピングすることによって
完成される。その後、この層がパターン化されてゲート
絶縁体２２上にドープゲート導体２０を残す。この場合
も、打込みソース−ドレイン接合領域２４及び２８が、
次いで、周知の打込み及びスペーサ形成技術によって形
成される。
【００２２】インサイトドープポリシリコン堆積プロセ
スは、まだ、打込みドープ又は拡散ドープポリシリコン
導体形成プロセス程には充分に制御及び最適化されては
いない。更に、インサイトドーピングの高レベルに関連
したプロセス困難性に起因する問題が起こる。インサイ
トドーピングは、重要な堆積運動力学パラメータ及びポ
リシリコン層物理パラメータに影響するおそれがある。
更に、インサイトドープポリシリコン堆積プロセスは、
有機ドーパント源ガスに起因して堆積薄膜中に比較的高
レベルの炭素を含有させる。
【００２３】打込みソース−ドレイン接合領域２４及び
２８からの分離プロセスステップにおいてのポリシリコ
ンゲート導体２０のドーピングの上に論じた２つの方法
の各々は、これらに関連した劣勢反面を持つ。特に、こ
れらの分離ドーピングステップは、そのデバイス製造に
関連した時間消費と製造コストを増大する追加のプロセ
ッシングステップを必然的に要求する。更に、続くその
後の打込みソース−ドレイン接合領域２４及び２８の形
成は、ドーパント活性化のための追加の熱アニーリング
ステップを必要とし、このステップが、ゲート導体２０
の形成前にトランジスタチャネル内にすでに打ち込まれ
ているドーパントを駆動又は再分布する。これらのドー
パントは、デバイスのスレッショルド電圧を調整しかつ
ＤＩＢＬ作用と突き抜けリーケージを防止するために、
典型的にイオン打込みによってチャネル内に配置され
る。そのチャネル内のいかなるその後のこのドーパント
の再分布又は深さ変更も、このデバイス特性に好ましく
ない作用を起こす。このドーパント再分布作用は、不ド
ープポリシリコン層の堆積の後に炉内ドーピングによっ
て行われるときには、ことさら増大する。この増大は、
その追加熱処理ステップに起因する。
【００２４】上述のように、ゲート導体２０及び打込み
ソース−ドレイン接合領域２４，２８は、同じドーパン
トイオン打込みを使用して同時にドープされる。このプ
ロセスは、典型的に、半導体基板１２表面上に形成され
た絶縁ゲート誘電体層の上に不ドープポリシリコン層を
堆積することを含む。その後、マイクロリソグラフィー
及びプラズマエッチを含む標準集積回路製造プロセスが
実現されて、ゲート絶縁体２２上にゲート導体２０をパ
ターン化する。続いてその後、ヒ素、リン、又はホウ素
のような適当なドーパント（通常、ｎチャネルデバイス
用にはｎ形ドーパント、及びｐチャネルデバイス用には
ｐ形ドーパント）が、ゲート導体２０及び半導体基板１
２の露出面域をドープするのに利用され、これによっ
て、ゲート導体２０をドープするのと同時にイオン打込
みソース−ドレイン接合領域２４及び２８を形成する。
イオン打込みステップに続き、熱アニーリングステップ
が行われてゲート導体２０を均一にドープし、かつま
た、ソース−ドレイン接合領域２４及び２８内のドーパ
ント原子を活性化する。
【００２５】ゲート導体２０及び打込みソース−ドレイ
ン接合領域２４及び２８を同時にドープする方法は、多
数の欠点と酷しいトレードオフを伴う。技術的に周知の
ように、打込みソース−ドレイン接合領域２４および２
８の深さを最小化することが好ましい。これらの領域に
対する接合深さを浅く維持するために、正しく充分に低
い打込みエネルギー、普通、１０から５０ｋｅＶの程度
のエネルギーが、先端サブミクロン技術に必要である。
これらの低エネルギーは、ドーパントを浅いレベルに打
ち込むが、しかしながら、このレベルは、ドーパントが
界面２１近くにあることを必要とする領域へゲート導体
２０の深さを通してこれらのドーパントを駆動するに
は、通常、充分ではない。更に、充分に低エネルギーの
ドーパントイオン打込みは、打込みドーパントプロフィ
ルの尾部がゲート誘電体及びデバイスチャネル領域内に
浸透するのを防止する。この結果、続くその後の高温ア
ニーリングステップが、ソース−ドレイン接合領域２４
及び２８内の先に打ち込まれたドーパントを活性化し、
かつゲート導体２０全体を通してドーパント原子を均一
に分布するために、必要である。しかしながら、このア
ニーリング温度が所定の上側スレッショルドを超えない
ように又はデバイス性能劣化がないように、このアニー
リングプロセスを慎重に制御しなければならない。更
に、長いアニール時間期間はこれらのドーパントをその
デバイス内に余りに深く移動させ、これによって深い打
込みソース−ドレイン接合領域２４及び（又は）２８を
形成し、かつドーパントをゲート電極−誘電体界面２１
を通してデバイスチャネル内に駆動する可能性があり、
これらの両方がこのＩＧＦＥＴデバイスの最終電気特性
に好ましくない影響を与えるであろうという理由から、
このアニールの時間期間を制御しなければならない。し
たがって、ゲート導体２０、及びソース−ドレイン接合
領域２４及び２８を同時にドープする方法は、低エネル
ギーイオン打込み、これに続く最適温度及び所用時間の
アニーリングプロセスを含む、充分に制御されたかつ平
衡のとれたプロセスを、外見上、必要とする。
【００２６】しかしながら、反対構想が、低打込みエネ
ルギー、打込み後アニールに対する温度及び時間期間の
必要を否認する。ゲート導体２０全体を通して界面２１
に向けてドーパントを有効にかつ均一に分布するため
に、デバイスの打込み後アニールは、これらのドーパン
トを一様に分布するのに充分に強くなければならない。
上述のように、このようにすることを失敗すると、低下
相互コンダクタンス又は低下利得を含む低デバイス性能
を持たらす。更に、ゲート導体２０の厚さ（普通、３，
０００〜５，０００Å）は、特に、比較低イオン打込み
エネルギーが使用される場合、打込みドーパントを界面
２１近くの面域へ駆動するために長い熱処理を必然的に
要求する。したがって、ゲート導体２０の形成は高い打
込みエネルギー、高いアニーリング温度及び長い時間期
間を好ましいとし、他方、打込みソース−ドレイン接合
領域２４及び２８の形成は低い打込みエネルギー並びに
低いアニーリング温素と短い時間期間を要求するという
理由から、ゲート導体２０、及び打込みソース−ドレイ
ン接合領域２４，２８が同時にドープされるとき酷しい
トレードオフに出会うことが、判かる。更にまた言及し
なくてはならないのは、均一ゲートドーピングは高打込
みエネルギー及び打込み後強アニールを好ましいとする
けれども、これらのプロセスパラメータは、高過ぎてド
ーパントのゲート絶縁体２２及びデバイスチャネルへの
浸透を起こすようであってはならないということであ
る。
【００２７】上に加えて、図１のエレベーテッドソース
−ドレイントランジスタ１０に係わる追加構想が、なお
また、過剰セグメント３５について行われる。特に、過
剰セグメント３５は、普通、反応高融点金属シリサイド
接点３２および３４と同時に形成される。これらの領域
は、チタン又はタングステンのような薄い高融点金属の
スパッタ堆積及び続くその後の窒素又はアンモニア雰囲
気中でのアニーリングステップの結果として形成され
る。この高融点金属チタンは、エレベーテッドソース−
ドレイン接合領域３０及びゲート導体２０の半導体材料
と反応し、これによって、高融点金属シリサイド接点３
２及び３４用の導電反応シリサイド領域を、それぞれ、
形成する。過剰セグメント３５は、不反応チタン又は不
反応窒化チタンのいずれかの部分である。これらのセグ
メントは、堆積チタンと窒素又はアンモニア雰囲気との
間の反応に起因して絶縁層上に形成する。このプロセス
は、自己整合シリサイド又は“ＳＡＬＩＳＡＩＤＥ”と
称せられる。
【００２８】先行技術は、２つの方法のうちの１つで過
剰セグメント３５を処理してきた。第１の方法では、過
剰セグメント３５（並び側壁絶縁体スペーサ２６上に残
された、図１には示されていない、過剰金属又は金属窒
化物の耳）が全面的に除去され、かつ続くその後のメタ
ライゼーションプロセスが、高融点金属シリサイド接点
３２及び３４への必要な接続を作る（かつ回路全体の相
互接続を配設する）のに使用される。特に、過剰セグメ
ント３５（及び側壁耳）が除去された後、レベル間誘電
体層がトランジスタ１０上に形成され、かつ接点孔がこ
の誘電体層内に作られる。その後、金属層がこのレベル
間誘電体層上に形成され、金属接点がこれらの接点孔を
通して作られ、これによって、トランジスタ１０への接
続を作る。過剰セグメント３５を処理する第２の方法
は、フィールド絶縁領域１６上のかつ延長ソース−ドレ
イン接点及びゲート接点として動作可能の窒化チタン層
の使用に基づく。シリサイド形成アニーリングプロセス
の後、どの絶縁領域上の窒化チタンもパターン化されか
つエッチされ、及び残されたパターン化部分が局部相互
接続として採用される。高融点金属窒化物に基づくこれ
らの局部相互接続は、低導電率を有し、したがって、デ
バイス相互接続遅延を起こすとがあり、短距離（例え
ば、１μｍ技術においては２０μｍ未満）に亘る相互接
続に実用可能であるに過ぎない。これらの“ＳＡＬＩＣ
ＩＤＥ”技術の潜在的制限は、金属シリサイド及び絶縁
酸化層を除去することなく過剰高融点金属窒化物を除去
することのできる高選択性ドライエッチングの必要性で
ある。これらのエッチプロセスは、通常、現像するのが
困難である。
【００２９】上述に照らして、トランジスタ１０を構成
しかつこれを相互接続する先行技術に周知の方法論は、
多数のトレードオフを生じることは、明らかである。更
に、最適デバイスを提供するためには、潜在的プロセス
複雑性及びデバイス性能制限を慎重に検査しなければな
らない。しかしながら、本発明は、ゲート導体及び打込
みソース−ドレイン接合領域の同時最適ドープすると共
に、他方上述の全てのトレードオフ及び構想に適合する
ことを可能にする新規なデバイス製造プロセスフロー及
び構成を提供する。特に、本発明は、上述のトレードオ
フに適合し、ドーパントがゲート導体−絶縁体界面近く
に充分にかつ均一に駆動され、かつ浅い打込みソース−
ドレイン接合領域を維持することを可能とする。更に、
効率的かつ多々利点を有する相互接続方法及び製造プロ
セスフローが提供される。
【００３０】本発明の好適実施例は、図１〜図１９に示
されており、これらの図を通して同様な符号は、同様か
つ対応する部品を指示するのに使用される。
【００３１】図２は、本発明により構成されたかつ全体
的に３６で指示されたトランジスタ構造の横断面図であ
る。トランジスタ構造３６（全ての説明はｎチャネルＩ
ＧＦＥＴに対してである）は、ｐチャネルストップ領域
４０及びその上に形成されたフィールド絶縁領域４２を
有する半導体基板３８を含む。半導体基板３８は、１つ
の基板を含むか、又はこの代わりに、半導体基板内に形
成されたドープ半導体井戸（ｎチャネルデバイスの場合
ｐ形井戸及びｐチャネルデバイスの場合ｎ形井戸）であ
ってもよい。半導体基板３８（又は関連したドープ井
戸）は、好適には、シリコンであり、かつ説明目的上、
ｐ形シリコンである。注意しなくてはならないのは、本
発明の実施例はｎチャネルトランジスタを説明するが、
本発明は、ドーパント型式又は極性を反対にしたときｐ
チャネルデバイスに適用可能であることである。
【００３２】領域４０及び４２は、一般に、ホトリソグ
ラフィープロセスで以て構成されて、活性デバイスがそ
の後構成される所の堀領域４４を規定する。ｐチャネル
ストップ領域４０及びフィールド絶縁領域４２は、デバ
イス対デバイスアイソレーションを、向上するために利
用される周知のプロセスにより形成される。特に、フィ
ールド絶縁領域４２は、いわゆる、シリコン局部酸化
（以下、ＬＯＣＯＳと呼ぶ）プロセス又はポリバッファ
ＬＯＣＯＳ（以下、ＰＢＬと呼ぶ）プロセスによって形
成される。比例縮小絶縁かつ堀領域４２及び４４を形成
するために従来のＬＯＣＯＳ又はＰＢＬの代わりに他の
プロセッシング技術も、使用される。犠牲絶縁層４６
が、半導体基板３８表面上かつフィールド絶縁領域４２
間に熱酸化のようなプロセスによって形成される。犠牲
絶縁層４６は、好適には、厚さ２００〜４００Åの程度
の成長酸化層である。スレッショルド電圧調整又は突き
抜け防止イオン打込みなどのような、いかなる追加の打
込みも、犠牲絶縁層４６の形成後に堀領域４９内に遂行
される。犠牲絶縁層４６の成長は、アイソレーションプ
ロセスフローに起因するいかなる残留表面損傷をも除去
するように助援する。
【００３３】図３は、下側ゲート領域５０、中間ゲート
エッチ−ストップ層５２、及び処分可能上側ゲート領域
５４を含む初期多層ゲート電極スタックの形成に続くト
ランジスタ構造の横断面図である。図２に示された犠牲
層４６は、ウエット又は無損傷ドライ等方性エッチによ
って除去される。ゲート絶縁層４８は、フィールド絶縁
領域４２間の半導体基板３８表面に形成される。ゲート
絶縁層４８は、トランジスタ構造３６に対するゲート誘
電体として動作する。ゲート絶縁層４８は、好適には、
厚さ１００Å程度の熱成長酸化層である。窒化シリコン
又は窒化酸化物のような他のゲート誘電体材料もまた、
使用される。ゲート絶縁層４８は、構造上、好適には非
晶質であるが、しかしまた、（もしＣａＦ2 又はサファ
イヤのようなエピタキシャル絶縁体が使用されるなら
ば）単結晶でもよい。
【００３４】下側ゲート領域５０、中間ゲートエッチ−
ストップ層５２、及び処分可能上側ゲート領域５４を含
む三層ゲートスタック構造は、ゲート絶縁層４８上に形
成される。好適には、このゲート構造は、次のように形
成される。ポリシリコン、非晶質シリコン、シリコン−
ゲルマニウム合金、又はゲルマニウムのような薄い半導
体層が、１，０００Å程度の厚さに堆積される。この薄
い半導体層は、それ自身とゲート絶縁層４８との間にゲ
ート導体−絶縁体界面５１を規定する。厚さ１０〜１０
０Å程度の酸化シリコンのような薄いエッチストップ層
が、熱酸化又はＣＶＤによってこの薄い半導体層上に形
成される。最終的に、ポリシリコン、非晶質シリコン、
シリコン−ゲルマニウム合金、又はゲルマニウムのいず
れかを含む半導体層のような、厚い材料層が、この薄い
絶縁層の上に４，０００Å低の厚さに堆積される。処分
可能上側ゲート領域は、適当な絶縁体のような他の材料
であってもよい。しかしながら、半導体材料が、好適な
選択である。
【００３５】この三層構造は、周知のホトリソグラフィ
ー及びプイズマエッチプロセスによってパターン化さ
れ、これによって、図３に示される構造を生じる。この
エッチングステップは、好適には、シリコン対酸化物選
択率が、通常、４０対１より大きい異方性プラスマエッ
チ（例えば、反応性イオンエッチすなわちＲＩＥ、マグ
ネトロン−イオンエッチすなわちＭＩＥ、又は電子サイ
クロトロン（ＥＣＲ）プラズマエッチ）によって達成さ
れる。この高選択率は、ゲート絶縁層４８を通して完全
にエッチすることなくこのゲートスタック内の下側半導
体層５０を適正にエッチするために、選択される。した
がって、このエッチ選択率及びオバーエッチ時間は、ゲ
ート絶縁層４８を通しての浸透を防止するために、適正
に制御されなければならない。薄いエッチストップ層５
２は、処分可能上側ゲート層５４を通してのエッチング
の後に代替インサイトエッチプロセスを使用することに
よって除去されることもできる。ゲート規定用三ステッ
プエッチ（好適にはインサイト）順序中の第２ステップ
は、半導体層５４及び５０上のいかなる線幅損失又はア
ンダカットを起こすことなく、エッチストップ層５２を
通して効果的にエッチする。
【００３６】先に述べたように、注意しなくてはならな
いことは、これらの薄い及び厚い半導体層は、代替半導
体材料を含むこともできるということである。このよう
な材料としては、限定的にではなく、シリコン−ゲルマ
ニウム、多結晶ゲルマニウム、多結晶シリコン−ゲルマ
ニウム合金、及び非晶質ゲルマニウムがある。更にまた
注意しなくてはならないことは、上述の層の全て３つの
堆積は、好適には、インサイトプロセスによって達成さ
れる、すなわち、全て３つの層は、その上側半導体層と
その下側半導体層との間の薄いエッチ−ストップ酸化層
を形成するために、プロセス室からウエハを取り出すこ
とを要せず同じプロセス装置内でインサイト多重ステッ
プによって形成されるということである。処分可能上側
ゲート層５４は、シリコンに代わる他の材料であっても
よい。他の選択は、リン化ケイ酸ガラス（ＰＳＧ）、ホ
ウ化ケイ酸ガラス（ＢＳＧ）、及びホウリン化ケイ酸ガ
ラス（ＢＰＳＧ）並びに窒化シリコンのようなドープＣ
ＶＤ酸化物層を含む。エッチ−ストップ層５２は、酸化
シリコン以外のエッチ阻止材料を含んでもよい。
【００３７】図４は、チャネル領域５３を規定する第１
側壁スペーサ５６及びＬＤＤソース−ドレイン接合領域
５８の形成に続くトランジスタ構造３６の横断面図であ
る。側壁スペーサ５６は、２つの好適方法のうちの１つ
によってゲート領域５０、層５２、及び層５４の側壁上
に形成された酸化シリコン又は窒化シリコンのような絶
縁材料である。第１の方法では、酸化層が３０から２０
０Åの厚さにこれらの側壁上に熱的に成長させられる。
代替的に、酸化層又は窒化層が、低圧ＣＶＤ（以下、Ｌ
ＰＣＶＤと呼ぶ）とこれに続く短い反応性イオンエッチ
（以下、ＲＩＥと呼ぶ）サイクルを使用して堆積されて
もよい。いずれのプロセスも、図４に示されたような絶
縁側壁スペーサ５６を生じる。酸化物又は窒化物側壁ス
ペーサ５６は、好適には、構造上非晶質である。
【００３８】ＬＤＤソース−ドレイン接合領域５８は、
イオン打込みプロセスによって形成される。このＬＤＤ
打込みドーズは、デバイス利得を著しく劣化することな
く、このデバイス信頼性及び向上降伏電圧性能に対して
最適化される。特に、ドーズは、典型的には、５×１０
12／cm2 から１×１０14／cm2 の程度、好適には５×１
０13／cm2 である。打込み用のイオンエネルギーは、１
５から２５ｋｅＶである。この実施例のｎチャネルトラ
ンジスタにおいては、普通のドーパントは、ヒ素、リ
ン、又はアンチモンである。注意しなくてはならないの
は、ゲート電極に対する所望の仕事関数及びデバイスス
レッショルド電圧を維持するために、ｎ形ドーパント
は、好適には、ｎチャネルポリシリコンゲートデバイス
に対して使用されるということである。この選択は、更
に、このトランジスタが、高ドーズスレッショルド調整
チャネルイオン打込みを必要とすることなく、埋込みチ
ャネルデバイスではなく表面チャネルデバイスとして動
作することを、保証する。ＬＤＤソース−ドレイン接合
領域５８は本発明によって提供される好適オプションで
あるが、しかしながら、本発明下のトランジスタに含ま
れる必要があるわけではない。したがって、本発明は、
代替的に、従来デバイスのソース−ドレインプロセスで
以て構成されることもできる。この場合、ＬＤＤイオン
打込みに続くＬＤＤ接合５８の活性化のための高温アニ
ーリングプロセスは、必要でない。
【００３９】図５は、第２側壁スペーサ６０の形成に続
くトランジスタ構造３６を示す。第２側壁スペーサ６０
は、厚さ５００から２，５００Å、好適には、１，５０
０Åに絶縁層を堆積及びエッチすることによって、形成
される。好適には、この堆積絶縁層は、ＬＰＣＶＤプロ
セスによって堆積された窒化シリコン又は酸化シリコン
である。その後、ＲＩＥが遂行されてこの窒化シリコン
又は酸化シリコンを平坦表面から除去し、これによっ
て、図に示されたように、第２側壁スペーサ６０を残
す。もし絶縁スペーサ６０を形成するために窒化シリコ
ンが使用されるならば、１０対１より大きい窒化物対酸
化選択率がこのＲＩＥに使用され、これによって、ゲー
ト絶縁層４８を除去することなく、平坦表面からの窒化
物の完全な除去を可能とする（このゲート誘電体には酸
化シリコンが使用されると仮定する）。ＬＤＤソース−
ドレイン接合領域５８を追って露出するゲート絶縁層４
８を通してエッチすることなく、この窒化シリコン層を
適正にかつ異方性エッチするために、このエッチ選択率
及びＲＩＥオバーエッチ時間を正確に制御しなければな
らない。第２側壁スペーサ６０は、好適には、構造上非
晶質である。
【００４０】図６は、先に存在する処分可能上側ゲート
領域５４の完全選択的除去に続くトランジスタ構造３６
を示す。第２側壁スペーサ６０の形成の後、１００対１
程度の高シリコン対酸化物及び（又は）シリコン対窒化
物選択率を有する等方性エッチが、遂行される。このエ
ッチングプロセスは、処分可能上側ゲート領域５４（図
５参照）を除去する。このエッチは、中間ゲートエッチ
ストップ層５２上で停止し、かつ側壁スペーサ５６間か
つ中間ゲートエッチストップ層５２上のゲートトレンチ
面域６２を規定する。
【００４１】図７は、重度ドープ浅いソース−ドレイン
接合領域６４の形成に続くトランジスタ構造３６の横断
面図である。イオン打込みステップは、最適ドーズ及び
エネルギーにおいて遂行され、これが重度ドープソース
−ドレイン接合領域６４を形成すると同時に下側ゲート
領域５０をドープする。ここでもまた、ｎチャネルトラ
ンジスタのドーパントの普通例は、ヒ素、リン又はアン
チモンである。打込みは、ドーパントのチャネル領域５
０への浸透を防止するために、１０から１００ｋｅＶの
程度、好適には、２０ｋｅＶの低エネルギーレベルにお
いて遂行される。この打込みステップにおけるイオンド
ーズは、１×１０15／ｃｍ2 から５×１０16／ｃｍ2 の
程度、好適には、５×１０15／ｃｍ2 である。エッチス
トップ層５２は、この打込みプロセスが完了するまで、
ゲートトレンチ面域６２に残される。
【００４２】この打込みに続き、高速熱アニーリング
（以下、ＲＴＡと呼ぶ）又は炉アニーリングプロセスが
遂行される。ＲＴＡ又は炉アニーリングは、ドーパント
を薄い下側ゲート領域５０内に再分布し、かつＬＤＤソ
ース−ドレイン接合領域５８及び重度ドープソース−ド
レイン接合領域６４内のドーパント原子を活性化する。
ＲＴＡプロセスは、好適には、３０秒間１，０００℃で
遂行される。炉アニーリングは、（ＲＴＡの代わりに）
例えば、１時間９００℃で使用される。注意しなければ
ならないのは、下側ゲート領域５０の厚さ（１，０００
Åの程度）は、制御温度と所用時間を有する低ないし中
アニーリングステップの使用で以て、ゲート−絶縁対界
面５１近くのドーパントの均一かつ高濃度の分布を可能
とするということである。したがって、同時ドーピング
及びその後の熱アニールステップは、ゲート−絶縁体界
面５１及びＬＤＤソース−ドレイン接合領域５８近くに
おいて、下側ゲート領域５０内にシリコンゲートドーパ
ントを適正に分布することを可能とし、並びに、顕著な
接合ドーパントの再分布を伴うことなく、ソース−ドレ
イン接合領域６４を充分に活性可することを可能とす
る。この結果、先に論じた、厚いポリシリコンゲートの
有効ドーピングのための過剰アニーリング温度、所用時
間、及び打込みエネルギーを要求する先行技術の問題
は、薄い下側ゲート領域５０を利用することによって、
除去される。
【００４３】異方性（又は定時等方性）酸化物エッチが
遂行され、これがゲート絶縁層４８（図６参照）の露出
部分を除去する。プラズマ酸化物エッチが、更に、ゲー
トトレンチ面域６２内の中間ゲートエッチストップ層５
２を除去する。
【００４４】図８は、エレベーテッドソース−ドレイン
接合領域６６及び永久上側ゲート半導体領域６８の形成
後のトランジスタ構造３６の横断面図である。選択半導
体成長（以下、ＳＳＧと呼ぶ）プロセスが、好適には、
使用されて、重度ドープソース−ドレイン接合領域６４
に重畳するエレベーテッドソース−ドレイン接合領域６
６を形成する。このＳＳＧプロセスは、これと同時に、
ゲートトレンチ面域６２内に永久上側ゲート半導体領域
６８の形成を起こさせる。このＳＳＧプロセスは、選択
的シリコン堆積のためＳｉＨ2 Ｃｌ2 （ＤＣＳ）とＨＣ
ｌ及びＨ2 との反応のような選択的堆積プロセス化学を
使用するエピタキシャル半導体成長で遂行される。この
ＳＳＧプロセスの結果、不ドープシリコン、不ドープゲ
ルマニウム、又は不ドープシリコン−ゲルマニウム合金
の自己整合選択的堆積を生じ、これによって、エレベー
テッドソース−ドレイン接合領域６６及び永久上側ゲー
ト領域６８を形成する。エレベーテッドソース−ドレイ
ン接合領域６６及び永久上側ゲート領域６８は、厚さ
４，０００Åの程度に形成される。現行の例において
は、領域６６及び６８の下敷材料もシリコンである理由
から、シリコンが選択的に成長させられる半導体材料で
ある。しかしながら、云うまでもなく、代替半導体材
料、例えば、ゲルマニウム、又はシリコン−ゲルマニウ
ム合金も、シリコン基板又は下敷半導体材料の代替型式
に従って、成長させられる。
【００４５】注意しなくてはならないのは、このＳＳＧ
プロセスによって堆積された半導体層の品質は、デバイ
ス性能に影響する厳格な要因ではないということであ
る。ゲートトレンチ面域６２を充填するこのＳＳＧ層
は、非晶質又はポリシリコンのいずれかでよい。更に、
重度ドープソース−ドレイン接合領域６４上に同時に堆
積されるこのＳＳＧ層は、非晶質、多結晶、又は単結晶
シリコン、ゲルマニウム、又はシリコン−ゲルマニウム
合金である。パターン化半導体基板の種々の部分上に堆
積された半導体材料層の型式は、表面形態性、表面欠
陥、及び下敷層の型式に依存する。例えば、下側ゲート
領域５０の多結晶性質は、永久上側ゲート領域６８に対
するＳＳＧ再充填材料が非晶質又は多結晶のいずれかで
あることを、保証する。しかしながら、重度ドープソー
ス−ドレイン接合領域６４は単結晶であり、その結果、
そのプロセス及びシリコン表面特性が、エレベーテッド
ソース−ドレイン接合領域６６（単結晶、多結晶、又は
非晶質）の型式を決定する。ＳＳＧプロセスパラメータ
は、いかなるパターン依存運動力学的（例えば、マイク
ロ荷重）作用及び面刻をも除去するために、最適化され
る。これらの構造は、通常、ＳＳＧプロセスが運動力学
的制限又は反応制限をされた堆積領域（例えば、Ｔ≦９
００℃かつ低温）において遂行されるべきことを意味す
る。
【００４６】ＳＳＧ層は、不ドープ半導体として堆積さ
れ、かつ続いてその後、下に論じるように、自己整合シ
リサイド化領域の形成の前又は後のいずれかにイオン打
込みされる。続くその後のドーピングは、エネルギーレ
ベル４０から１００ｋｅＶにおいて１×１０15／ｃｍ2
から１×１０16／ｃｍ2 の程度でのｎ+ （例えば、ヒ素
又はリン）イオン打込みによって達成される。その後、
このデバイスは、例えば、１５から１００秒間１，００
０℃でＲＴＡによってアニールされる。５×１０18／ｃ
ｍ3 から５×１０21／ｃｍ3 の程度、好適には、５×１
０20／ｃｍ3 のレベルのインサイトドーピングプロセス
が、不ドープシリコンの堆積の代替として使用される。
エレベーテッドソース−ドレイン接合領域６６及び永久
上側ゲート領域６８の重度ドープレベルは、ゲート導体
−絶縁体界面５１近くの際は厳格でないという理由か
ら、インサイトドーピングが可能である。ＳＳＧプロセ
ス及びイオン打込みドーピング中のインサイトドーピン
グの選択は、種々のプロセス構想に基づく。
【００４７】図９は、反応高融点金属接点７０及び７２
の形成後のトランジスタ構造３６の横断面図である。反
応高融点金属接点７０及び７２は、エレベーテッドソー
ス−ドレイン接合領域６６及び永久上側ゲート領域６８
上に形成される。典型的に、反応高融点金属接点７０及
び７２は、厚さ１，０００から３，０００Åの程度であ
る。反応高融点金属接点７０及び７２は、好適には、チ
タン又は他の高融点金属のスパッタ堆積とこれに続く窒
素又はアンモニア雰囲気内のＲＴＡを含む自己整合シリ
サイド、すなわち "ＳＡＬＩＣＩＤＥ”によって形成さ
れる。このＲＴＡは、チタンとその下に存在する露出半
導体（すなわち、この例においてはシリコン）との反
応、及び消費に起因してゲート、ソース、及びドレイン
上にシリサイド接点を形成する。反応高融点金属窒化物
及びいくらかの不反応高融点金属が、フィールド絶縁領
域４２及び側壁スペーサ６０領域を含む、絶縁表面上に
残される。初期ＲＴＡの後、不反応チタン及び反応窒化
チタン（図には示されていない）が、プラズマ及び（又
は）ウエットエッチプロセスで以て選択的にエッチさ
れ、かつ除去される。その後、反応高融点金属接点７０
及び７２に低抵抗を持たせる（かつまたゲート及びソー
ス−ドレイン接合領域上に化学量論的シリサイドを形成
させる）ために、第２ＲＴＡが遂行される。
【００４８】現行の例は、この高融点金属とその下敷で
あるシリコンとの反応生成物であるシリサイド金属を指
定する。しかしながら、注意しなくてはならないのは、
反応高融点金属接点７０及び７２は、高融点金属が他の
型式の代替半導体材料と反応する場合には代替反応生成
物を含むこともある（例えば、ゲルマニウム又はシリコ
ン−ゲルマニウム合金）ということである。
【００４９】これまでに論じてきたプロセスステップ
は、新しいトランジスタ構造を構成する新規な製造方法
論を説明している。次の論議は、本発明の代替実施例の
構成において実現される、又は本発明により製造された
トランジスタをそれの近旁の他のデバイスと相互接続す
るためにいままでの構想に付加されて使用される多数の
その他の構想を提供する。
【００５０】図１０から図１４までは、上に論じた図３
から図６までの代りに使用される。図１０から図１４ま
でに関連して論じられるプロセスは、図５に関連して上
に論じられた絶縁スペーサ６０に対する高窒化物対酸化
物選択率を有する慎重制御異方性エッチの必要性を除去
する。図５に関する本発明の本来の絶縁スペーサ形成プ
ロセスは、ソース−ドレイン接合領域５８に重畳するゲ
ート絶縁層４８の延長の除去を防止するために異方性ス
ペーサ誘電体（窒化シリコン）エッチプロセスパラメー
タ（ゲート酸化物層４８）に対する窒化物スペーサ層エ
ッチに関する選択率）の慎重な最適化を必要とする。図
１０から図１４の構想は、（処分可能上側ゲート電極５
４を除去するための）その後の等方性シリコンエッチプ
ロセスが、ＬＤＤソース−ドレイン半導体接合領域を侵
食かつ除去することをしないことを、保証する。
【００５１】図１０は、図３のそれに類似の、しかしそ
の上に形成された窒化シリコンパッド重畳層７４を更に
含む、多層スタックゲート構造を有する本発明のトラン
ジスタ構造３６の横断面図である。窒化シリコンパッド
重畳層７４は、このスタックの頂上にＬＰＣＶＤ又は光
電的化学気相蒸着（以下、ＰＥＣＶＤと呼ぶ）プロセス
を使用して厚さ１００から１，０００Åの程度、好適に
は、４００Åに窒化物層を堆積することによって形成さ
れる。したがって、図３に関連して論じた三層ではなく
材料の四層スタックガ存在する。続くその後のホトリソ
グラフィーパターン化及びインサイト異方性エッチが、
図１０に示されたような四層のパターン化スタックを生
じる。これらの層は、下側ゲート領域５０、中間ゲート
エッチストップ層５２、処分可能上側ゲート領域５４、
及び窒化シリコンパッド重畳層７４（酸化マスクとして
後に使用される）を含む。
【００５２】図１１は、初期側壁スペーサ７６、ＬＤＤ
ソース−ドレイン接合領域７８、及び第２側壁スペーサ
８０の形成に続く図１０のトランジスタ構造３６の横断
面である。側壁スペーサ７６は、図４に関連して上に論
じた側壁スペーサ５６と同じように形成される。したが
って、厚さ１００Åの程度の側壁酸化物が、酸化物の成
長、又は酸化物層の堆積とその後のエッチングのいずれ
かによって形成される。ＬＤＤソース−ドレイン接合領
域７８は、図４に関連して上に論じＬＤＤソース−ドレ
イン接合領域５８と同じようにして形成される。したが
って、ＬＤＤソース−ドレイン接合領域７８は、５×１
０12／ｃｍ2 から１×１０14／ｃｍ2 の程度のドーズの
ｎ形（ヒ素、リン、又はアンチモン）イオン打込みによ
って形成される。イオン打込みエネルギーレベルは、１
０から５０ｋｅＶ、好適には、２０ｋｅＶである。
【００５３】しかしながら、、第２側壁スペーサ８０
は、図５の第２側壁スペーサ６０と異なり、窒化シリコ
ンではなく酸化シリコンを使用して構成される。ＬＰＣ
ＶＤ又はＰＥＣＶＤプロセスが使用されて、厚さ５００
から３，０００Åの酸化層を堆積する。ＲＩＥが、この
エッチ中に窒化シリコンパッド重畳層７４が完全に除去
されるのを防止するために、２０対１の程度の酸化物と
シリコン間の選択率及び４対１の程度の酸化物と窒化物
間の選択率を以て、遂行される。注意しなくてはならな
いことは、長いオバーエッチを伴うＲＩＥプロセスは、
絶縁層４８の露出部分の除去を起こさせ、これによっ
て、（特にもし過剰酸化シリコンの基板表面からの完全
な除去を保証するために長いＲＩＥオバーエッチ時間が
使用されるならば）ＬＤＤソース−ドレイン接合領域７
８を露出させるということである。
【００５４】図１２は、再成長絶縁セグメント８２の形
成に続く図１１のトランジスタ構造３６の横断面図であ
る。酸化プロセスは、ＬＤＤソース−ドレイン接合領域
７８上に厚さ１００Åの程度の絶縁セグメント８２を成
長させる。注意しなくてはならないことは、窒化シリコ
ンパッド重畳層７４は、絶縁セグメント８２を形成する
酸化物成長に使用される熱酸化プロセス中、処分可能上
側ゲート領域５４を酸化雰囲気から保護しかつマスクす
ることである。したがって、図１３内に示される構造
は、図５内に示されるものと、基本的に類似である。顕
著な相違は、第２側壁スペーサ８０が、図５に示された
第２側壁スペーサ６０の場合における窒化物材料ではな
く、酸化物材料であるということである。
【００５５】図１３は、窒化シリコンパッド重畳層７４
の選択除去に続くトランジスタ構造３６の横断面図であ
る。等方性かつ選択的エッチが使用されて窒化シリコン
パッド重畳層７４を除去し、これによって、処分可能上
側ゲート領域５４を露出する。注意しなくてはならない
のは、この等方性窒化物エッチは、一般に、窒化物は侵
食し、かつ側壁スペーサ７６、第２側壁スペーサ８０、
及び成長絶縁セグメント８２のような酸化物領域はどれ
も除去しないということである。
【００５６】図１４は、先に存在する処分可能上側ゲー
ト領域５４の完全選択除去に続くトランジスタ構造３６
の横断面図である。第２側壁スペーサ８０の形成の後、
等方性エッチが遂行される。このエッチングプロセス
は、処分可能上側ゲート領域５４（図１３参照）を除去
する。このエッチは、中間ゲートエッチストツプ領域５
２上で停止し、及び側壁スペーサ７６間かつ中間ゲート
エッチストツプ領域５２上のゲートトレンチ面域６２を
規定する。次いで、本発明によりトランジスタデバイス
を構成するために、図７から図９に関連して論じた残り
のステップが遂行される。
【００５７】もし必要ならば、本発明は、効率的にかつ
均一にドープされたゲート電極を備えかつエレベーテッ
ドソース−ドレイン接合領域の形成を伴わないデバイス
を製造するために、更に変更され得る（本発明の他の実
施例）。図６を参照すると、これは、薄いゲートエッチ
ストツプ層５２を選択除去することによって、かつソー
ス−ドレイン接合領域５８上に延長するゲート絶縁層４
８の完全除去を伴わずに、達成される。例えば、もしエ
ッチストツプ層５２が２０Åの厚さの酸化物であり、か
つ領域５８上に延長するゲート絶縁層が１００Åの厚さ
の酸化物であるならば、エッチストツプ層５２は、この
ゲート絶縁層延長を完全除去を伴わずに定時等方性酸化
物エッチで以て（１００％程のオバーエッチで以て）容
易に除去される。この結果、その後のＳＳＧプロセス
中、シリコンが、選択的に、ゲートトレンチ面域６２に
のみ堆積されて、永久上側ゲート領域６８を形成する。
ＬＤＤソース−ドレイン接合領域５８に重畳する残りの
ゲート絶縁層の誘電マスキング作用に起因して、エレベ
ーテッドソース−ドレイン接合領域がこのＬＤＤソース
−ドレイン接合領域上に形成されることはない。
【００５８】上述の代替実施例は、また、第１ゲートト
レンチ再充填の後、エレベーテッドソース−ドレイン接
合領域の形成を可能とする。これは、本来のＳＳＧプロ
セスを２つ（以上）の分離ＳＳＧプロセスに分割するこ
とによって、行われる。第１ＳＳＧプロセスは、ゲート
ストップ層５２の除去の後に遂行され、この間、絶縁層
４８はＬＤＤソース−ドレイン接合領域５８上に残る。
この第１ＳＳＧプロセスは、ゲートトレンチ面域６２を
部分的に充填するように時間調整される。その後、絶縁
層４８は、異方性酸化物エッチによってＬＤＤソース−
ドレイン接合領域５８上から除去される。第２ＳＳＧプ
ロセスが好適に行われ、これがゲートトレンチ面域６２
の再充填を完成し、かつソース−ドレイン接合領域５８
上に薄いエレベーテッドソース−ドレイン接合領域を形
成する。続いてその後、ｎ+ イオン打込み及びアニール
が遂行されて、ゲート電極の頂部をドープしかつｎ+ ソ
ース−ドレイン接合領域を形成する。このプロセス順序
は、最終ゲート電極高さに無関係に、薄いエレベーテッ
ドソース−ドレイン接合領域の形成を可能とする。
【００５９】図１５から図１９までは、本発明により構
成されたトランジスタをその近旁の他のデバイスに相互
接続する新規なプロセス及び構造を示す。特に、図１５
は、図８に示されたトランジスタ構造３６の代替横断面
図である。ＳＳＧによって４，０００Åの程度の厚さに
単一半導体層を備えるエレベーテッドソース−ドレイン
接合領域を形成する代わりに、新規相互接続方式を実現
する適当な配位配置を提供するために、２つのステップ
が図１５の実施例に使用される。特に、第１ステップ
は、厚さ２，０００Åの程度（すなわち、図８に関連し
て論じられたシリコンの全所望厚さ４，０００Åの約半
分）の、好適には、シリコンの第１ＳＳＧを含む。ここ
でもまた、その半導体は、非晶質、多結晶、単結晶シリ
コン、ゲルマニウム、又はシリコン−ゲルマニウム合金
である。第１ＳＳＧは、第１エレベーテッドソース−ド
レイン接合領域８７及び第１上側ゲート領域８８を形成
する。更に、そのシリコンは、インサイトドープされる
か、又は不ドープシリコンとして成長させられてこれに
続くその後ドーピングステップでドープされる。第２Ｓ
ＳＧは、図１７に関連して下に論じられる。
【００６０】図１６は、パターン化ホトレジスト又はハ
ードマスク８９及び９０を図１５の構造の上に配置され
たトランジスタ構造３６の横断面図である。ホトレジス
ト又はハードマスク８９及び９０は、相互接続マスクか
ら作られた陰画であり、したがって、作ろうとする反応
高融点金属相互接続に対して所望されるトランジスタ構
造３６及びフィールド絶縁領域４２の面域を露出させ
る。もしハードマスクが使用されるならば、リン化ケイ
酸ガラス（ＰＳＧ）、ホウ化ケイ酸ガラス（ＢＳＧ）、
又はホウリン化ケイ酸ガラス（ＢＰＳＧ）が、好適であ
る。低エネルギーイオン打込みが、次いで、遂行され
る。この打込みは、好適には、１×１０13／ｃｍ2 から
１×１０16／ｃｍ2 のドーズかつ５０ｋｅＶ未満のエネ
ルギーレベルのものである。この軽イオン打込みは、フ
ィールド絶縁領域４２上を含む打込み領域に軽い表面損
傷を起こし、かつこの表面の不ボンド半導体原子をこの
表面内に打ち込む。特に、マスクイオン打込みプロセス
では、打込みイオンが堆積されたフィールド絶縁領域４
２の表面構造を変態する。フィールド絶縁領域４２は、
次の現象の組合わせに起因する相互接続パターンに従い
それらの表面において変態される。すなわち、第１に、
低エネルギー打込みイオン（シリコン、ヘリウム、又は
ゲルマニウム、好適には、ゲルマニウム）がこの表面の
Ｓｉ−Ｏボンドを破り、表面損傷を起こさせる、第２
に、打込みシリコン又はゲルマニウム原子が、マスク打
ち込みされた表面領域近くに堆積され、かつ追加の不ボ
ンド（又は緩くボンドした）半導体原子を生じる。代替
イオン打込みプロセスは、シリコン又はゲルマニウムの
代わりに、アルゴン又はヘリウムのような他の不活性種
を打ち込む。
【００６１】図１７は、第２エレベーテッドソース−ド
レイン接合領域９２、第２上側ゲート領域９４、及び半
導体相互接続セグメント９６の形成に続く図１６に示さ
れたトランジスタ構造３６の横断面図である。ホトレジ
スト又はハードマスク８９及び９０は、剥がされる。不
ドープ又はドープ半導体材料の第２ＳＳＧが、遂行され
る。好適には、打込みフィールド絶縁領域４２上に堆積
された半導体材料は、非晶質又は多結晶シリコン、ゲル
マニウム、又はシリコン−ゲルマニウム合金である。第
２ＳＳＧは、３つの機能を遂行する。第１に、第２上側
ゲート領域９４が形成され、これが第１上側ゲート領域
８８及び下側ゲート領域５０と組み合わさり完全ゲート
を生じるゆえに、トランジスタ構造３６に対するゲート
が完成される。第２に、第２エレベーテッドソース−ド
レイン接合領域９２が形成され、これが第１エレベーテ
ッドソース−ドレイン接合領域８７と組み合わさり、エ
レベーテッドソース−ドレイン接合領域を完成する。第
３に、図１６に関連して論じられたイオン打込みに起因
して半導体がフィールド絶縁領域上に堆積されたゆえ
に、このＳＳＧが半導体相互接続を形成する。
【００６２】イオン打込みマスク８９及び９０の除去に
続くこのＳＳＧの結果、半導体は、ソース−ドレイン接
合領域９２及びゲート領域９４の露出半導体上に堆積さ
れるのみならず、フィールド絶縁領域４２の打込み領域
及びいかなる他の打込み絶縁表面上にも堆積される。
（必要なときにいつでも）適正な相互接続マスクパター
ンを使用すると、このプロセスは、ソース、ドレイン、
及び（又は）ゲート電極領域に直接接続される半導体相
互接続を形成する。
【００６３】図１８は、高融点金属層の前面堆積の後か
つアニーリングプロセスの前の図１７のトランジスタ構
造３６の横断面図である。高融点金属層９７は、トラン
ジスタ構造３６のゲート領域及び（又は）ソース−ドレ
イン接合領域への接点を生じるために、下に論じられる
ように反応する。
【００６４】図１９は、反応高融点金属相互接続セグメ
ント９８及び１００の形成に続く図１８のトランジスタ
構造３６の横断面である（ゲート導体８８上のセグメン
ト１００に対する接続は示されていない）。反応高融点
金属相互接続セグメント９８及び１００は、好適には、
３つのプロセスで形成される。高融点金属がこれに接触
する半導体材料と反応する所に反応高融点金属を形成す
るためにＲＴＡ又は炉アニールが遂行される。注意しな
くてはならないのは、図１９は、この高融点金属と半導
体セグメント９６、第２エレベーテッドソース−ドレイ
ン接合領域９２及び第２上側ゲート領域９４（図１８参
照）との完全反応及び消費を示している。しかしなが
ら、この完全消費は、必要というのではなく、単に説明
目的のために示されているに過ぎない。
【００６５】過剰不反応高融点金属及び反応高融点金属
窒化物は、次いで、選択的エッチングプロセスによって
除去される。最終的に、高融点金属相互接続セグメント
９８及び１００の電気抵抗率を更に低めかつシリサイド
化学量論を向上するために、第２ＲＴＡ又は炉アニーリ
ングプロセスが、遂行される。
【００６６】図１７及び図１８を再び参照すると、半導
体過剰セグメント９６、第２エレベーテッドソース−ド
レイン接合領域９２、及び第２上側ゲート領域９４の半
導体材料は、トランジスタ構造３６への“反応高融点金
属”接点を形成する高融点金属層９７と反応する下敷材
料を提供することが判かる。換言すると、反応高融点金
属接点は、半導体材料が、先に形成されていればいつで
も形成する。この反応は、トランジスタ構造３６へのい
かなる所望の相互接続をも形成する自己整合プロセスで
ある。更に、もし必要ならば、どの側壁スペーサ領域上
にも半導体を成長させるために、相互接続マスク８９及
び９０（図１６参照）は、これらの領域内へイオン打ち
込みを可能とするように構成される。このプロセスは、
半導体材料を生じ、及び続いてその後形成される、トラ
ンジスタのゲート−ソース間及び（又は）ゲート−ドレ
イン間反応高融点金属接点を形成する。
【００６７】本発明において説明された局部相互接続プ
ロセスは、局部相互接続線としてシリサイド層のような
パターン化反応高融点金属を生じる。これは、高融点金
属窒化物に比較してのシリサイドの低電気抵抗率に起因
し、かつまた、極めて多数の金属とのその適合性（窒化
物よりも遙かに多くの高融点金属シリサイドが形成され
かつ良電気導体として使用され得る）に起因して、先行
技術の高融点金属窒化生物局部相互接続より、好適であ
る。エレベーテッドソース−ドレイン接合領域及びゲー
ト電極形成、並びに半導体層が充分に消費される反応高
融点金属相互接続を独立に最適化可能とするために、本
発明の製造プロセスは、２つの分離ＳＳＧプロセスを採
用する。全体プロセスは、充分に平坦なデバイス構造及
び縮小チップ表面微細構造を生じる。もし必要ならば、
これら２つのＳＳＧプロセスは、プロセッシング複雑性
を減少するために、１つのプロセスに統合され得る。し
かしながら、これは、後続のシリサイド相互接続用にフ
ィールド絶縁層上に成長させられる半導体層の厚さを、
エレベーテッドソース−ドレイン接合領域の厚さと等し
くする。なおまた、全デバイス表面微細構造にいくらか
影響する。
【００６８】注意しなくてはならないのは、局部相互接
続マスク及びイオン打込みプロセスは、半導体セグメン
トが形成されるその絶縁領域と接続するデバイス端子領
域（ゲート、ソース、ドレイン）との間の打込みオーバ
ラップに対する許容を設けるということである。例え
ば、デバイスのソースとドレインを接続するシリサイド
局部相互接続セグメント（を形成するために、フィール
ド絶縁表面及びその縁上のこのセグメントの適正な形成
と延長が保証されるように、イオン打込みは露出ソース
−ドレイン接合領域に充分にオーバラップすることが許
容される。露出ソース−ドレイン接合領域及び（又は）
露出ゲート領域内の打込み原子は、続くその後のＳＳＧ
プロセス及びこれらの露出面域に堆積された半導体に実
質的な影響を持たない。更に、本発明の製造プロセス順
序は、ゲート領域、ソース−ドレイン接合領域、及び局
部相互接続セグメント領域上に完全反応高融点金属形成
を可能とする。（ＳＳＧプロセスによって形成されるい
かなる半導体層をも生じることのない）絶縁表面上に残
された高融点金属窒化物及びどの過剰高融点金属材料
も、シリサイド及び絶縁層材料に対して選択的である等
方性ウエット又はドライエッチプロセスによって容易に
除去される。（高融点金属窒化物アンダカットのような
他の版を考慮しなければならない従来の局部相互接続に
反して）この型式のエッチプロセスは、充分に容易に現
像される。
【００６９】本発明は、ｎ形ＭＯＳデバイスの形成に関
連して論じられたが、しかし、もし云うまでもなく、ド
ーパント型式が適正に変更されるならば、ｐＭＯＳ環境
においても、デバイスは、同じようにして構成される。
更に、エレベーテッドソース−ドレインデバイスの提供
は好適実施例であるが、しかし、云うまでもなく、本発
明は、半導体基板にデバイスが構成されこの基板（又は
井戸）内に全体的にソース−ドレイン接合領域を有する
標準形トランジスタデバイスにも使用される。もし望む
ならば、本発明のデバイス製造フローは、第２厚い側壁
スペーサの形成に先立ちエレベーテッドソース−ドレイ
ン及び浅いＬＤＤ接合領域を形成するために、適正にか
つ容易に変更され得る。このオプションは、本発明のデ
バイス構造に従いかつ２ステップ（又は１ステップ）Ｓ
ＳＧプロセスに基づき超浅ＬＤＤソース−ドレイン接合
領域の形成を可能にする。なお更に、本発明は詳細に説
明されたけれども、云うまでもなく、多様な変更、置
換、及び代替が、添付の特許請求の範囲の精神と範囲か
ら逸脱することなく本発明に関して可能である。
【００７０】
【発明の効果】上の説明から、本発明は、トランジスタ
デバイスの構成及び相互接続を含む新規なかつ実用的プ
ロセス及び構造を提供することが判かる。本発明による
トランジスタの製造及び相互接続は、ゲート導体−ゲー
ト絶縁体界面近くで高濃度かつ均一分布のドーパントを
有する浅いソース−ドレイン接合領域とゲート導体を含
む。更に、本発明は、ソース−ドレイン接合領域とゲー
ト導体を同時にドープすることに関連した利点を有する
エレベーテッドソース−ドレイントランジスタを製造す
るオプションを提供する。更になお、本発明によって提
供される新規な相互接続は、半導体下敷層との反応高融
点金属を利用する局部相互接続を可能とし、したがっ
て、高融点金属窒化物又は高電気抵抗相互接続の使用を
除去する。
【００７１】以上の説明に関して更に以下の項を開示す
る。 （１）半導体領域近くに絶縁層を形成するステップと、
前記絶縁層近くかつ前記半導体領域と反対側に第１ゲー
ト導体領域を形成するステップと、前記ゲート導体領域
及び前記半導体領域内へドーパントを同時に打ち込むこ
とによって前記半導体領域内に打込みソース−ドレイン
領域を形成するステップと、前記第１ゲート導体領域近
くに第２ゲート導体領域を形成するステップと、を含む
トランジスタ製造方法。
【００７２】（２）第１項記載のトランジスタ製造方法
であって、前記打込みソース−ドレイン領域近くかつ該
領域に重畳するエレベーテッドソース−ドレイン領域を
形成するステップを更に含むトランジスタ製造方法。
【００７３】（３）第２項記載のトランジスタ製造方法
において、前記エレベーテッドソース−ドレイン領域は
第１対のエレベーテッドドープソース−ドレイン領域を
含み、前記トランジスタ製造方法は、前記第１対のエレ
ベーテッドドープソース−ドレイン領域上に重畳する第
２対のエレベーテッドソース−ドレイン領域を形成する
ステップを更に含むトランジスタ製造方法。
【００７４】（４）第１項記載のトランジスタ製造方法
において、前記ゲート導体領域は側壁を含み、前記トラ
ンジスタ製造方法は、前記ゲート導体領域の前記側壁近
くに側壁スペーサを形成するステップを更に含むトラン
ジスタ製造方法。
【００７５】（５）第１項記載のトランジスタ製造方法
であって、相互接続を形成しようとする所の面域が露出
されるように前記トランジスタの選択領域をマスクで覆
うステップと、前記露出面域内にイオンを打ち込むステ
ップと、を更に含むトランジスタ製造方法。
【００７６】（６）第５項記載のトランジスタ製造方法
であって、前記マスクを除去するステップと、前記露出
面域内に半導体相互接続領域を形成するステップと、を
更に含むトランジスタ製造方法。
【００７７】（７）第６項記載のトランジスタ製造方法
であって、前記露出面域内に反応高融点金属接点を形成
するステップを更に含むトランジスタ製造方法。
【００７８】（８）第７項記載のトランジスタ製造方法
において、前記反応高融点金属接点を形成する前記ステ
ップは、前記露出面域上に高融点金属をスパッタするス
テップと、前記高融点金属が前記半導体相互接続領域と
反応するように前記高融点金属をアニールするステップ
と、を更に含むトランジスタ製造方法。
【００７９】（９）第１項記載のトランジスタ製造方法
であって、前記第１ゲート導体領域近くかつ前記第１絶
縁層と反対側にエッチストップ層を形成するステップ
と、前記エッチストップ層近くかつ前記第１ゲート導体
領域と反対側に処分可能ゲート領域を形成するステップ
と、を更に含むトランジスタ製造方法。
【００８０】（１０）第８項記載のトランジスタ製造方
法であって、前記処分可能ゲート領域近くかつ前記エッ
チストップ層と反対側に窒化パッド層を形成するステッ
プを更に含み、前記第１ゲート導体領域と、前記エッチ
ストップ層と、前記処分可能ゲート領域とは側壁を含
み、前記トランジスタ製造方法は、前記側壁近くに側壁
スペーサを形成するステップと、前記側壁スペーサ近く
に酸化物側壁スペーサを形成ステップと、を更に含むト
ランジスタ製造方法。
【００８１】（１１）半導体領域近くにありかつ側壁を
有する絶縁層を形成するステップと、前記絶縁層近くか
つ前記半導体領域と反対側にあり側壁を有する第１ゲー
ト導体領域を形成するステップと、前記第１ゲート導体
領域近くかつ前記絶縁層と反対側にあり側壁を有するエ
ッチストップ層を形成するステップと、前記エッチスト
ップ層近くかつ前記第１ゲート導体領域と反対側にあり
側壁を有する処分可能ゲート領域を形成するステップ
と、前記絶縁層の側壁近くと、前記ゲート導体領域の側
壁近くと、前記エッチストップ層の側壁近くと、前記処
分可能ゲート領域の側壁近くとに側壁スペーサを形成す
るステップと、前記第１ゲート導体領域と前記半導体領
域と内へ同時にドーパントを打ち込むことによって前記
半導体内に打込みソース−ドレイン領域を形成するステ
ップと、を含むトランジスタ形成方法。
【００８２】（１２）第１１項記載のトランジスタ形成
方法であって、前記エッチストップ層を除去するステッ
プと、前記第１ゲート半導体領域近くに第２ゲート導体
領域を形成するステップを更に含むトランジスタ形成方
法。
【００８３】（１３）第１１項記載のトランジスタ形成
方法であって、前記処分可能ゲート領域近くかつ前記エ
ッチストップ層と反対側に窒化物パッドを形成するステ
ップを更に含み、前記側壁スペーサは酸化物窒化物側壁
スペーサを含むトランジスタ形成方法。
【００８４】（１４）第１１項記載のトランジスタ形成
方法であって、エレベーテッドソース−ドレイン領域と
接触する半導体延長セグメントを形成するステップと、
前記エレベーテッドソース−ドレイン領域と接触する反
応高融点金属層を形成するステップと、を更に含むトラ
ンジスタ形成方法。
【００８５】（１５）第１１項記載のトランジスタ形成
方法であって、前記ゲート導体領域上に重畳する反応高
融点金属層を形成するステップと、を更に含むトランジ
スタ形成方法。
【００８６】（１６）第１１項記載のトランジスタ形成
方法において、前記トランジスタは集積回路内に含ま
れ、前記トランジスタ形成方法は、相互接続を形成しよ
うとする所の面域が露出されるように前記トランジスタ
の選択領域をマスクで覆うステップと、前記露出面域内
にイオンを打ち込むステップと、前記マスクを除去する
ステップと、前記露出面域内に半導体相互接続領域を形
成するステップと、前記露出面域内に反応高融点金属接
点を形成するステップを更に含むトランジスタ形成方
法。
【００８７】（１７）半導体領域近くの絶縁層と、前記
絶縁層近くかつ前記半導体領域と反対側の第１ゲート導
体領域と、前記半導体領域内の１対の打込みソース−ド
レイン領域と、前記第１ゲート導体領域近くの第２ゲー
ト導体領域と、を含むトランジスタ。前記第１ゲート領
域近くの第２ゲート導体領域と、を含むトランジスタ。
【００８８】（１８）第１７項記載のトランジスタにお
いて、前記１対のソース−ドレイン領域は重度ドープソ
ース−ドレイン領域を含み、前記トランジスタは、前記
重度ドープソース−ドレイン領域と接触する１対の軽度
ドープドレインソース−ドレイン領域を更に含むトラン
ジスタ。
【００８９】（１９）第１７項記載のトランジスタであ
って、前記打込みソース−ドレイン領域近くかつ該領域
に重畳する１対のエレベーテッドソース−ドレイン領域
を更に含むトランジスタ。
【００９０】（２０）第１９項記載のトランジスタにお
いて、前記エレベーテッドソース−ドレイン領域は第１
対のエレベーテッドドープソース−ドレイン領域を含
み、前記トランジスタは、前記第１対のエレベーテッド
ドープソース−ドレイン領域に重畳する第２対のエレベ
ーテッドソース−ドレイン領域を更に含むトランジス
タ。
【００９１】（２１）第１７項記載のトランジスタにお
いて、前記ゲート導体領域は側壁を含み、前記トランジ
スタは、前記ゲート導体領域近くの側壁スペーサを更に
含むトランジスタ。
【００９２】（２２）第１７項記載のトランジスタであ
って、前記第１ゲート導体領域近くかつ前記第１絶縁層
と反対側のエッチストップ層と、前記エッチストップ層
近くかつ前記第１ゲート導体領域と反対側の処分可能ゲ
ート領域と、を更に含むトランジスタ。
【００９３】（２３）第２２項記載のトランジスタであ
って、前記処分可能ゲート領域近くかつ前記エッチスト
ップ層と反対側の窒化パッド層を更に含み、前記第１ゲ
ート導体領域と、前記エッチストップ層と、前記処分可
能ゲート領域とは側壁を含み、前記トランジスタは、前
記側壁近くの１対の側壁スペーサと、前記側壁スペーサ
近くの酸化物側壁スペーサと、を更に含むトランジス
タ。
【００９４】（２４）改善されたデバイス製造方法及び
トランジスタ構造３６は、浅い重度ドープソース−ドレ
イン接合領域６４及びゲート電極−ゲート界面５１近く
に効率的に分布された高濃度のドーパントを有する均一
ドープ下側ゲート領域５０を生じる。トランジスタ構造
３６のゲート、ソース、及びドレイン端子は、反応高融
点金属相互接続９８及び１００の使用を通して近旁又は
遠隔の他のデバイスに相互接続される。本発明のトラン
ジスタ構造３６は、第１上側ゲート電極領域８８と共に
同時に製造されるエレベーテッドソース−ドレイン接合
領域８７を含むようにエレベーテッドソース−ドレイン
型式に構成されることもできる。このエレベーテッドソ
ース−ドレイン接合特徴は、デバイスプロセッシング複
雑性を追加することなく提供される。
【図面の簡単な説明】
【図１】トランジスタ構成用シリサイドゲート及びソー
ス−ドレイン接合領域を備える先行技術のエレベーテッ
ドソース−ドレイントランジスタの横断面図。
【図２】堀領域を規定する厚い絶縁フィールド領域によ
って囲われる堀、すなわち、活性領域を有する本発明に
よる実施例のトランジスタ構造の半導体基板（又は井
戸）の横断面図。
【図３】ゲート誘電体層上に置かれた下側ゲート領域及
び処分可能上側ゲート領域を含む本発明による実施例の
トランジスタ構造の初期ゲート構造の横断面図。
【図４】第１薄側壁スペーサ及び軽度ドープソース−ド
レイン接合領域を有する本発明による実施例のトランジ
スタ構造の初期ゲート構造の横断面図。
【図５】処分可能上側ゲート領域を除去する前の第２側
壁スペーサを備える本発明による実施例のトランジスタ
構造の初期ゲート構造の横断面図。
【図６】処分可能上側ゲート領域を除去した後の本発明
による実施例のトランジスタ構造の横断面図。
【図７】下側ゲート領域及びソース−ドレイン接合領域
をドープするイオン打込みプロセス前かつゲートエッチ
ストップ層を除去した後の重度ドープソース−ドレイン
接合領域を含む本発明による実施例のトランジスタ構造
の横断面図。
【図８】ＳＳＧプロセスから形成されたエレベーテッド
ソース−ドレイン接合領域及び永久上側ゲート領域を含
む本発明による実施例のトランジスタ構造の横断面図。
【図９】反応高融点金属（好適にはシリサイド）トラン
ジスタ接点を有する本発明による実施例のトランジスタ
構造の横断面図。
【図１０】パッド窒化シリコン重畳層を形成された代替
初期ゲート構造を有する本発明による実施例のトランジ
スタ構造の横断面図。
【図１１】側壁スペーサ及びゲートパッド窒化物重畳層
を有する本発明の代替実施例のトランジスタ構造の横断
面図。
【図１２】打込みソース−ドレイン接合領域に重畳する
再成長絶縁セグメントを有する図１１のトランジスタ構
造の横断面図。
【図１３】ゲートパッド窒化物重畳層の除去に続く図１
２の本発明の代替実施例のトランジスタ構造の横断面
図。
【図１４】処分可能上側ゲート領域の除去に続く図１３
の本発明の代替実施例のトランジスタ構造の横断面図。
【図１５】ゲートエッチストップ層及びソース−ドレイ
ン絶縁層の除去の後かつ第１エレベーテッドソース−ド
レイン接合領域及び第２上側ゲート領域の形成後の本発
明の代替実施例のトランジスタ構造の横断面図。
【図１６】マスクイオン打込み用パターン化局部相互接
続ホトレジスト又はハードマスクを被せられた本発明の
実施例のトランジスタ構造の横断面図。
【図１７】第２エレベーテッドソース−ドレイン接合領
域、第２上側ゲート領域、並びに局部相互接続半導体延
長セグメントを有する本発明の実施例のトランジスタ構
造の横断面図。
【図１８】高融点金属を被せられた本発明の実施例のト
ランジスタ構造の横断面図。
【図１９】フィールド絶縁領域上に延長しかつソース−
ドレイン接合領域とゲート電極領域に接続する低電気抵
抗の反応高溶融金属相互接続セグメントを有する本発明
の実施例のトランジスタ構造の横断面図。
【符号の説明】
３６ トランジスタ構造 ３８ 半導体基板 ４０ ｐチャネルストップ領域 ４２ フィールド絶縁領域 ４５ 堀表面領域 ４８ ゲート絶縁領域 ５０ 下側ゲート領域 ５１ ゲート導体−絶縁体界面 ５２ 中間ゲートエッチストップ層 ５３ チャネル領域 ５４ 処分可能上側ゲート領域 ５６ 第１側壁スペーサ ５８ ＬＤＤソース−ドレイン接合領域 ６０ 第２側壁スペーサ ６２ ゲートトレンチ面域 ６４ 重度ドープソース−ドレイン接合領域 ６６ エレベーテッドソース−ドレイン接合領域 ６８ 永久上側ゲート半導体領域 ７０，７２ 反応高融点金属接点 ７４ 窒化シリコンパッド重畳層 ７６ 初期側壁スペーサ ７８ ＬＤＤソース−ドレイン接合領域 ８０ 第２側壁スペーサ ８２ 絶縁セグメント ８７ 第１エレベーテッドソース−ドレイン接合領域 ８８ 第１上側ゲート導体領域 ８９，９０ ホトレジスト又はハードマスク ９２ 第２エレベーテッドソース−ドレイン接合領域 ９４ 第２上側ゲート導体領域 ９６ 半導体相互接続セグメント ９７ 高融点金属層 ９８，１００ 反応高融点金属相互接続セグメント

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体領域近くに絶縁層を形成するステ
    ップと、 前記絶縁層近くかつ前記半導体領域と反対側に第１ゲー
    ト導体領域を形成するステップと、 前記ゲート導体領域及び前記半導体領域内へドーパント
    を同時に打ち込むことによって前記半導体領域内に打込
    みソース−ドレイン領域を形成するステップと、 前記第１ゲート導体領域近くに第２ゲート導体領域を形
    成するステップと、を含むトランジスタ製造方法。
  2. 【請求項２】 半導体領域近くの絶縁層と、 前記絶縁層近くかつ前記半導体領域と反対側の第１ゲー
    ト導体領域と、 前記半導体領域内の一対の打込みソース−ドレイン領域
    と、 前記第１ゲート導体領域近くの第２ゲート導体領域と、 を含むトラジスタ。
JP3264058A 1990-10-12 1991-10-11 トランジスタ及びその製造方法 Pending JPH0677246A (ja)

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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945907A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体装置の製造方法
JPH09107042A (ja) * 1995-10-10 1997-04-22 Toshiba Corp 半導体装置の製造方法
JP2001057429A (ja) * 1999-06-29 2001-02-27 Hyundai Electronics Ind Co Ltd 半導体素子のトランジスタ及びその製造方法
US6319782B1 (en) 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6406126B1 (en) 2000-08-24 2002-06-18 Eastman Kodak Company Multiple head inkjet printer for producing adjacent images
US6744104B1 (en) 1998-11-17 2004-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same
JP2005294309A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
WO2006068027A1 (ja) * 2004-12-20 2006-06-29 Fujitsu Limited 半導体装置およびその製造方法
JP2006190822A (ja) * 2005-01-06 2006-07-20 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法および絶縁ゲート電界効果トランジスタ
JP2006190821A (ja) * 2005-01-06 2006-07-20 Sony Corp 絶縁ゲート電界効果トランジスタおよびその製造方法
WO2007007375A1 (ja) * 2005-07-07 2007-01-18 Fujitsu Limited 半導体装置およびその製造方法
JP2008016639A (ja) * 2006-07-06 2008-01-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
WO2013171892A1 (ja) * 2012-05-18 2013-11-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017500747A (ja) * 2013-12-19 2017-01-05 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法

Families Citing this family (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2652448B1 (fr) * 1989-09-28 1994-04-29 Commissariat Energie Atomique Procede de fabrication d'un circuit integre mis haute tension.
JPH04217373A (ja) * 1990-12-18 1992-08-07 Sharp Corp 不揮発性記憶装置およびその製造方法
JPH04354118A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPH055898A (ja) * 1991-06-27 1993-01-14 Casio Comput Co Ltd 薄膜素子形成パネル
JPH05110005A (ja) * 1991-10-16 1993-04-30 N M B Semiconductor:Kk Ｍｏｓ型トランジスタ半導体装置およびその製造方法
US5332913A (en) * 1991-12-17 1994-07-26 Intel Corporation Buried interconnect structure for semiconductor devices
US5418398A (en) * 1992-05-29 1995-05-23 Sgs-Thomson Microelectronics, Inc. Conductive structures in integrated circuits
US5330925A (en) * 1992-06-18 1994-07-19 At&T Bell Laboratories Method for making a MOS device
US5418174A (en) * 1992-06-26 1995-05-23 Sgs-Thomson Microelectronics, Inc. Method of forming radiation hard integrated circuits
US5242847A (en) * 1992-07-27 1993-09-07 North Carolina State University At Raleigh Selective deposition of doped silion-germanium alloy on semiconductor substrate
US5393685A (en) * 1992-08-10 1995-02-28 Taiwan Semiconductor Manufacturing Company Peeling free metal silicide films using rapid thermal anneal
US5272099A (en) * 1992-11-27 1993-12-21 Etron Technology Inc. Fabrication of transistor contacts
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US6675361B1 (en) * 1993-12-27 2004-01-06 Hyundai Electronics America Method of constructing an integrated circuit comprising an embedded macro
US5671397A (en) * 1993-12-27 1997-09-23 At&T Global Information Solutions Company Sea-of-cells array of transistors
US5409853A (en) * 1994-05-20 1995-04-25 International Business Machines Corporation Process of making silicided contacts for semiconductor devices
US5641708A (en) * 1994-06-07 1997-06-24 Sgs-Thomson Microelectronics, Inc. Method for fabricating conductive structures in integrated circuits
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5656519A (en) * 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
US5824577A (en) * 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
US5585286A (en) * 1995-08-31 1996-12-17 Lsi Logic Corporation Implantation of a semiconductor substrate with controlled amount of noble gas ions to reduce channeling and/or diffusion of a boron dopant subsequently implanted into the substrate to form P- LDD region of a PMOS device
DE19535618A1 (de) * 1995-09-25 1997-03-27 Siemens Ag Verfahren zur Herstellung von mikroelektronischen Strukturen
KR970030891A (ko) * 1995-11-21 1997-06-26 윌리엄 이. 힐러 Mos 기술에서의 급속 열 어닐링 처리
JP2848299B2 (ja) * 1995-12-21 1999-01-20 日本電気株式会社 半導体装置及びその製造方法
US5869405A (en) 1996-01-03 1999-02-09 Micron Technology, Inc. In situ rapid thermal etch and rapid thermal oxidation
KR100218299B1 (ko) * 1996-02-05 1999-09-01 구본준 트랜지스터 제조방법
US5940699A (en) * 1996-02-26 1999-08-17 Sony Corporation Process of fabricating semiconductor device
JP2894283B2 (ja) * 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5741737A (en) 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
US5714398A (en) * 1996-07-16 1998-02-03 National Science Council Of Republic Of China Self-aligned tungsten strapped source/drain and gate technology for deep submicron CMOS
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5783486A (en) * 1996-10-18 1998-07-21 Vanguard International Semiconductor Corporation Bridge-free self aligned silicide process
US6063677A (en) * 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate and raised source and drain
US6063675A (en) * 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate with a sidewall dielectric
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
DE19652417A1 (de) * 1996-12-09 1998-06-10 Inst Halbleiterphysik Gmbh MOSFET und Verfahren zur Herstellung der Schichten für einen derartigen Transistor
FR2757312B1 (fr) * 1996-12-16 1999-01-08 Commissariat Energie Atomique Transistor mis a grille metallique auto-alignee et son procede de fabrication
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
JPH10223889A (ja) * 1997-02-04 1998-08-21 Mitsubishi Electric Corp Ｍｉｓトランジスタおよびその製造方法
US5807759A (en) * 1997-02-20 1998-09-15 National Semiconductor Corporation Method of fabricating a contact structure for a raised source/drain MOSFET
JP3635843B2 (ja) * 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
US5904552A (en) * 1997-02-25 1999-05-18 Motorola, Inc. Method of resistless patterning of a substrate for implantation
US5851883A (en) * 1997-04-23 1998-12-22 Advanced Micro Devices, Inc. High density integrated circuit process
DE19718167C1 (de) * 1997-04-29 1998-06-18 Siemens Ag MOS-Transistor und Verfahren zu dessen Herstellung
US6063676A (en) * 1997-06-09 2000-05-16 Integrated Device Technology, Inc. Mosfet with raised source and drain regions
US6043129A (en) * 1997-06-09 2000-03-28 Integrated Device Technology, Inc. High density MOSFET with raised source and drain regions
US6074921A (en) * 1997-06-30 2000-06-13 Vlsi Technology, Inc. Self-aligned processing of semiconductor device features
US6777759B1 (en) 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6207543B1 (en) 1997-06-30 2001-03-27 Vlsi Technology, Inc. Metallization technique for gate electrodes and local interconnects
US6420273B1 (en) 1997-06-30 2002-07-16 Koninklijke Philips Electronics N.V. Self-aligned etch-stop layer formation for semiconductor devices
US6518155B1 (en) 1997-06-30 2003-02-11 Intel Corporation Device structure and method for reducing silicide encroachment
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
US6232188B1 (en) * 1997-07-31 2001-05-15 Texas Instruments Incorporated CMP-free disposable gate process
US6261887B1 (en) * 1997-08-28 2001-07-17 Texas Instruments Incorporated Transistors with independently formed gate structures and method
US6037232A (en) * 1997-09-15 2000-03-14 Advanced Micro Devices Semiconductor device having elevated silicidation layer and process for fabrication thereof
US5989718A (en) 1997-09-24 1999-11-23 Micron Technology Dielectric diffusion barrier
US6051460A (en) * 1997-11-12 2000-04-18 Advanced Micro Devices, Inc. Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
JP2967477B2 (ja) * 1997-11-26 1999-10-25 日本電気株式会社 半導体装置の製造方法
US5976925A (en) * 1997-12-01 1999-11-02 Advanced Micro Devices Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode
US5940698A (en) * 1997-12-01 1999-08-17 Advanced Micro Devices Method of making a semiconductor device having high performance gate electrode structure
US6306712B1 (en) 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
US6187641B1 (en) * 1997-12-05 2001-02-13 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
US6127233A (en) * 1997-12-05 2000-10-03 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain regions and the channel region
IT1296624B1 (it) * 1997-12-10 1999-07-14 Sgs Thomson Microelectronics Struttura e metodo per la valutazione di un dispositivo elettronico integrato.
US6051486A (en) * 1997-12-18 2000-04-18 Advanced Miero Devices Method and structure for replaceable gate electrode in insulated gate field effect transistors
US6087234A (en) * 1997-12-19 2000-07-11 Texas Instruments - Acer Incorporated Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
EP0926739A1 (en) 1997-12-24 1999-06-30 Texas Instruments Incorporated A structure of and method for forming a mis field effect transistor
US5902125A (en) * 1997-12-29 1999-05-11 Texas Instruments--Acer Incorporated Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
US6127232A (en) * 1997-12-30 2000-10-03 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions
US6117741A (en) * 1998-01-09 2000-09-12 Texas Instruments Incorporated Method of forming a transistor having an improved sidewall gate structure
US6153456A (en) * 1998-01-14 2000-11-28 Vlsi Technology, Inc. Method of selectively applying dopants to an integrated circuit semiconductor device without using a mask
US6118163A (en) * 1998-02-04 2000-09-12 Advanced Micro Devices, Inc. Transistor with integrated poly/metal gate electrode
US6156613A (en) * 1998-03-02 2000-12-05 Texas Instruments - Acer Incorporated Method to form MOSFET with an elevated source/drain
US6369423B2 (en) 1998-03-03 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device with a thin gate stack having a plurality of insulating layers
US6074922A (en) * 1998-03-13 2000-06-13 Taiwan Semiconductor Manufacturing Company Enhanced structure for salicide MOSFET
US5982001A (en) * 1998-03-30 1999-11-09 Texas Instruments - Acer Incorporated MOSFETS structure with a recessed self-aligned silicide contact and an extended source/drain junction
US6037233A (en) * 1998-04-27 2000-03-14 Lsi Logic Corporation Metal-encapsulated polysilicon gate and interconnect
JP3754234B2 (ja) 1998-04-28 2006-03-08 インターナショナル・ビジネス・マシーンズ・コーポレーション ゲート構造側壁の酸化膜の形成方法
US6331468B1 (en) * 1998-05-11 2001-12-18 Lsi Logic Corporation Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
US6232641B1 (en) 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
TW441128B (en) * 1998-06-30 2001-06-16 Sharp Kk Semiconductor device and method for producing the same
US6426532B1 (en) * 1998-06-30 2002-07-30 Sharp Kabushiki Kaisha Semiconductor device and method of manufacture thereof
US6368960B1 (en) 1998-07-10 2002-04-09 Sharp Laboratories Of America, Inc. Double sidewall raised silicided source/drain CMOS transistor
US6265256B1 (en) * 1998-09-17 2001-07-24 Advanced Micro Devices, Inc. MOS transistor with minimal overlap between gate and source/drain extensions
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
US6309936B1 (en) * 1998-09-30 2001-10-30 Advanced Micro Devices, Inc. Integrated formation of LDD and non-LDD semiconductor devices
US6180468B1 (en) * 1998-10-23 2001-01-30 Advanced Micro Devices Inc. Very low thermal budget channel implant process for semiconductors
US6162694A (en) * 1998-11-25 2000-12-19 Advanced Micro Devices, Inc. Method of forming a metal gate electrode using replaced polysilicon structure
US6638829B1 (en) * 1998-11-25 2003-10-28 Advanced Micro Devices, Inc. Semiconductor structure having a metal gate electrode and elevated salicided source/drain regions and a method for manufacture
US6124188A (en) * 1998-12-01 2000-09-26 Advanced Micro Devices, Inc. Semiconductor device and fabrication method using a germanium sacrificial gate electrode plug
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
US6159835A (en) * 1998-12-18 2000-12-12 Texas Instruments Incorporated Encapsulated low resistance gate structure and method for forming same
US6211048B1 (en) * 1998-12-21 2001-04-03 United Microelectronics Corp. Method of reducing salicide lateral growth
US6307230B1 (en) * 1999-01-05 2001-10-23 Texas Instruments Incorporated Transistor having an improved sidewall gate structure and method of construction
US6362063B1 (en) 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
US6303962B1 (en) 1999-01-06 2001-10-16 Advanced Micro Devices, Inc. Dielectrically-isolated transistor with low-resistance metal source and drain formed using sacrificial source and drain structures
US6051470A (en) * 1999-01-15 2000-04-18 Advanced Micro Devices, Inc. Dual-gate MOSFET with channel potential engineering
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
US6180987B1 (en) 1999-02-11 2001-01-30 Advanced Micro Devices, Inc. Integrated circuit transistor with low-resistivity source/drain structures at least partially recessed within a dielectric base layer
US6436776B2 (en) 1999-03-16 2002-08-20 Kabushiki Kaisha Toshiba Process for fabricating a aligned LDD transistor
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
US6309937B1 (en) 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
JP2001024194A (ja) * 1999-05-06 2001-01-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR100332106B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
JP2001036080A (ja) * 1999-07-26 2001-02-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6198144B1 (en) * 1999-08-18 2001-03-06 Micron Technology, Inc. Passivation of sidewalls of a word line stack
US6482724B1 (en) * 1999-09-07 2002-11-19 Texas Instruments Incorporated Integrated circuit asymmetric transistors
FR2801421B1 (fr) * 1999-11-18 2003-10-24 St Microelectronics Sa Transistor mos a drain etendu
KR20010061029A (ko) * 1999-12-28 2001-07-07 박종섭 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터형성방법
KR100387721B1 (ko) * 1999-12-31 2003-06-18 주식회사 하이닉스반도체 반도체소자의 제조방법
US6225646B1 (en) 2000-01-14 2001-05-01 Advanced Micro Devices, Inc. Integrated circuit incorporating a memory cell and a transistor elevated above an insulating base
US6515350B1 (en) 2000-02-22 2003-02-04 Micron Technology, Inc. Protective conformal silicon nitride films and spacers
TW461047B (en) * 2000-03-09 2001-10-21 Winbond Electronics Corp Manufacturing method of embedded DRAM
US6300201B1 (en) * 2000-03-13 2001-10-09 Chartered Semiconductor Manufacturing Ltd. Method to form a high K dielectric gate insulator layer, a metal gate structure, and self-aligned channel regions, post source/drain formation
JP2002057330A (ja) * 2000-08-10 2002-02-22 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2002093743A (ja) * 2000-09-11 2002-03-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6225177B1 (en) * 2000-09-18 2001-05-01 Vanguard Int'l Semiconductor Corp. Electrode resistance improved MOSFET with source and drain regions reduced in size beyond lithography limit and method for making the same
US6440808B1 (en) * 2000-09-28 2002-08-27 International Business Machines Corporation Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly
FR2815174A1 (fr) * 2000-10-06 2002-04-12 St Microelectronics Sa Transistors mos miniaturises de type ldd
US7166517B1 (en) * 2000-10-16 2007-01-23 Hitachi, Ltd. Semiconductor device and method of manufacture thereof
US6528362B1 (en) * 2000-10-19 2003-03-04 Advanced Micro Devices, Inc. Metal gate with CVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6368950B1 (en) * 2000-12-12 2002-04-09 Advanced Micro Devices, Inc. Silicide gate transistors
US6638832B2 (en) 2000-12-21 2003-10-28 Bae Systems Information And Electronic Systems Integration, Inc. Elimination of narrow device width effects in complementary metal oxide semiconductor (CMOS) devices
KR100422342B1 (ko) * 2000-12-29 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
US6495402B1 (en) * 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6524920B1 (en) * 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6797602B1 (en) * 2001-02-09 2004-09-28 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US6458679B1 (en) * 2001-02-12 2002-10-01 Advanced Micro Devices, Inc. Method of making silicide stop layer in a damascene semiconductor structure
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
US6534351B2 (en) 2001-03-19 2003-03-18 International Business Machines Corporation Gate-controlled, graded-extension device for deep sub-micron ultra-high-performance devices
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6541322B2 (en) * 2001-05-17 2003-04-01 Macronix International Co. Ltd. Method for preventing gate depletion effects of MOS transistor
TW546846B (en) * 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
SG107563A1 (en) * 2001-07-31 2004-12-29 Agency Science Tech & Res Gate electrodes and the formation thereof
FR2829294B1 (fr) * 2001-09-03 2004-10-15 Commissariat Energie Atomique Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
KR100406537B1 (ko) * 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
KR100438788B1 (ko) * 2002-06-12 2004-07-05 삼성전자주식회사 반도체 장치 및 그의 제조방법
DE10226914B4 (de) * 2002-06-17 2006-03-02 Infineon Technologies Ag Verfahren zur Herstellung einer Spacerstruktur
KR100502673B1 (ko) * 2002-07-05 2005-07-22 주식회사 하이닉스반도체 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US6800530B2 (en) * 2003-01-14 2004-10-05 International Business Machines Corporation Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors
KR100499159B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
FR2853452B1 (fr) * 2003-04-01 2005-08-19 St Microelectronics Sa Procede de fabrication d'un dispositif semiconducteur comprenant un dielectrique de grille en materiau a haute permittivite dielectrique
KR100621546B1 (ko) * 2003-05-14 2006-09-13 삼성전자주식회사 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법
KR100487564B1 (ko) * 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
US7199011B2 (en) * 2003-07-16 2007-04-03 Texas Instruments Incorporated Method to reduce transistor gate to source/drain overlap capacitance by incorporation of carbon
KR100485164B1 (ko) * 2003-08-12 2005-04-22 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6933577B2 (en) * 2003-10-24 2005-08-23 International Business Machines Corporation High performance FET with laterally thin extension
US20050090082A1 (en) * 2003-10-28 2005-04-28 Texas Instruments Incorporated Method and system for improving performance of MOSFETs
US7229885B2 (en) * 2004-01-06 2007-06-12 International Business Machines Corporation Formation of a disposable spacer to post dope a gate conductor
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
JP4434832B2 (ja) * 2004-05-20 2010-03-17 Ｏｋｉセミコンダクタ株式会社 半導体装置、及びその製造方法
US7183187B2 (en) * 2004-05-20 2007-02-27 Texas Instruments Incorporated Integration scheme for using silicided dual work function metal gates
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7195983B2 (en) * 2004-08-31 2007-03-27 Freescale Semiconductor, Inc. Programming, erasing, and reading structure for an NVM cell
JP2007049092A (ja) * 2005-08-12 2007-02-22 Toshiba Corp Ｍｏｓ型半導体装置
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
US20070120199A1 (en) * 2005-11-30 2007-05-31 Advanced Micro Devices, Inc. Low resistivity compound refractory metal silicides with high temperature stability
US7544595B2 (en) * 2007-01-04 2009-06-09 Freescale Semiconductor, Inc. Forming a semiconductor device having a metal electrode and structure thereof
CN101364545B (zh) 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
DE102009047311B4 (de) * 2009-11-30 2016-06-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
US8501569B2 (en) * 2011-06-10 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having gradient doping profile
US8704229B2 (en) * 2011-07-26 2014-04-22 Globalfoundries Inc. Partial poly amorphization for channeling prevention
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
CN103177966B (zh) * 2011-12-22 2017-09-22 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
US20130270560A1 (en) * 2012-04-17 2013-10-17 International Business Machines Corporation Method for forming semiconductor device with epitaxy source and drain regions independent of patterning and loading
KR102157839B1 (ko) * 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
US9337316B2 (en) * 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9553172B2 (en) 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587709A (en) * 1983-06-06 1986-05-13 International Business Machines Corporation Method of making short channel IGFET
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
SE453547B (sv) * 1985-03-07 1988-02-08 Stiftelsen Inst Mikrovags Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
JP2537936B2 (ja) * 1986-04-23 1996-09-25 エイ・ティ・アンド・ティ・コーポレーション 半導体デバイスの製作プロセス
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
JPS6482620A (en) * 1987-09-25 1989-03-28 Toshiba Corp Manufacture of semiconductor device
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
JPH01186655A (ja) * 1988-01-14 1989-07-26 Fujitsu Ltd 半導体集積回路
JPH0666466B2 (ja) * 1988-04-26 1994-08-24 株式会社東芝 半導体装置の製造方法
US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
US5079180A (en) * 1988-12-22 1992-01-07 Texas Instruments Incorporated Method of fabricating a raised source/drain transistor
US4998150A (en) * 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
US4948745A (en) * 1989-05-22 1990-08-14 Motorola, Inc. Process for elevated source/drain field effect structure
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945907A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体装置の製造方法
JPH09107042A (ja) * 1995-10-10 1997-04-22 Toshiba Corp 半導体装置の製造方法
US6319782B1 (en) 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6906382B2 (en) 1998-09-10 2005-06-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6744104B1 (en) 1998-11-17 2004-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same
JP2001057429A (ja) * 1999-06-29 2001-02-27 Hyundai Electronics Ind Co Ltd 半導体素子のトランジスタ及びその製造方法
US6406126B1 (en) 2000-08-24 2002-06-18 Eastman Kodak Company Multiple head inkjet printer for producing adjacent images
JP2005294309A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
JP4676156B2 (ja) * 2004-03-31 2011-04-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2006068027A1 (ja) * 2004-12-20 2006-06-29 Fujitsu Limited 半導体装置およびその製造方法
JP2006190821A (ja) * 2005-01-06 2006-07-20 Sony Corp 絶縁ゲート電界効果トランジスタおよびその製造方法
JP2006190822A (ja) * 2005-01-06 2006-07-20 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法および絶縁ゲート電界効果トランジスタ
US8030708B2 (en) 2005-01-06 2011-10-04 Sony Corporation Insulated gate field-effect transistor
WO2007007375A1 (ja) * 2005-07-07 2007-01-18 Fujitsu Limited 半導体装置およびその製造方法
JPWO2007007375A1 (ja) * 2005-07-07 2009-01-29 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP2008016639A (ja) * 2006-07-06 2008-01-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
WO2013171892A1 (ja) * 2012-05-18 2013-11-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9293347B2 (en) 2012-05-18 2016-03-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9460936B2 (en) 2012-05-18 2016-10-04 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2017500747A (ja) * 2013-12-19 2017-01-05 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法

Also Published As

Publication number Publication date
US5397909A (en) 1995-03-14
EP0480446B1 (en) 2001-01-31
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US5168072A (en) 1992-12-01
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EP0480446A2 (en) 1992-04-15
DE69132524D1 (de) 2001-03-08

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