JP2002093743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 メタル電極におけるウィスカーの発生を抑制
する。 【構成】 半導体基板１上に高融点金属膜６を形成し、
この高融点金属膜６上に第１の窒化膜７を形成する。そ
の後、高融点金属膜６および窒化膜７をパターニング
し、パターニングされた高融点金属６’膜の側面を窒化
する。
する。 【構成】 半導体基板１上に高融点金属膜６を形成し、
この高融点金属膜６上に第１の窒化膜７を形成する。そ
の後、高融点金属膜６および窒化膜７をパターニング
し、パターニングされた高融点金属６’膜の側面を窒化
する。
Description
【０００１】
【発明の属する技術分野】本発明は、高融点金属を用い
たゲート電極あるいは高融点金属を用いた配線の製造方
法に関する。
たゲート電極あるいは高融点金属を用いた配線の製造方
法に関する。
【０００２】
【従来の技術】従来、デバイスのゲート電極の構造とし
ては、多結晶シリコンゲート電極や、多結晶シリコン膜
の上にタングステンシリサイド膜を積層したポリサイド
ゲート電極構造が一般的に用いられてきた。デバイスの
高集積化、高速化を実現するためには、ゲート電極をよ
り低抵抗化する必要があり、そのための技術の開発が進
められている。
ては、多結晶シリコンゲート電極や、多結晶シリコン膜
の上にタングステンシリサイド膜を積層したポリサイド
ゲート電極構造が一般的に用いられてきた。デバイスの
高集積化、高速化を実現するためには、ゲート電極をよ
り低抵抗化する必要があり、そのための技術の開発が進
められている。
【０００３】一例として、タングステンなどの高融点金
属、及びその窒化物のバリア層、多結晶シリコン膜を積
層した、ポリメタルゲートと呼ばれるゲート構造（文
献：Y.Akasaka et al., IEEE Trans. Electron Device
s, ED-43, 1864 (1996))が報告され、低抵抗ゲートの実
現に有効な構造と考えられている。
属、及びその窒化物のバリア層、多結晶シリコン膜を積
層した、ポリメタルゲートと呼ばれるゲート構造（文
献：Y.Akasaka et al., IEEE Trans. Electron Device
s, ED-43, 1864 (1996))が報告され、低抵抗ゲートの実
現に有効な構造と考えられている。
【０００４】また、デバイスの高集積化に伴い、ソー
ス、ドレインへのコンタクトホールとゲート電極との合
わせ余裕がリソグラフィ技術の限界に近づいており、こ
の限界を克服するために自己整合コンタクト(Self Alig
ned Contact：以下ＳＡＣという)技術を適用する要求が
大きくなっている。
ス、ドレインへのコンタクトホールとゲート電極との合
わせ余裕がリソグラフィ技術の限界に近づいており、こ
の限界を克服するために自己整合コンタクト(Self Alig
ned Contact：以下ＳＡＣという)技術を適用する要求が
大きくなっている。
【０００５】このＳＡＣ技術とは、ゲート電極の上部及
びサイドウォールをシリコン窒化膜にて形成し、ソー
ス、ドレイン拡散層に達するコンタクトホールを層間絶
縁膜に形成する際に、これらシリコン窒化膜によりゲー
ト電極がマスクされ、自己整合的にソース、ドレインの
コンタクトホールを形成するものである。
びサイドウォールをシリコン窒化膜にて形成し、ソー
ス、ドレイン拡散層に達するコンタクトホールを層間絶
縁膜に形成する際に、これらシリコン窒化膜によりゲー
ト電極がマスクされ、自己整合的にソース、ドレインの
コンタクトホールを形成するものである。
【０００６】
【発明が解決しようとする課題】シリコン窒化膜のサイ
ドウォールは、パターニングされたポリメタルゲート上
に窒化膜を形成し、異方性エッチングを施すことにより
形成される。この窒化膜は通常減圧ＣＶＤ法で形成され
る。この減圧ＣＶＤ法によるシリコン窒化膜の性膜は通
常700℃以上の高温で行われる。
ドウォールは、パターニングされたポリメタルゲート上
に窒化膜を形成し、異方性エッチングを施すことにより
形成される。この窒化膜は通常減圧ＣＶＤ法で形成され
る。この減圧ＣＶＤ法によるシリコン窒化膜の性膜は通
常700℃以上の高温で行われる。
【０００７】ポリメタルゲート電極においてタングステ
ンを用いた場合、タングステンの露出している側面には
タングステンの酸化膜が形成されている。このようなタ
ングステンの酸化膜が形成されている状態でウエハを高
温にするとウィスカーが発生する。
ンを用いた場合、タングステンの露出している側面には
タングステンの酸化膜が形成されている。このようなタ
ングステンの酸化膜が形成されている状態でウエハを高
温にするとウィスカーが発生する。
【０００８】このウィスカーの発生を抑制するために
は、窒化膜成膜時にタングステン膜の酸化を低減するこ
とが重要であり、そのため、ウエハの挿入温度を550℃
から350℃まで低温化する、あるいはアンモニアを用い
た還元処理を行いタングステン膜の表面に形成されるタ
ングステン酸化膜の酸素を除去するなどの方法が提案さ
れている。しかしながら、ウエハの挿入温度の低温化を
行う場合は、処理時間が長くなることが問題として挙げ
られる。またアンモニア還元処理を行う場合において
は、処理圧力に依存するため、最適な処理条件を設定す
ることが困難である。
は、窒化膜成膜時にタングステン膜の酸化を低減するこ
とが重要であり、そのため、ウエハの挿入温度を550℃
から350℃まで低温化する、あるいはアンモニアを用い
た還元処理を行いタングステン膜の表面に形成されるタ
ングステン酸化膜の酸素を除去するなどの方法が提案さ
れている。しかしながら、ウエハの挿入温度の低温化を
行う場合は、処理時間が長くなることが問題として挙げ
られる。またアンモニア還元処理を行う場合において
は、処理圧力に依存するため、最適な処理条件を設定す
ることが困難である。
【０００９】本発明では、より確実にウィスカーの発生
を抑制する方法を提供することを目的とする。
を抑制する方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本願発明の半導体装置の
製造方法では、半導体基板上に高融点金属膜を形成し、
この高融点金属膜上に第１の窒化膜を形成する。その
後、高融点金属膜および窒化膜をパターニングし、パタ
ーニングされた高融点金属膜の側面を窒化する。
製造方法では、半導体基板上に高融点金属膜を形成し、
この高融点金属膜上に第１の窒化膜を形成する。その
後、高融点金属膜および窒化膜をパターニングし、パタ
ーニングされた高融点金属膜の側面を窒化する。
【００１１】
【発明の実施の形態】以下、図１および図２を用いて本
発明の第１の実施形態について説明する。
発明の第１の実施形態について説明する。
【００１２】まず、図１（ａ）に示されるように、例え
ば厚いシリコン酸化膜からなる素子分離領域２が形成さ
れた半導体基板１上に膜厚1-10nmのゲート酸化膜３、膜
厚50-200nmの多結晶シリコン膜４が順次形成される。ゲ
ート酸化膜３は例えば成膜温度800℃、Ｈ2：Ｏ2：Ｎ2＝
１：１：４の条件で形成される。多結晶シリコン膜４は
例えば縦型ＬＰＣＶＤ（Low Pressure Chemical Vapor
Deposition）装置を用い、成膜温度620℃、圧力0.2Ｔｏ
ｒｒ、反応ガスとしてＳｉＨ4を250ｓｃｃｍの流量で供
給することにより形成される。
ば厚いシリコン酸化膜からなる素子分離領域２が形成さ
れた半導体基板１上に膜厚1-10nmのゲート酸化膜３、膜
厚50-200nmの多結晶シリコン膜４が順次形成される。ゲ
ート酸化膜３は例えば成膜温度800℃、Ｈ2：Ｏ2：Ｎ2＝
１：１：４の条件で形成される。多結晶シリコン膜４は
例えば縦型ＬＰＣＶＤ（Low Pressure Chemical Vapor
Deposition）装置を用い、成膜温度620℃、圧力0.2Ｔｏ
ｒｒ、反応ガスとしてＳｉＨ4を250ｓｃｃｍの流量で供
給することにより形成される。
【００１３】次に、多結晶シリコン膜４にイオンを導入
する。イオンは、例えば、リンイオンが用いられ、15ke
V、5E15cm-2の条件で導入される。リンイオンを導入
後、例えば1000℃で10秒間、活性化熱処理が行われる。
する。イオンは、例えば、リンイオンが用いられ、15ke
V、5E15cm-2の条件で導入される。リンイオンを導入
後、例えば1000℃で10秒間、活性化熱処理が行われる。
【００１４】イオンとしては、リンのほかに、砒素やボ
ロンなどを用いることも可能である。砒素を用いる場合
は、40ekV、5E15cm-2で、ボロンを用いる場合は、10ke
V、2E15cm-2の条件でそれぞれ導入される。活性加熱処
理の条件はリンイオンの場合と同様である。
ロンなどを用いることも可能である。砒素を用いる場合
は、40ekV、5E15cm-2で、ボロンを用いる場合は、10ke
V、2E15cm-2の条件でそれぞれ導入される。活性加熱処
理の条件はリンイオンの場合と同様である。
【００１５】また、多結晶シリコン膜４の形成方法とし
ては、多結晶シリコン膜形成時にPH 3などを添加する方
法によって不純物の導入された多結晶シリコン膜４を形
成することもできる。
ては、多結晶シリコン膜形成時にPH 3などを添加する方
法によって不純物の導入された多結晶シリコン膜４を形
成することもできる。
【００１６】次に、図１（ｂ）に示されるように、多結
晶シリコン４上にタングステンナイトライド膜５を３-1
0nm成膜する。
晶シリコン４上にタングステンナイトライド膜５を３-1
0nm成膜する。
【００１７】タングステンナイトライド膜５はスパッタ
法により、スパッタパワー0.5kWで、Ar：N2＝１：１の
ガスを使用し、3mTorrの圧力で室温で成膜される。ター
ゲットにはタングステンが用いられる。
法により、スパッタパワー0.5kWで、Ar：N2＝１：１の
ガスを使用し、3mTorrの圧力で室温で成膜される。ター
ゲットにはタングステンが用いられる。
【００１８】次に、タングステンナイトライド膜５上に
タングステン膜６を30-200nm成膜する。タングステン膜
６は、スパッタ法により、スパッタパワー1kWで、Arガ
スを用い、3mTorrの圧力で室温で成膜される。ターゲッ
トにはタングステンが用いられる。
タングステン膜６を30-200nm成膜する。タングステン膜
６は、スパッタ法により、スパッタパワー1kWで、Arガ
スを用い、3mTorrの圧力で室温で成膜される。ターゲッ
トにはタングステンが用いられる。
【００１９】次に、タングステン膜６上にシリコン窒化
膜７を100-300nm成膜する。
膜７を100-300nm成膜する。
【００２０】シリコン窒化膜７は、プラズマＣＶＤ法を
用い、400-500℃で形成される。
用い、400-500℃で形成される。
【００２１】一例として、成膜温度420℃、ＳｉＨ4／Ｎ
2／ＮＨ3＝２４０／６００／１３５０ｓｃｃｍ、３．５
Ｔｏｒｒ、プラズマパワー５００／１７０Ｗの条件で形
成される。
2／ＮＨ3＝２４０／６００／１３５０ｓｃｃｍ、３．５
Ｔｏｒｒ、プラズマパワー５００／１７０Ｗの条件で形
成される。
【００２２】タングステンナイトライド膜５は、タング
ステン膜６と多結晶シリコン膜４との反応を抑制するた
めに用いられる。このため、タングステン膜６と多結晶
シリコン膜４との反応を抑制することのできる膜であれ
ば、例えばチタンナイトライド膜などを用いることも可
能である。
ステン膜６と多結晶シリコン膜４との反応を抑制するた
めに用いられる。このため、タングステン膜６と多結晶
シリコン膜４との反応を抑制することのできる膜であれ
ば、例えばチタンナイトライド膜などを用いることも可
能である。
【００２３】タングステンナイトライド膜を用いる場合
は、タングステン膜６と同一の処理装置内で成膜でき、
ウエハ移動時間を省略できる。
は、タングステン膜６と同一の処理装置内で成膜でき、
ウエハ移動時間を省略できる。
【００２４】また、タングステンナイトライド上にタン
グステンを形成する場合、タングステンのグレインサイ
ズが大きくなりやすく、低比抵抗得られる。
グステンを形成する場合、タングステンのグレインサイ
ズが大きくなりやすく、低比抵抗得られる。
【００２５】また、本実施形態ではタングステン膜６を
用いているが、比較的低抵抗な高融点金属であればタン
グステン膜に変えて用いることも可能である。
用いているが、比較的低抵抗な高融点金属であればタン
グステン膜に変えて用いることも可能である。
【００２６】次に、図１（ｃ）に示されるように、多結
晶シリコン膜４、タングステンナイトライド膜５、タン
グステン膜５がパターニングされ、多結晶シリコン膜
４’、タングステンナイトライド膜５’、タングステン
膜６’からなる積層電極８が形成される。
晶シリコン膜４、タングステンナイトライド膜５、タン
グステン膜５がパターニングされ、多結晶シリコン膜
４’、タングステンナイトライド膜５’、タングステン
膜６’からなる積層電極８が形成される。
【００２７】このパターニングは、図１（ｂ）に示され
るタングステン膜６上に図示しないレジストパターンを
形成し、このレジストパターンをマスクにして、シリコ
ン窒化膜７を、そしてパターニングされたシリコン窒化
膜をマスクにしてタングステン膜６、タングステンナイ
トライド膜５、多結晶シリコン膜４を異方性エッチング
し除去する。
るタングステン膜６上に図示しないレジストパターンを
形成し、このレジストパターンをマスクにして、シリコ
ン窒化膜７を、そしてパターニングされたシリコン窒化
膜をマスクにしてタングステン膜６、タングステンナイ
トライド膜５、多結晶シリコン膜４を異方性エッチング
し除去する。
【００２８】シリコン窒化膜７のエッチングの条件とし
ては、例えば、ガス：Ｈｅ／ＣＨ2Ｆ2／ＣＦ4、圧力：
７ｍＴｏｒｒ、ＲＦパワー：４５０／５０Ｗが用いられ
る。
ては、例えば、ガス：Ｈｅ／ＣＨ2Ｆ2／ＣＦ4、圧力：
７ｍＴｏｒｒ、ＲＦパワー：４５０／５０Ｗが用いられ
る。
【００２９】タングステン膜６およびタングステンナイ
トライド膜５のエッチングの条件としては、例えば、ガ
ス：ＣＦ4／Ｏ2／Ｃｌ2、圧力５ｍＴｏｒｒ、ＲＦパワ
ー：２００／７５Ｗが用いられる。
トライド膜５のエッチングの条件としては、例えば、ガ
ス：ＣＦ4／Ｏ2／Ｃｌ2、圧力５ｍＴｏｒｒ、ＲＦパワ
ー：２００／７５Ｗが用いられる。
【００３０】多結晶シリコン膜４のエッチングの条件と
しては、例えば、ガス：ＨＢｒ／Ｃｌ2／Ｏ2、圧力５ｍ
Ｔｏｒｒ、ＲＦパワー：２５０／５０Ｗや、ガスＨＢｒ
／Ｏ 2／Ｈｅ、圧力６０ｍＴｏｒｒ、ＲＦパワー：２５
０／５０Ｗが用いられる。
しては、例えば、ガス：ＨＢｒ／Ｃｌ2／Ｏ2、圧力５ｍ
Ｔｏｒｒ、ＲＦパワー：２５０／５０Ｗや、ガスＨＢｒ
／Ｏ 2／Ｈｅ、圧力６０ｍＴｏｒｒ、ＲＦパワー：２５
０／５０Ｗが用いられる。
【００３１】次に、図２（ａ）に示されるように、タン
グステン膜６’の表面を窒化する。タングステン膜６’
を窒化する条件は、プラズマパワー：100-1000W、ガス
流量：NH3 100-1000sccm、Ar 500-2000sccm、圧力：
0.1-10Torrで行われる。本発明においては、低温で窒化
処理を行うことができれば、NH3に限ることなく、例え
ば、N2ガスを用いることも可能である。
グステン膜６’の表面を窒化する。タングステン膜６’
を窒化する条件は、プラズマパワー：100-1000W、ガス
流量：NH3 100-1000sccm、Ar 500-2000sccm、圧力：
0.1-10Torrで行われる。本発明においては、低温で窒化
処理を行うことができれば、NH3に限ることなく、例え
ば、N2ガスを用いることも可能である。
【００３２】この窒化処理により、タングステン膜６’
の表面には、1-10nmのタングステンナイトライド膜１１
が形成される。
の表面には、1-10nmのタングステンナイトライド膜１１
が形成される。
【００３３】なお、この窒化処理により、多結晶シリコ
ン膜４’の側面およびゲート酸化膜３の一部も窒化さ
れ、それぞれシリコン窒化膜（SiNx）１２、シリコン酸
窒化膜（SiONx）１０となる。
ン膜４’の側面およびゲート酸化膜３の一部も窒化さ
れ、それぞれシリコン窒化膜（SiNx）１２、シリコン酸
窒化膜（SiONx）１０となる。
【００３４】その後、リンイオンが基板表面に15keVで4
E13cm-2打ち込まれ、N型の浅い接合１３が形成される。
E13cm-2打ち込まれ、N型の浅い接合１３が形成される。
【００３５】また、P型の浅い接合を形成する場合は、B
F2イオンを5keVで2E15cm-2打ち込むことにより形成する
ことが可能である。
F2イオンを5keVで2E15cm-2打ち込むことにより形成する
ことが可能である。
【００３６】この浅い接合１３は、トランジスタのＬＤ
Ｄ層として用いられるものである。
Ｄ層として用いられるものである。
【００３７】次に、図２（ｃ）に示されるように、積層
電極８の側壁にサイドウォール１５を形成する。このサ
イドウォール１５は、基板全面にシリコン窒化膜を形成
し、基板全面に異方性エッチングを施すことにより形成
される。
電極８の側壁にサイドウォール１５を形成する。このサ
イドウォール１５は、基板全面にシリコン窒化膜を形成
し、基板全面に異方性エッチングを施すことにより形成
される。
【００３８】シリコン窒化膜は、ＬＰＣＶＤ法により、
成膜温度780℃、圧力0.35Torr、ガスNH3/SiH2Cl2=1000/
100sccmの条件で300-2000Å程度の膜厚に形成される。
成膜温度780℃、圧力0.35Torr、ガスNH3/SiH2Cl2=1000/
100sccmの条件で300-2000Å程度の膜厚に形成される。
【００３９】サイドウォール１５の形成の際には、カバ
レージが良好なＬＰＣＶＤ法を用いることが好ましい。
ＬＰＣＶＤ法によるシリコン窒化膜の形成工程では、一
般に高温で処理が行われるが、本願発明では、タングス
テンの側壁を窒化しているためタングステンの側壁から
のウィスカーの発生を抑制することができる。
レージが良好なＬＰＣＶＤ法を用いることが好ましい。
ＬＰＣＶＤ法によるシリコン窒化膜の形成工程では、一
般に高温で処理が行われるが、本願発明では、タングス
テンの側壁を窒化しているためタングステンの側壁から
のウィスカーの発生を抑制することができる。
【００４０】サイドウォール１５を形成した後、このサ
イドウォール１５をマスクにして砒素イオンを50keVで4
E15cm-2打ち込むことにより深い接合１６が形成され
る。
イドウォール１５をマスクにして砒素イオンを50keVで4
E15cm-2打ち込むことにより深い接合１６が形成され
る。
【００４１】また、P型の深い接合を形成する場合は、B
F2イオンを20keVで2E15cm-2打ち込むことにより形成す
ることが可能である。
F2イオンを20keVで2E15cm-2打ち込むことにより形成す
ることが可能である。
【００４２】この深い接合１６は、トランジスタのソー
ス、ドレインとして用いられる拡散層である。
ス、ドレインとして用いられる拡散層である。
【００４３】第１の実施形態では、タングステン膜６’
の側面にサイドウォール１５が形成される前に、タング
ステン膜６’の側面を窒化処理し、タングステンナイト
ライド膜を形成している。このため、サイドウォール１
５の形成時にタングステン膜６’の側面の酸化を抑制で
き、ウィスカーが発生することを抑制できる。
の側面にサイドウォール１５が形成される前に、タング
ステン膜６’の側面を窒化処理し、タングステンナイト
ライド膜を形成している。このため、サイドウォール１
５の形成時にタングステン膜６’の側面の酸化を抑制で
き、ウィスカーが発生することを抑制できる。
【００４４】なお、第１の実施形態では、積層電極８の
構造として、多結晶シリコン膜４’、タングステンナイ
トライド膜５’、タングステン膜６’の３層の積層構造
としているが、この形態に限らず、例えば、タングステ
ンナイトライド膜とタングステン膜の２層構造とするこ
とも可能である。
構造として、多結晶シリコン膜４’、タングステンナイ
トライド膜５’、タングステン膜６’の３層の積層構造
としているが、この形態に限らず、例えば、タングステ
ンナイトライド膜とタングステン膜の２層構造とするこ
とも可能である。
【００４５】また、本実施形態は、ゲート電極に限ら
ず、配線にも適用可能である。配線に適用する場合は、
第１の実施形態において、ゲート絶縁膜３を形成せず
に、図示しない絶縁膜上に上述の多結晶シリコン膜
４’、タングステンナイトライド膜５’、タングステン
膜６’を形成する。また、配線の構成としては、多結晶
シリコン膜４’を形成せずに、図示しない絶縁膜上にタ
ングステンナイトライド膜５’、タングステン膜６’を
形成した２層構造とすることも可能である。
ず、配線にも適用可能である。配線に適用する場合は、
第１の実施形態において、ゲート絶縁膜３を形成せず
に、図示しない絶縁膜上に上述の多結晶シリコン膜
４’、タングステンナイトライド膜５’、タングステン
膜６’を形成する。また、配線の構成としては、多結晶
シリコン膜４’を形成せずに、図示しない絶縁膜上にタ
ングステンナイトライド膜５’、タングステン膜６’を
形成した２層構造とすることも可能である。
【００４６】
【発明の効果】本発明に係る半導体装置では、積層電極
の露出している側面を窒化処理した後にサイドウォール
を形成している。このため、サイドウォールの形成時に
タングステン膜の側面の酸化を抑制でき、ウィスカーが
発生することを抑制できる。
の露出している側面を窒化処理した後にサイドウォール
を形成している。このため、サイドウォールの形成時に
タングステン膜の側面の酸化を抑制でき、ウィスカーが
発生することを抑制できる。
【図１】本発明の第１の実施形態における製造工程を説
明する断面図である。
明する断面図である。
【図２】本発明の第１の実施形態における製造工程を説
明する断面図である。
明する断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ 多結晶シリコン膜 ５ タングステンナイトライド膜 ６ タングステン膜 ７ シリコン窒化膜 ８ 積層電極 １０ シリコン窒化膜 １１ タングステンナイトライド膜 １２ シリコン窒化膜 １３ 浅い接合 １５ サイドウォール １６ 深い接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｒ 29/43 29/62 Ｇ 29/78 29/78 ３０１Ｇ Ｆターム(参考） 4M104 BB01 BB33 CC05 DD04 DD26 DD28 DD37 DD43 DD66 DD67 DD79 DD80 DD88 EE05 EE09 EE17 FF13 FF18 GG09 HH05 HH16 HH20 5F004 AA16 DB00 DB07 EA13 EB02 FA02 5F033 HH04 HH19 HH33 HH34 MM05 MM08 MM13 PP09 PP15 QQ08 QQ10 QQ13 QQ16 VV06 XX00 XX10 XX20 XX28 5F040 DA14 DC01 EC02 EC03 EC04 EC05 EC07 EC19 EF02 EJ02 EJ03 EJ04 EK01 FA04 FA07 FA18 FB02 FC02 FC21 5F058 BD09 BF41 BF64
Claims (7)
- 【請求項１】 半導体基板上に高融点金属膜を形成する
工程と、 前記高融点金属膜上に第１の窒化膜を形成する工程と、 前記高融点金属膜および前記窒化膜をパターニングする
工程と、 パターニングされた前記高融点金属膜の側面を窒化する
工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記高融点金属膜は前記半導体基板上に形成さ
れた多結晶シリコン膜上に、この多結晶シリコン膜との
反応を抑制するバリア膜を介して形成されることを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、さらに、前記高融点金属膜の窒化された側面を
覆う窒化膜を形成する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、前記高融点金属膜の側面を窒化する工程は、ア
ンモニアを用いたプラズマ窒化処理により行われること
を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、さらに、前記高融点金属膜の窒化された側面を
覆う窒化膜を、減圧ＣＶＤ法により形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、前記高融点金属はタングステンであることを特
徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に高融点金属膜を形成する工程と、 前記高融点金属膜上に窒化膜を形成する工程と、 前記窒化膜および前記高融点金属膜をパターニングする
工程と、 パターニングされて露出した前記高融点金属膜の側面を
窒化する工程と、 窒化された前記高融点金属膜の側壁に窒化膜のサイドウ
ォールを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275207A JP2002093743A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置の製造方法 |
| US09/706,791 US6686277B1 (en) | 2000-09-11 | 2000-11-07 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275207A JP2002093743A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093743A true JP2002093743A (ja) | 2002-03-29 |
Family
ID=18760864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000275207A Pending JP2002093743A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6686277B1 (ja) |
| JP (1) | JP2002093743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984575B2 (en) | 2002-12-20 | 2006-01-10 | Renesas Technology Corp. | Fabrication process of a semiconductor integrated circuit device |
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| JP2004221459A (ja) * | 2003-01-17 | 2004-08-05 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US20040155268A1 (en) * | 2003-02-06 | 2004-08-12 | Infineon Technologies North America Corp. | Method and apparatus for improving the electrical resistance of conductive paths |
| JP4299852B2 (ja) * | 2006-10-11 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2014053557A (ja) | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN111816561A (zh) * | 2020-06-05 | 2020-10-23 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
| CN113130636B (zh) * | 2021-04-15 | 2022-06-17 | 长鑫存储技术有限公司 | 半导体器件的制造方法及其半导体器件 |
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| FR2670605B1 (fr) * | 1990-12-13 | 1993-04-09 | France Etat | Procede de realisation d'une barriere de diffusion electriquement conductrice a l'interface metal/silicium d'un transistor mos et transistor correspondant. |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US5612249A (en) * | 1996-05-14 | 1997-03-18 | Advanced Micro Devices, Inc. | Post-gate LOCOS |
| US5923999A (en) * | 1996-10-29 | 1999-07-13 | International Business Machines Corporation | Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device |
| TW377461B (en) * | 1998-06-19 | 1999-12-21 | Promos Technologies Inc | Method of manufacturing gates |
| US6144071A (en) * | 1998-09-03 | 2000-11-07 | Advanced Micro Devices, Inc. | Ultrathin silicon nitride containing sidewall spacers for improved transistor performance |
| US6323519B1 (en) * | 1998-10-23 | 2001-11-27 | Advanced Micro Devices, Inc. | Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process |
| US6200870B1 (en) * | 1998-11-09 | 2001-03-13 | United Microelectronics Corp. | Method for forming gate |
| KR100327432B1 (ko) * | 1999-02-22 | 2002-03-13 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| US6255698B1 (en) * | 1999-04-28 | 2001-07-03 | Advanced Micro Devices, Inc. | Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit |
| US6265297B1 (en) * | 1999-09-01 | 2001-07-24 | Micron Technology, Inc. | Ammonia passivation of metal gate electrodes to inhibit oxidation of metal |
| US6180501B1 (en) * | 1999-10-14 | 2001-01-30 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a double-polysilicon gate structure for a sub-quarter micron self-aligned-titanium silicide process |
| US6277719B1 (en) * | 1999-11-15 | 2001-08-21 | Vanguard International Semiconductor Corporation | Method for fabricating a low resistance Poly-Si/metal gate |
-
2000
- 2000-09-11 JP JP2000275207A patent/JP2002093743A/ja active Pending
- 2000-11-07 US US09/706,791 patent/US6686277B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984575B2 (en) | 2002-12-20 | 2006-01-10 | Renesas Technology Corp. | Fabrication process of a semiconductor integrated circuit device |
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| Publication number | Publication date |
|---|---|
| US6686277B1 (en) | 2004-02-03 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |