JP2002025944A - 半導体素子の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ＴｉＳｉ2層の形成時、Ｔｉ蒸着厚さを厚く
し且つ接合部内のＳｉ原子消耗を最小化することによ
り、コンタクト抵抗を低め接合部の漏洩電流特性を向上
させて超高集積半導体素子の製造を実現することができ
る半導体素子の製造方法を提供すること。 【解決手段】 本発明に係る半導体素子の製造方法は、
素子分離膜、ゲート及び接合部が形成された半導体基板
を提供し、ゲートの上部にはマスク絶縁膜を、両側壁に
はゲートスペーサを形成する段階と、接合部の露出した
表面にシリコン層を形成する段階と、ＴｉＣｌ4気体と
Ｈ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着すると
共に、シリコン層上にＴｉＳｉ2層を形成する段階と、
ＴｉＳｉ2層を形成した後、反応せずに残っているＴｉ
層を除去する段階とを含んでなる。
し且つ接合部内のＳｉ原子消耗を最小化することによ
り、コンタクト抵抗を低め接合部の漏洩電流特性を向上
させて超高集積半導体素子の製造を実現することができ
る半導体素子の製造方法を提供すること。 【解決手段】 本発明に係る半導体素子の製造方法は、
素子分離膜、ゲート及び接合部が形成された半導体基板
を提供し、ゲートの上部にはマスク絶縁膜を、両側壁に
はゲートスペーサを形成する段階と、接合部の露出した
表面にシリコン層を形成する段階と、ＴｉＣｌ4気体と
Ｈ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着すると
共に、シリコン層上にＴｉＳｉ2層を形成する段階と、
ＴｉＳｉ2層を形成した後、反応せずに残っているＴｉ
層を除去する段階とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に接合部と金属配線とのコンタクト抵抗を
低めるために採用されるサリサイド(salicide)工程によ
りＴｉＳｉ2層を形成するに際して、工程を単純化し且
つ接合部のシリコン原子消耗量を減らすことができる半
導体素子の製造方法に関する。
法に係り、特に接合部と金属配線とのコンタクト抵抗を
低めるために採用されるサリサイド(salicide)工程によ
りＴｉＳｉ2層を形成するに際して、工程を単純化し且
つ接合部のシリコン原子消耗量を減らすことができる半
導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の高集積化、小型
化、高機能化に伴って金属配線と接合部との間にコンタ
クト抵抗を低めるための方案が研究されている。最近、
コンタクト抵抗を低めるための一つの方案として、接合
部の全面にシリサイド層(silicide layer)を形成する方
法を挙げることができる。この方法はサリサイド工程を
利用する。既存のサリサイド工程はＴｉ蒸着工程と後続
熱処理工程の２段階からなるが、この熱処理によってＴ
ｉ原子とＳｉ原子との反応で接合部の表面がシリサイド
化されてＴｉＳｉ2層が形成される。反応に用いられる
ＴｉはＰＶＤ法で蒸着される。前記熱処理は接合部のＳ
ｉ原子消耗を最小化するためにＲＴＰ(RapidThermal Pr
ocessing)を採用する。
化、高機能化に伴って金属配線と接合部との間にコンタ
クト抵抗を低めるための方案が研究されている。最近、
コンタクト抵抗を低めるための一つの方案として、接合
部の全面にシリサイド層(silicide layer)を形成する方
法を挙げることができる。この方法はサリサイド工程を
利用する。既存のサリサイド工程はＴｉ蒸着工程と後続
熱処理工程の２段階からなるが、この熱処理によってＴ
ｉ原子とＳｉ原子との反応で接合部の表面がシリサイド
化されてＴｉＳｉ2層が形成される。反応に用いられる
ＴｉはＰＶＤ法で蒸着される。前記熱処理は接合部のＳ
ｉ原子消耗を最小化するためにＲＴＰ(RapidThermal Pr
ocessing)を採用する。
【０００３】接合部の表面にＴｉＳｉ2層を形成するこ
とによりコンタクト抵抗を低めることができるという長
所がある一方、ＴｉＳｉ2層の形成過程中に伴われるＳ
ｉ原子消耗によって接合部の機能が低下するという問題
がある。即ち、ＴｉＳｉ2層はＴｉ原子とＳｉ原子との
反応で形成されるために、Ｓｉ原子の消耗は回避するこ
とができない。これはＴｉＳｉ2層を形成するために、
通常Ｔｉ原子の量に対して約２.３倍に該当するＳｉ原
子の量を必要とするので、接合部のＳｉ原子の消耗量が
多くならざるをえない。そして、接合部内のＳｉ原子消
耗を最小とするには、Ｔｉの蒸着厚さをできる限り薄く
しなければならない。ところが、このような場合、素子
の動作に必要な低い抵抗を得ることができず、これを解
決するために厚さを厚くすると、Ｓｉ原子消耗により漏
洩電流特性が低下してしまう。このように相反した論理
によって薄い接合部を要求する超高集積半導体素子を製
造するのに限界がある。従って、高集積化、小型化及び
高機能化が趨勢にある次世代半導体素子のためにはＴｉ
蒸着厚さを厚くすると共に接合部内のＳｉ原子消耗を最
小化する方案が必要である。
とによりコンタクト抵抗を低めることができるという長
所がある一方、ＴｉＳｉ2層の形成過程中に伴われるＳ
ｉ原子消耗によって接合部の機能が低下するという問題
がある。即ち、ＴｉＳｉ2層はＴｉ原子とＳｉ原子との
反応で形成されるために、Ｓｉ原子の消耗は回避するこ
とができない。これはＴｉＳｉ2層を形成するために、
通常Ｔｉ原子の量に対して約２.３倍に該当するＳｉ原
子の量を必要とするので、接合部のＳｉ原子の消耗量が
多くならざるをえない。そして、接合部内のＳｉ原子消
耗を最小とするには、Ｔｉの蒸着厚さをできる限り薄く
しなければならない。ところが、このような場合、素子
の動作に必要な低い抵抗を得ることができず、これを解
決するために厚さを厚くすると、Ｓｉ原子消耗により漏
洩電流特性が低下してしまう。このように相反した論理
によって薄い接合部を要求する超高集積半導体素子を製
造するのに限界がある。従って、高集積化、小型化及び
高機能化が趨勢にある次世代半導体素子のためにはＴｉ
蒸着厚さを厚くすると共に接合部内のＳｉ原子消耗を最
小化する方案が必要である。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、ＴｉＳｉ2層の形成時、Ｔｉ蒸着厚さを厚くし且つ
接合部内のＳｉ原子消耗を最小化することにより、コン
タクト抵抗を低め接合部の漏洩電流特性を向上させて超
高集積半導体素子の製造を実現することができる半導体
素子の製造方法を提供することにある。
は、ＴｉＳｉ2層の形成時、Ｔｉ蒸着厚さを厚くし且つ
接合部内のＳｉ原子消耗を最小化することにより、コン
タクト抵抗を低め接合部の漏洩電流特性を向上させて超
高集積半導体素子の製造を実現することができる半導体
素子の製造方法を提供することにある。
【０００５】本発明の他の目的は、ＴｉＣｌ4気体とＨ2
気体を用いたプラズマＣＶＤ法でＴｉを蒸着すると同時
に接合部の表面にＴｉＳｉ2層を形成することにより、
工程の単純化を図って生産性を向上させることができる
半導体素子の製造方法を提供することにある。
気体を用いたプラズマＣＶＤ法でＴｉを蒸着すると同時
に接合部の表面にＴｉＳｉ2層を形成することにより、
工程の単純化を図って生産性を向上させることができる
半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体素子
の製造方法は、ＴｉＳｉ2層を形成するための半導体基
板を提供する段階と、ＴｉＣｌ4気体とＨ2気体を用いた
プラズマＣＶＤ法でＴｉを蒸着すると共に、半導体基板
の表面にＴｉＳｉ2層を形成する段階とを含んでなる。
の製造方法は、ＴｉＳｉ2層を形成するための半導体基
板を提供する段階と、ＴｉＣｌ4気体とＨ2気体を用いた
プラズマＣＶＤ法でＴｉを蒸着すると共に、半導体基板
の表面にＴｉＳｉ2層を形成する段階とを含んでなる。
【０００７】また、本発明に係る半導体素子の製造方法
は、素子分離膜、ゲート及び接合部が形成された半導体
基板を提供し、ゲートの上部にはマスク絶縁膜を、両側
壁にはゲートスペーサを形成する段階と、接合部の露出
した表面にシリコン層を形成する段階と、ＴｉＣｌ4気
体とＨ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着す
ると共に、シリコン層上にＴｉＳｉ2層を形成する段階
と、ＴｉＳｉ2層を形成した後、反応せずに残っている
Ｔｉ層を除去する段階とを含んでなる。
は、素子分離膜、ゲート及び接合部が形成された半導体
基板を提供し、ゲートの上部にはマスク絶縁膜を、両側
壁にはゲートスペーサを形成する段階と、接合部の露出
した表面にシリコン層を形成する段階と、ＴｉＣｌ4気
体とＨ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着す
ると共に、シリコン層上にＴｉＳｉ2層を形成する段階
と、ＴｉＳｉ2層を形成した後、反応せずに残っている
Ｔｉ層を除去する段階とを含んでなる。
【０００８】前記において、シリコン層は選択的反応気
体としてＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3及びＳｉ
Ｃｌ4のいずれか一種を使用するＳＥＧ法で形成する。
体としてＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3及びＳｉ
Ｃｌ4のいずれか一種を使用するＳＥＧ法で形成する。
【０００９】ＴｉＳｉ2層は電力を１００〜５００Ｗａ
ｔｔとし、圧力を２〜２０Ｔｏｒｒとし、半導体基板の
温度を４００〜７００℃とし、ＴｉＣｌ4気体を１０〜
１００ｍｇ／ｍｉｎの流量で流し、Ｈ2気体を１０００
〜３０００ｓｃｃｍの流量で流し、Ａｒを１００〜５０
００ｓｃｃｍの流量で流して形成する。
ｔｔとし、圧力を２〜２０Ｔｏｒｒとし、半導体基板の
温度を４００〜７００℃とし、ＴｉＣｌ4気体を１０〜
１００ｍｇ／ｍｉｎの流量で流し、Ｈ2気体を１０００
〜３０００ｓｃｃｍの流量で流し、Ａｒを１００〜５０
００ｓｃｃｍの流量で流して形成する。
【００１０】
【発明の実施の形態】以下、本発明を添付図に基づいて
詳細に説明する。
詳細に説明する。
【００１１】図１ａ乃至図１ｄは本発明の第１実施例に
係る半導体素子の製造方法を説明するための素子の断面
図である。
係る半導体素子の製造方法を説明するための素子の断面
図である。
【００１２】図１ａを参照すると、半導体基板１１に素
子分離膜１２を形成してアクティブ領域を定義する。ア
クティブ領域の半導体基板１１の一部分上にゲート酸化
膜１３を形成し、ゲート酸化膜１３上にポリシリコン層
１４ａと金属層１４ｂとが積層されたゲート１４を形成
する。ゲート１４上にはマスク絶縁膜１５を形成し、ゲ
ート１４の両側壁にはゲートスペーサ１６を形成する。
ゲート１４と素子分離膜１２との間の半導体基板１１に
は接合部１７を形成する。
子分離膜１２を形成してアクティブ領域を定義する。ア
クティブ領域の半導体基板１１の一部分上にゲート酸化
膜１３を形成し、ゲート酸化膜１３上にポリシリコン層
１４ａと金属層１４ｂとが積層されたゲート１４を形成
する。ゲート１４上にはマスク絶縁膜１５を形成し、ゲ
ート１４の両側壁にはゲートスペーサ１６を形成する。
ゲート１４と素子分離膜１２との間の半導体基板１１に
は接合部１７を形成する。
【００１３】前記素子分離膜１２は主に酸化物で形成
し、マスク絶縁膜１５及びゲートスペーサ１６は酸化
物、窒化物、これらの混合物またはこれらの積層構造で
形成することができる。
し、マスク絶縁膜１５及びゲートスペーサ１６は酸化
物、窒化物、これらの混合物またはこれらの積層構造で
形成することができる。
【００１４】図１ｂを参照すると、接合部１７の露出し
た表面にシリコン層１８を形成する。シリコン層１８の
形成により、接合部１７はＥＳＤ(elevated source/dra
in)構造となる。
た表面にシリコン層１８を形成する。シリコン層１８の
形成により、接合部１７はＥＳＤ(elevated source/dra
in)構造となる。
【００１５】ここで、前記シリコン層１８はゲート１４
の形成された全体構造上にシリコンを蒸着した後、接合
部１７上にのみ残るようにパターニングして形成する
か、ＳＥＧ(selective epitaxial growth)法で接合部１
７の露出した表面にシリコンを成長させて形成する。
の形成された全体構造上にシリコンを蒸着した後、接合
部１７上にのみ残るようにパターニングして形成する
か、ＳＥＧ(selective epitaxial growth)法で接合部１
７の露出した表面にシリコンを成長させて形成する。
【００１６】ＳＥＧ法でシリコン層１８を形成する場
合、反応気体としてＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣ
ｌ3、ＳｉＣｌ4などを使用する。
合、反応気体としてＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣ
ｌ3、ＳｉＣｌ4などを使用する。
【００１７】図１ｃを参照すると、接合部１７と金属配
線とのコンタクト抵抗を低めるために、ＴｉＣｌ4気体
とＨ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着して
シリコン層１８上にＳｉＴｉ2層１９を形成する。Ｔｉ
Ｓｉ2層１９を形成した後は、素子分離膜１２、マスク
絶縁膜１５及びゲートスペーサ１６などの絶縁物質から
なる部分で反応せずに残っているＴｉ層（図示せず）を
除去する。
線とのコンタクト抵抗を低めるために、ＴｉＣｌ4気体
とＨ2気体を用いたプラズマＣＶＤ法でＴｉを蒸着して
シリコン層１８上にＳｉＴｉ2層１９を形成する。Ｔｉ
Ｓｉ2層１９を形成した後は、素子分離膜１２、マスク
絶縁膜１５及びゲートスペーサ１６などの絶縁物質から
なる部分で反応せずに残っているＴｉ層（図示せず）を
除去する。
【００１８】ここで、前記ＴｉＳｉ2層１９は、Ｔｉの
蒸着と同時にＴｉ原子がシリコン層１８のＳｉ原子と反
応して、Ｔｉ蒸着と同時にシリコン層１８上に形成され
る。Ｔｉ原子とＳｉ原子の反応が容易に起こるようにす
るため、プラズマＣＶＤのための電力を１００〜５００
Ｗａｔｔとし、圧力を２〜２０Ｔｏｒｒとし、半導体基
板１１の温度を４００〜７００℃とする。この際、Ｔｉ
Ｃｌ4気体は１０〜１００ｍｇ／ｍｉｎの流量で流し、
Ｈ2気体は１０００〜３０００ｓｃｃｍの流量で流す。
これら気体の他にも不活性ガスとしてＡｒを１００〜５
０００ｓｃｃｍの流量で流す。
蒸着と同時にＴｉ原子がシリコン層１８のＳｉ原子と反
応して、Ｔｉ蒸着と同時にシリコン層１８上に形成され
る。Ｔｉ原子とＳｉ原子の反応が容易に起こるようにす
るため、プラズマＣＶＤのための電力を１００〜５００
Ｗａｔｔとし、圧力を２〜２０Ｔｏｒｒとし、半導体基
板１１の温度を４００〜７００℃とする。この際、Ｔｉ
Ｃｌ4気体は１０〜１００ｍｇ／ｍｉｎの流量で流し、
Ｈ2気体は１０００〜３０００ｓｃｃｍの流量で流す。
これら気体の他にも不活性ガスとしてＡｒを１００〜５
０００ｓｃｃｍの流量で流す。
【００１９】一方、未反応Ｔｉ層を除去した後、ＴｉＳ
ｉ2層１９の比抵抗を低める目的で７００〜９００℃の
温度で熱処理を行うことにより、ＴｉＳｉ2層１９をＣ
５４相に相転移することができる。
ｉ2層１９の比抵抗を低める目的で７００〜９００℃の
温度で熱処理を行うことにより、ＴｉＳｉ2層１９をＣ
５４相に相転移することができる。
【００２０】図１ｄを参照すると、ＴｉＳｉ2層１９を
含む全体構造上に層間絶縁膜２０を形成し、ＴｉＳｉ2
層１９の一部が露出されるように層間絶縁膜２０の一部
を除去してコンタクトホール２１を形成する。
含む全体構造上に層間絶縁膜２０を形成し、ＴｉＳｉ2
層１９の一部が露出されるように層間絶縁膜２０の一部
を除去してコンタクトホール２１を形成する。
【００２１】その後、コンタクトホール２１を含む層間
絶縁膜２０上に金属のような導電性物質の蒸着及びパタ
ーニングで接合部１７と電気的に連結される金属配線
（図示せず）を形成する工程を行う。
絶縁膜２０上に金属のような導電性物質の蒸着及びパタ
ーニングで接合部１７と電気的に連結される金属配線
（図示せず）を形成する工程を行う。
【００２２】前記本発明の技術的要旨は、ＴｉＣｌ4気
体とＨ2気体を用いたプラズマＣＶＤ法でＴｉ蒸着と同
時に接合部１７の表面にＴｉＳｉ2層１９を形成するこ
とと、ＴｉＳｉ2層１９を形成する前に接合部１７内の
Ｓｉ原子消耗に対する犠牲膜の役割を果たすシリコン層
１８を形成してＴｉＳｉ2層１９を形成する際、接合部
１７内のＳｉ原子消耗を防止することである。
体とＨ2気体を用いたプラズマＣＶＤ法でＴｉ蒸着と同
時に接合部１７の表面にＴｉＳｉ2層１９を形成するこ
とと、ＴｉＳｉ2層１９を形成する前に接合部１７内の
Ｓｉ原子消耗に対する犠牲膜の役割を果たすシリコン層
１８を形成してＴｉＳｉ2層１９を形成する際、接合部
１７内のＳｉ原子消耗を防止することである。
【００２３】かかる本発明の技術的要旨は、ＴｉＳｉ2
形成工程を必要とする全ての半導体素子製造工程に適用
することができる。
形成工程を必要とする全ての半導体素子製造工程に適用
することができる。
【００２４】本発明の技術的要旨を適用する第２実施例
として、図１ｂで説明したシリコン層１８の形成工程無
しに図１ｃで説明したＴｉＣｌ4気体とＨ2気体を用いた
プラズマＣＶＤ法でＴｉを蒸着すると同時に、接合部１
７の表面にＴｉＳｉ2層１９を形成する方法を挙げるこ
とができる。このような方法でＴｉＳｉ2層を形成する
場合、接合部17内のＳｉ原子消耗は前述した本発明の第
１実施例より多く発生するが、Ｔｉ蒸着と同時にＴｉＳ
ｉ2層１９を形成することができて、既存の方法に比べ
て工程をより単純化することができる。
として、図１ｂで説明したシリコン層１８の形成工程無
しに図１ｃで説明したＴｉＣｌ4気体とＨ2気体を用いた
プラズマＣＶＤ法でＴｉを蒸着すると同時に、接合部１
７の表面にＴｉＳｉ2層１９を形成する方法を挙げるこ
とができる。このような方法でＴｉＳｉ2層を形成する
場合、接合部17内のＳｉ原子消耗は前述した本発明の第
１実施例より多く発生するが、Ｔｉ蒸着と同時にＴｉＳ
ｉ2層１９を形成することができて、既存の方法に比べ
て工程をより単純化することができる。
【００２５】本発明の技術的要旨を適用する第３実施例
として、図１ａで説明したゲート１４をポリシリコンの
みで形成し、その表面を露出させ、図１ｃで説明したＴ
ｉＣｌ4気体とＨ2気体を用いたプラズマＣＶＤ法でＴｉ
を蒸着すると同時に、接合部１７の表面は勿論、ポリシ
リコンゲート１４の表面にもＴｉＳｉ2層１９を形成す
る方法を挙げることができる。このような方法でＴｉＳ
ｉ2層１９を形成する場合、接合部１７内のＳｉ原子消
耗は前記本発明の第１実施例より多く発生するが、ゲー
ト１４の抵抗を低めるための別途の金属層１４ｂ形成工
程が不要であり、Ｔｉ蒸着と同時にＴｉＳｉ2層１９を
形成することができて、既存の方法に比べて工程を更に
単純化することができる。
として、図１ａで説明したゲート１４をポリシリコンの
みで形成し、その表面を露出させ、図１ｃで説明したＴ
ｉＣｌ4気体とＨ2気体を用いたプラズマＣＶＤ法でＴｉ
を蒸着すると同時に、接合部１７の表面は勿論、ポリシ
リコンゲート１４の表面にもＴｉＳｉ2層１９を形成す
る方法を挙げることができる。このような方法でＴｉＳ
ｉ2層１９を形成する場合、接合部１７内のＳｉ原子消
耗は前記本発明の第１実施例より多く発生するが、ゲー
ト１４の抵抗を低めるための別途の金属層１４ｂ形成工
程が不要であり、Ｔｉ蒸着と同時にＴｉＳｉ2層１９を
形成することができて、既存の方法に比べて工程を更に
単純化することができる。
【００２６】本発明の技術的要旨を適用する第４実施例
として、図１ａで説明したゲート１４をポリシリコンの
みで形成し、その表面を露出させ、図１ｂで説明したシ
リコン層１８をＳＥＧ法で成長させて接合部１７は勿論
のこと、ポリシリコンゲート１４の表面にも形成し、図
１ｃで説明したＴｉＣｌ4気体とＨ2気体を用いたプラズ
マＣＶＤ法でＴｉを蒸着すると同時に、接合部１７上の
シリコン層１８表面は勿論、ポリシリコンゲート１４上
のシリコン層１８表面にＴｉＳｉ2層１９をそれぞれ形
成する方法を挙げることができる。このような方法でＴ
ｉＳｉ2層１９を形成する場合、接合部１７内のＳｉ原
子消耗は前述した本発明の第１実施例のようにシリコン
層１８により防止され、ゲート１４の抵抗を低めるため
の別途の金属層１４ｂ形成工程が不要であり、Ｔｉ蒸着
と同時にＴｉＳｉ2層１９を形成することができて、既
存の方法に比べて工程を更に単純化することができる。
として、図１ａで説明したゲート１４をポリシリコンの
みで形成し、その表面を露出させ、図１ｂで説明したシ
リコン層１８をＳＥＧ法で成長させて接合部１７は勿論
のこと、ポリシリコンゲート１４の表面にも形成し、図
１ｃで説明したＴｉＣｌ4気体とＨ2気体を用いたプラズ
マＣＶＤ法でＴｉを蒸着すると同時に、接合部１７上の
シリコン層１８表面は勿論、ポリシリコンゲート１４上
のシリコン層１８表面にＴｉＳｉ2層１９をそれぞれ形
成する方法を挙げることができる。このような方法でＴ
ｉＳｉ2層１９を形成する場合、接合部１７内のＳｉ原
子消耗は前述した本発明の第１実施例のようにシリコン
層１８により防止され、ゲート１４の抵抗を低めるため
の別途の金属層１４ｂ形成工程が不要であり、Ｔｉ蒸着
と同時にＴｉＳｉ2層１９を形成することができて、既
存の方法に比べて工程を更に単純化することができる。
【００２７】本発明の技術的要旨を適用する第５実施例
として、図１ａ乃至図１ｄを参照して説明した本発明の
第１実施例に係る工程段階とは異なり、ＴｉＳｉ2形成
工程を行う前に接合部１７の一部が露出されるコンタク
トホール２１を形成し、金属配線（図示せず）の形成時
にバリアメタル層(barrier metal layer)を形成する方
法を挙げることができる。
として、図１ａ乃至図１ｄを参照して説明した本発明の
第１実施例に係る工程段階とは異なり、ＴｉＳｉ2形成
工程を行う前に接合部１７の一部が露出されるコンタク
トホール２１を形成し、金属配線（図示せず）の形成時
にバリアメタル層(barrier metal layer)を形成する方
法を挙げることができる。
【００２８】
【発明の効果】上述したように、接合部と金属配線との
コンタクト抵抗を低めるために適用されるサリサイド工
程において、ＴｉＣｌ4気体とＨ2気体を用いたプラズマ
ＣＶＤ法でＴｉを蒸着すると同時に、接合部の表面にＴ
ｉＳｉ2層を形成するので、Ｔｉ蒸着後、熱処理により
ＴｉＳｉ2層を形成する既存のサリサイド工程に比べて
工程を単純化することができ、且つ接合部のシリコン原
子消耗量を減らすことができて、漏洩電流特性やコンタ
クト抵抗特性などの半導体素子の電気的特性を向上させ
ると共に、素子の超高集積化を実現することができる。
コンタクト抵抗を低めるために適用されるサリサイド工
程において、ＴｉＣｌ4気体とＨ2気体を用いたプラズマ
ＣＶＤ法でＴｉを蒸着すると同時に、接合部の表面にＴ
ｉＳｉ2層を形成するので、Ｔｉ蒸着後、熱処理により
ＴｉＳｉ2層を形成する既存のサリサイド工程に比べて
工程を単純化することができ、且つ接合部のシリコン原
子消耗量を減らすことができて、漏洩電流特性やコンタ
クト抵抗特性などの半導体素子の電気的特性を向上させ
ると共に、素子の超高集積化を実現することができる。
【図１】図１（ａ）乃至図１（ｄ）は本発明の第1実施
例に係る半導体素子の製造方法を説明するための素子の
断面図である。
例に係る半導体素子の製造方法を説明するための素子の
断面図である。
１１ 半導体基板 １２ 素子分離膜 １３ ゲート電極 １４ ゲート １４ａ ポリシリコン層 １４ｂ 金属層 １５ マスク絶縁膜 １６ ゲートスペーサ １７ 接合部 １８ シリコン層 １９ ＴｉＳｉ2層 ２０ 層間絶縁膜 ２１ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｓ Ｆターム(参考） 4K030 AA03 AA06 AA11 AA17 BA18 BA48 CA04 CA12 DA09 FA01 JA05 JA10 JA16 4M104 BB01 BB25 CC01 CC05 DD02 DD45 DD46 DD78 DD79 DD84 GG09 HH15 5F033 HH04 HH26 HH27 JJ26 KK01 KK26 MM07 PP03 PP04 PP07 PP12 QQ37 QQ70 QQ73 WW03 WW05 WW06 WW07 XX09 5F140 AA10 AA24 BF04 BF11 BF15 BF18 BG08 BG12 BG14 BG20 BG22 BG29 BG34 BG44 BG45 BH06 BJ01 BJ08 BK18 BK30 BK34 BK35 BK38 BK39 CF00 CF04
Claims (12)
- 【請求項１】 ＴｉＳｉ2層を形成するための半導体基
板を提供する段階と、 ＴｉＣｌ4気体とＨ2気体を用いたプラズマＣＶＤ法でＴ
ｉを蒸着すると同時に、前記半導体基板の表面にＴｉＳ
ｉ2層を形成する段階とを含んでなることを特徴とする
半導体素子の製造方法。 - 【請求項２】 前記ＴｉＳｉ2層は、電力を１００〜５
００Ｗａｔｔとし、圧力を２〜２０Ｔｏｒｒとし、前記
半導体基板の温度を４００〜７００℃として形成するこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記ＴｉＣｌ4気体を１０〜１００ｍｇ
／ｍｉｎの流量で流し、前記Ｈ2気体を１０００〜３０
００ｓｃｃｍの流量で流して前記ＴｉＳｉ2層を形成す
ることを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項４】 前記ＴｉＳｉ2層の形成に用いられる前
記気体の他に不活性ガスとしてＡｒを１００〜５０００
ｓｃｃｍの流量で流してプラズマＣＶＤを行うことを特
徴とする請求項１記載の半導体素子の製造方法。 - 【請求項５】 素子分離膜、ゲート及び接合部が形成さ
れた半導体基板を提供し、前記ゲートの上部にはマスク
絶縁膜を、両側壁にはゲートスペーサを形成する段階
と、 前記接合部の露出した表面にシリコン層を形成する段階
と、 ＴｉＣｌ4気体とＨ2気体を用いたプラズマＣＶＤ法でＴ
ｉを蒸着すると共に、前記シリコン層上にＴｉＳｉ2層
を形成する段階と、 前記ＴｉＳｉ2層を形成した後、反応せずに残っている
Ｔｉ層を除去する段階とを含んでなることを特徴とする
半導体素子の製造方法。 - 【請求項６】 前記シリコン層をＳＥＧ法で形成するこ
とを特徴とする請求項５記載の半導体素子の製造方法。 - 【請求項７】 前記ＳＥＧ法によって形成される前記シ
リコン層は、反応気体としてＳｉＨ4、ＳｉＨ2Ｃｌ2、
ＳｉＨＣｌ3及びＳｉＣｌ4のいずれか一種を使用するこ
とを特徴とする請求項５記載の半導体素子の製造方法。 - 【請求項８】 前記ＴｉＳｉ2層は、電力を１００〜５
００Ｗａｔｔとし、圧力を２〜２０Ｔｏｒｒとし、前記
半導体基板の温度を４００〜７００℃として形成するこ
とを特徴とする請求項５記載の半導体素子の製造方法。 - 【請求項９】 前記ＴｉＣｌ4気体を１０〜１００ｍｇ
／ｍｉｎの流量で流し、前記Ｈ2気体を１０００〜３０
００ｓｃｃｍの流量で流して前記ＴｉＳｉ2層を形成す
ることを特徴とする請求項５記載の半導体素子の製造方
法。 - 【請求項１０】 前記ＴｉＳｉ2層の形成に用いられる
前記気体の他に不活性ガスとしてＡｒを１００〜５００
０ｓｃｃｍの流量で流してプラズマＣＶＤを行うことを
特徴とする請求項５記載の半導体素子の製造方法。 - 【請求項１１】 前記未反応されたＴｉ層を除去した
後、前記ＴｉＳｉ2層を熱処理する段階をさらに含むこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項１２】 前記熱処理は７００〜９００℃の温度
で行って前記ＴｉＳｉ2層をＣ５４相に相転移すること
を特徴とする請求項１１記載の半導体素子の製造方法。
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|---|---|---|---|
| KR10-2000-0036059A KR100407684B1 (ko) | 2000-06-28 | 2000-06-28 | 반도체 소자의 제조 방법 |
| KR2000-36059 | 2000-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025944A true JP2002025944A (ja) | 2002-01-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US6703688B1 (en) * | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6830976B2 (en) * | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6946371B2 (en) * | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) * | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| KR100538806B1 (ko) * | 2003-02-21 | 2005-12-26 | 주식회사 하이닉스반도체 | 에피택셜 ｃ49상의 티타늄실리사이드막을 갖는 반도체소자 및 그 제조 방법 |
| KR100728173B1 (ko) * | 2003-03-07 | 2007-06-13 | 앰버웨이브 시스템즈 코포레이션 | 쉘로우 트렌치 분리법 |
| US7005357B2 (en) * | 2004-01-12 | 2006-02-28 | Advanced Micro Devices, Inc. | Low stress sidewall spacer in integrated circuit technology |
| US7407882B1 (en) * | 2004-08-27 | 2008-08-05 | Spansion Llc | Semiconductor component having a contact structure and method of manufacture |
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|---|---|---|---|---|
| JP2000150886A (ja) * | 1998-09-10 | 2000-05-30 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| JP2809113B2 (ja) * | 1994-09-29 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5972790A (en) * | 1995-06-09 | 1999-10-26 | Tokyo Electron Limited | Method for forming salicides |
| JP3393465B2 (ja) * | 1996-11-13 | 2003-04-07 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JPH10223560A (ja) * | 1997-02-06 | 1998-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR19980068260A (ko) * | 1997-02-17 | 1998-10-15 | 김광호 | 금속실리사이드를 갖는 게이트패턴 형성방법 |
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- 2000-06-28 KR KR10-2000-0036059A patent/KR100407684B1/ko not_active IP Right Cessation
-
2001
- 2001-03-23 JP JP2001085067A patent/JP2002025944A/ja active Pending
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