JP2005294309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005294309A JP2005294309A JP2004103008A JP2004103008A JP2005294309A JP 2005294309 A JP2005294309 A JP 2005294309A JP 2004103008 A JP2004103008 A JP 2004103008A JP 2004103008 A JP2004103008 A JP 2004103008A JP 2005294309 A JP2005294309 A JP 2005294309A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- resist
- dummy gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】半導体基板上にゲート絶縁膜、第1シリコン膜、中間膜、第2シリコン膜の積層膜からなるダミーゲートと、前記ダミーゲートの側面に側面絶縁膜とを形成する工程と、半導体基板表面に不純物拡散層113からなるソース・ドレインを形成する工程と、前記ダミーゲートの上部は露出し、かつ、それ以外の領域の表面はレジストで被覆する工程と、前記レジストをマスクとして前記第2シリコン膜と中間膜を除去する工程と、レジストを除去した後、表面に金属膜115を形成する工程と、前記金属膜と露出した第1シリコン膜104の全部および前記金属膜115と不純物拡散層113の一部のシリコンを反応させて金属シリサイドを選択的に形成する工程を含む製造方法。
【選択図】図10
Description
本発明の第1実施の形態の概要は、図1から図11に示すように、まず、半導体表面101に素子分離絶縁膜102で画定された素子領域の表面にゲート絶縁膜103a、103bを形成する。次に、表面に、第1シリコン膜104、第1シリコン酸化膜105、第2シリコン膜106、第1シリコン窒化膜107を順次堆積する。第1シリコン膜104から第1シリコン窒化膜107の4層積層膜を加工してダミーゲートを形成する。ダミーゲートをマスクとして素子領域の表面に不純物をイオン注入する。次に、第2シリコン酸化膜110と第2シリコン窒化膜111を堆積した後、エッチバックすることでダミーゲートの側面に側面絶縁膜121を形成する。エッチバックしたときに第1リコン窒化膜107も除去されてダミーゲートの最上層は第2シリコン膜106となる。ダミーゲートと側面絶縁膜121をマスクとして前記素子領域の表面に不純物をイオン注入し、熱処理をおこなうことで不純物が活性化されてソース・ドレインとなる。次に、表面に第2レジスト膜114を堆積し、露光をおこなうことでダミーゲートの表面を露出させる。第2レジスト膜114をマスクに第2シリコン膜106と第一シリコン酸化膜105を除去し、第1シリコン膜104の表面を露出させる。第2レジスト膜114を除去した後、表面にニッケル膜115を堆積し、熱処理をおこなうことでニッケル膜115とシリコンが反応してニッケルシリサイド層116となる。ソース・ドレイン上では表面がニッケルシリサイド層116、116となり、ダミーゲートでは第1シリコン膜104が全てニッケルシリサイド層116に変化してゲート電極となる。
図13から図17は、本発明の第2実施の形態の半導体装置の製造方法を順を追って説明する断面図である。ここでは、論理演算をおこなうロジック領域251と情報を蓄積するメモリ領域252を例として示す。第1実施の形態とほぼ同じ工程の説明は省略する。膜厚500nmの第2レジスト214を塗布する(図13参照)。図13は、第1実施の形態の図7に対応する。ロジック領域251では、ダミーゲートの占める割合が小さいために、ダミーゲートのない領域は第2レジスト214の膜厚は500nmとなるが、ダミーゲートの上の第2レジスト214の膜厚は350nm程度となる。メモリ領域252では、ダミーゲートの占める割合が大きいために、ダミーゲートの上の第2レジスト214の膜厚は500nm程度となる。ダミーゲートのない領域は第2レジスト214の膜厚は650nmとなる。第2レジスト214全面に第1実施の形態と同様に光を適当な時間照射する。ここで現像処理をおこなうと、図13の点線で示したようにロジック領域251はダミーゲートの上部が露出するが、メモリ領域252ではダミーゲートの上部が露出しない。そこで、現像をおこなう前にフォトマスクを用いてメモリ領域のみに適当な時間の露光をおこない、次に現像処理をおこなう(図14参照)。第2実施の形態の図14、15、16、17は、各々、第1実施の形態の図8、9、10、11に対応する。このように、ゲート電極のパターン密度が高い領域を含む半導体装置においても、実施の形態1と同様の効果が得られる。
102、302、402・・・素子分離領域
103a、103b、303、403・・ゲート絶縁膜
104、204、304、404・・・第1シリコン膜
105、205・・・第1シリコン酸化膜
106、206・・・第2シリコン膜
107・・・第1シリコン窒化膜
108・・・第1レジスト
109・・・第1n型拡散層
110・・・第2シリコン酸化膜
111・・・第2シリコン窒化膜
112・・・第2n型拡散層
113、213、314、414・・・n型拡散層
114、214・・・第2レジスト
115・・・ニッケル膜
116・・・ニッケルシリサイド層
121、321・・・側面絶縁膜
151、251・・・ロジック領域
152・・・I/O領域
215、315、415・・・コバルト膜
216、316、416・・・コバルトシリサイド層
252・・・メモリ領域
424・・・第1コバルト膜
425・・・第1コバルトシリサイド層
431・・・層間シリコン窒化膜
432・・・層間シリコン酸化膜
432・・・第2コバルト膜
433・・・第2コバルトシリサイド層
Claims (4)
- 半導体基板上にゲート絶縁膜、第1シリコン膜、中間膜、第2シリコン膜の積層膜からなるダミーゲートと、前記ダミーゲートの側面に側面絶縁膜とを形成する工程と、半導体基板表面に不純物拡散層からなるソース・ドレインを形成する工程と、前記ダミーゲートの上部は露出し、かつ、それ以外の領域の表面はレジストで被覆する工程と、前記レジストをマスクとして前記第2シリコン膜と中間膜を除去する工程と、レジストを除去した後、表面に金属膜を形成する工程と、前記金属膜と露出した第1シリコン膜の全部および前記金属膜と不純物拡散層の一部のシリコンを反応させて金属シリサイドを選択的に形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項1に記載の半導体装置の製造方法において、
前記ソース・ドレインを形成する工程の後、表面にレジスト膜を堆積し、前記レジスト膜に光を照射し、現像処理をおこなって、前記ダミーゲートの上部を露出し、かつ、それ以外の領域の表面をレジストで被覆することを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
半導体基板表面に塗布するレジスト膜の膜厚に差がある場合、厚いレジスト膜の領域に対して、光の照射と現像回数を多くすることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
ダミーゲートの側面の側面絶縁膜は、ダミーゲートを含む半導体表面をシリコン酸化膜とシリコン窒化膜で被覆し、ダミーゲートの第2シリコン膜とソース・ドレイン領域の表面が露出するようにエッチングして形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004103008A JP4676156B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004103008A JP4676156B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005294309A true JP2005294309A (ja) | 2005-10-20 |
JP4676156B2 JP4676156B2 (ja) | 2011-04-27 |
Family
ID=35326949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004103008A Expired - Fee Related JP4676156B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4676156B2 (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01111336A (ja) * | 1987-10-26 | 1989-04-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JPH01173713A (ja) * | 1987-12-28 | 1989-07-10 | Mitsubishi Electric Corp | 半導体装置 |
JPH0453234A (ja) * | 1990-06-20 | 1992-02-20 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0677246A (ja) * | 1990-10-12 | 1994-03-18 | Texas Instr Inc <Ti> | トランジスタ及びその製造方法 |
JPH06140297A (ja) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | レジスト塗布方法 |
JPH11191594A (ja) * | 1997-10-21 | 1999-07-13 | Sony Corp | 半導体装置の製造方法 |
JPH11284179A (ja) * | 1998-03-30 | 1999-10-15 | Sony Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-03-31 JP JP2004103008A patent/JP4676156B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01111336A (ja) * | 1987-10-26 | 1989-04-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JPH01173713A (ja) * | 1987-12-28 | 1989-07-10 | Mitsubishi Electric Corp | 半導体装置 |
JPH0453234A (ja) * | 1990-06-20 | 1992-02-20 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0677246A (ja) * | 1990-10-12 | 1994-03-18 | Texas Instr Inc <Ti> | トランジスタ及びその製造方法 |
JPH06140297A (ja) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | レジスト塗布方法 |
JPH11191594A (ja) * | 1997-10-21 | 1999-07-13 | Sony Corp | 半導体装置の製造方法 |
JPH11284179A (ja) * | 1998-03-30 | 1999-10-15 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4676156B2 (ja) | 2011-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7355281B2 (en) | Method for making semiconductor device having a high-k gate dielectric layer and a metal gate electrode | |
US6091109A (en) | Semiconductor device having different gate oxide thicknesses by implanting halogens in one region and nitrogen in the second region | |
JP4872395B2 (ja) | シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法 | |
JP2006190942A (ja) | マルチゲート絶縁膜を有する半導体装置及びその製造方法 | |
JP2007165558A (ja) | 半導体装置およびその製造方法 | |
JP2006156807A (ja) | 半導体装置およびその製造方法 | |
WO2019041858A1 (zh) | 刻蚀方法、薄膜晶体管的制造方法、工艺设备、显示装置 | |
KR100754262B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP3093620B2 (ja) | 半導体装置の製造方法 | |
US7682971B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2001102443A (ja) | 半導体装置およびその製造方法 | |
JP2007158220A (ja) | 半導体装置の製造方法 | |
JP4676156B2 (ja) | 半導体装置の製造方法 | |
JP2010129926A (ja) | 半導体装置及び半導体装置の製造方法 | |
US6828236B2 (en) | Method for forming silicide wires in a semiconductor device | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
JP5177980B2 (ja) | 半導体装置およびその製造方法 | |
KR100499755B1 (ko) | Mdd 와 선택적 cvd 실리사이드를 갖는 디프서브미크론 cmos 소스/드레인 제조방법 | |
US7534677B2 (en) | Method of fabricating a dual gate oxide | |
JP2950244B2 (ja) | 半導体装置の製造方法 | |
KR100552859B1 (ko) | 반도체 소자의 제조 방법 | |
KR100537186B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
JP2005116864A (ja) | 半導体装置の製造方法 | |
JPH03106072A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080827 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110125 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110127 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140204 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |