JP4872395B2 - シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法 - Google Patents

シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法 Download PDF

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この発明は、シリコン窒化膜又はシリコン酸化窒化膜の上に厚さを異にする複数のシリコン酸化膜を形成する方法と、この方法を利用した容量素子の製法及び半導体装置の製法とに関するものである。
従来、シリコン基板の一主面を覆って形成したシリコン酸化窒化膜に窒素イオンを注入することによりシリコン酸化窒化膜を介してのボロン原子の突抜けを抑制する技術が知られている（例えば、特許文献１参照）。
特開平６−１５１８２９号公報
上記した従来技術によれば、窒素イオンの注入によりシリコン酸化窒化膜中の窒素濃度が高められるため、例えばボロンドープトポリシリコン層からシリコン酸化窒化膜を介してシリコン基板の表面にボロンがドープされるのを防止することができる。しかしながら、特許文献１には、シリコン酸化窒化膜又はシリコン窒化膜に熱酸化処理を施してシリコン酸化膜を形成する点については何等記載されていない。
本願の発明者は、シリコン窒化膜に熱酸化処理を施してシリコン酸化膜を形成する方法を用いてシリコン窒化膜上に厚さが異なる複数のシリコン酸化膜を形成することを試みた。図２２〜２６には、発明者の研究に係るシリコン窒化膜上でのシリコン酸化膜形成法を示す。
図２２の工程では、シリコン基板１の一主面にシリコン酸化膜（応力緩和用のパッド酸化膜）２を熱酸化処理により形成した後、シリコン酸化膜２の上にシリコン窒化膜３をＣＶＤ（ケミカル・ベーパー・デポジション）法により形成する。そして、図２３の工程では、シリコン窒化膜３に熱酸化処理を施してシリコン窒化膜３の上にシリコン酸化膜４を形成する。
図２４の工程では、シリコン酸化膜４の一部分４ａの上にレジスト層５をホトリソグラフィ処理により形成する。そして、レジスト層５をマスクとするウェットエッチング処理によりシリコン酸化膜４を選択的に除去してシリコン酸化膜４の一部４ａをレジスト層５に対応するパターンで残存させる。この後、図２５の工程では、レジスト層５をアッシング処理等により除去する。
図２６の工程では、シリコン窒化膜３に再び熱酸化処理を施す。この結果、シリコン窒化膜３上には、厚いシリコン酸化膜４ａと、薄いシリコン酸化膜４ｂとが形成される。なお、図２４の工程でシリコン酸化膜４を部分４ａ以外の個所にて所定の厚さで残すようにエッチングを行なうことにより図２６の工程ではシリコン酸化膜４ｂの厚さをシリコン酸化膜４ａの厚さに近づけることができる。
図２２〜２６に関して上記したシリコン酸化膜形成法によれば、厚さが異なる複数のシリコン酸化膜をシリコン窒化膜上に形成可能である。しかし、（イ）ウェットエッチング処理では膜厚の制御性が良好でなく、シリコン酸化膜４ｂの厚さを精密に制御するのが困難であること、（ロ）複数回の熱酸化処理が必要であり、処理時間が長くなることなどの問題点がある。
この発明の目的は、シリコン窒化膜又はシリコン酸化窒化膜の上に厚さを異にする複数のシリコン酸化膜を簡単に且つ精度良く形成することができる新規なシリコン酸化膜形成法を提供することにある。
この発明の他の目的は、この発明に係るシリコン酸化膜形成法を用いた容量素子の製法と、この発明に係るシリコン酸化膜形成法を用いたＭＯＳ型トランジスタ等の半導体装置の製法とを提供することにある。
この発明に係るシリコン酸化膜形成法は、
基板の一主面を覆ってシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
前記シリコン窒化膜又はシリコン酸化窒化膜の上に所定のパターンに従ってイオン注入マスクを形成する工程と、
前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜に注入する工程と、
前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記不純物イオンが注入された個所には第１のシリコン酸化膜を、前記不純物イオン注入されなかった個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と
を含むものである。
この発明のシリコン酸化膜形成法によれば、シリコン窒化膜又はシリコン酸化窒化膜に酸化速度変更用の不純物イオンを選択的に注入した後、シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施して厚さが異なる第１及び第２のシリコン酸化膜を形成するようにしたので、不純物イオンの注入量を適宜設定することで厚さを異にする複数種類のシリコン酸化膜を１回の熱処理により簡単に形成することができる。また、制御性が良好でないウェットエッチング処理を用いなくて済むので、シリコン酸化膜の厚さを酸化条件だけで精密に制御することができる。
この発明のシリコン酸化膜形成法において、前記選択的イオン注入処理では酸化速度変更用の不純物イオンとして不活性元素又は窒素のイオンを用い、前記第１及び第２のシリコン酸化膜を形成する工程では前記第１のシリコン酸化膜を前記第２のシリコン酸化膜より薄く形成するようにしてもよい。このようにすると、シリコン窒化膜又はシリコン酸化窒化膜において酸化速度を減少すべき部分に不活性元素又は窒素のイオンを注入することで簡単に第１のシリコン酸化膜の厚さを第２のシリコン酸化膜より所望量だけ薄くすることができる。不活性元素のイオンとしては、例えばアルゴン（Ａｒ）イオンを用いることができる。
この発明に係る容量素子の製法は、
基板の絶縁性表面の上に第１の導電材層を形成する工程と、
前記第１の導電材層の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
前記シリコン窒化膜又はシリコン酸化窒化膜の上に所定のパターンに従ってイオン注入マスクを形成する工程と、
前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜に注入する工程と、
前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記不純物イオンが注入された個所には第１のシリコン酸化膜を、前記不純物イオン注入されなかった個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
前記第１及び第２のシリコン酸化膜を覆って第２の導電材層を形成する工程と、
前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１のシリコン酸化膜と前記第２の導電材層とを含む第１の積層を第１の容量素子パターンに従ってパターニングすることにより前記シリコン窒化膜又はシリコン酸化窒化膜の第１の残存部と前記第１のシリコン酸化膜の残存部とにより第１の容量素子の容量絶縁膜を、前記第２の導電材層の第１の残存部により前記第１の容量素子の上方電極層をそれぞれ形成すると共に、前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２のシリコン酸化膜と前記第２の導電材層とを含む第２の積層を第２の容量素子パターンに従ってパターニングすることにより前記シリコン窒化膜又はシリコン酸化窒化膜の第２の残存部と前記第２のシリコン酸化膜の残存部とにより第２の容量素子の容量絶縁膜を、前記第２の導電材層の第２の残存部により前記第２の容量素子の上方電極層をそれぞれ形成する工程と、
前記第１の容量素子の上方電極層の下方では前記第１の導電材層をパターニングして前記第１の導電材層の第１の残存部により前記第１の容量素子の下方電極層を形成すると共に、前記第２の容量素子の上方電極層の下方では前記第１の導電材層をパターニングして前記第１の導電材層の第２の残存部により前記第２の容量素子の下方電極層を形成する工程と
を含むものである。
この発明の容量素子の製法によれば、この発明のシリコン酸化膜形成法を用いて厚さが異なる第１及び第２のシリコン酸化膜をシリコン窒化膜又はシリコン酸化窒化膜の上に形成した後、シリコン窒化膜又はシリコン酸化窒化膜と第１のシリコン酸化膜との積層膜をパターニングして第１の容量素子の容量絶縁膜を形成すると共に、シリコン窒化膜又はシリコン酸化窒化膜と第２のシリコン酸化膜との積層膜をパターニングして第２の容量素子の容量絶縁膜を形成するようにしたので、容量値が異なる第１及び第２の容量素子を簡単に且つ精度良く形成することができる。
この発明の容量素子の製法は、前記第１の導電材層を形成した後前記シリコン窒化膜又はシリコン酸化窒化膜を形成する前に前記第１の導電材層の上に第３のシリコン酸化膜を形成する工程を更に含み、前記第１の容量素子の容量絶縁膜を形成する際には前記第３のシリコン酸化膜を前記第１の積層と共に前記第１の容量素子パターンに従ってパターニングすることにより前記第１の容量素子の容量絶縁膜において前記シリコン窒化膜又はシリコン酸化窒化膜の第１の残存部の下に前記第３のシリコン酸化膜の第１の残存部を付加し、前記第２の容量素子の容量絶縁膜を形成する際には前記第３のシリコン酸化膜を前記第２の積層と共に前記第２の容量素子パターンに従ってパターニングすることにより前記第２の容量素子の容量絶縁膜において前記シリコン窒化膜又はシリコン酸化窒化膜の第２の残存部の下に前記第３のシリコン酸化膜の第２の残存部を付加するようにしてもよい。このようにすると、第１及び第２の容量素子の容量絶縁膜がいずれもシリコン窒化膜又はシリコン酸化窒化膜を上下からシリコン酸化膜で挟んだ対称的な構成となり、容量特性の安定性が向上する。
この発明に係る第１の半導体装置の製法は、
第１及び第２の素子孔を有するフィールド絶縁膜が一主面に形成された半導体基板であって前記第１及び第２の素子孔内の半導体部分が互いに同一又は異なる導電型を有するものを用意する工程と、
前記第１及び第２の素子孔内の半導体部分をそれぞれ覆って第１及び第２の絶縁薄膜を形成する工程と、
前記第１及び第２の絶縁薄膜を覆って前記フィールド絶縁膜の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所を覆わず且つ前記第２の素子孔に対応する個所を覆うようにイオン注入マスクを形成する工程と、
前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜において前記第１の素子孔に対応する個所に注入する工程と、
前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所には第１のシリコン酸化膜を、前記第２の素子孔に対応する個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
前記第１及び第２のシリコン酸化膜を覆って導電材層を形成する工程と、
前記第１の素子孔内では第１のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第１の残存部からなる第１のゲート電極層を形成すると共に、前記第２の素子孔内では第２のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第２の残存部からなる第２のゲート電極層を形成する工程と、
前記第１及び第２のゲート電極層をマスクとするドライエッチング処理により前記第１及び第２のシリコン酸化膜を選択的に除去することにより前記第１のゲート電極層の下には前記第１のシリコン酸化膜の一部を、前記第２のゲート電極層の下には前記第２のシリコン酸化膜の一部をそれぞれ残存させる工程と、
前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記第１のゲート電極層の一方側及び他方側に第１のソース領域及び第１のドレイン領域をそれぞれ形成すると共に、前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記第２のゲート電極層の一方側及び他方側に第２のソース領域及び第２のドレイン領域をそれぞれ形成する工程と
を含むものである。
第１の半導体装置の製法によれば、この発明のシリコン酸化膜形成法を用いて厚さが異なる第１及び第２のシリコン酸化膜をシリコン窒化膜又はシリコン酸化窒化膜上で第１及び第２の素子孔に対応する個所に形成した後、第１及び第２のゲート電極層をマスクとするドライエッチング処理により第１及び第２のシリコン酸化膜を選択的に除去することにより第１のゲート電極層の下には第１のシリコン酸化膜の一部を、第２のゲート電極層の下には第２のシリコン酸化膜の一部をそれぞれ残存させるようにしたので、厚さが異なる第１及び第２のゲート絶縁膜を簡単に且つ精度良く形成することができる。また、シリコン窒化膜又はシリコン酸化窒化膜と第１の絶縁膜とを介してイオン注入を行なうことにより第１のソース領域及び第１のドレイン領域を形成すると共にシリコン窒化膜又はシリコン酸化窒化膜と第２の絶縁膜とを介してイオン注入を行なうことにより第２のソース領域及び第２のドレイン領域を形成するようにしたので、シリコン窒化膜又はシリコン酸化窒化膜を配線接続孔以外の個所で水分阻止膜として残存させることができ、水分浸入による導電型反転やリーク電流の増大を抑制することができる。
第１の半導体装置の製法は、
前記第１及び第２のゲート電極層を形成した後前記第１のソース領域及び前記第１のドレイン領域を形成する前に前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第１のソース領域及び前記第１のドレイン領域より不純物濃度が低い第１の低濃度ソース領域及び第１の低濃度ドレイン領域を形成する工程と、
前記第１及び第２のゲート電極層を形成した後前記第２のソース領域及び前記第２のドレイン領域を形成する前に前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第２のソース領域及び前記第２のドレイン領域より不純物濃度が低い第２の低濃度ソース領域及び第２の低濃度ドレイン領域を形成する工程と、
前記第１及び第２のシリコン酸化膜の上に前記第１及び第２のゲート電極層を覆って絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより前記第１のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第１及び第２の残存部からなる第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第３及び第４の残存部からなる第３及び第４のサイドスペーサを形成する工程と
を更に含み、前記ドライエッチング処理により前記第１及び第２のシリコン酸化膜を選択的に除去する工程では前記絶縁膜のエッチバックの後前記ドライエッチング処理を行ない、前記第１のソース領域及び前記第１のドレイン領域を形成する際のイオン注入では前記第１及び第２のサイドスペーサをもマスクとして用い、前記第２のソース領域及び前記第２のドレイン領域を形成する際のイオン注入では前記第３及び第４のサイドスペーサをもマスクとして用いるようにしてもよい。このようにすると、第１及び第２の素子孔内に形成されるＭＯＳ型トランジスタとしては、いずれもＬＤＤ（Lightly Doped Drain）構造を有するものを得ることができる。また、第１及び第２のシリコン酸化膜を選択的に除去するためのドライエッチング処理は、第１〜第４のサイドスペーサを形成するための絶縁膜のエッチバックに続けて行なえるので、絶縁膜としてシリコン酸化膜を用いることによりエッチバックも含めてドライエッチング処理を１回で行なうことができ、処理が簡単である。
この発明に係る第２の半導体装置の製法は、
第１及び第２の素子孔を有するフィールド絶縁膜が一主面に形成された半導体基板であって前記第１及び第２の素子孔内の半導体部分が互いに同一又は異なる導電型を有するものを用意する工程と、
前記第１及び第２の素子孔内の半導体部分をそれぞれ覆って第１及び第２の絶縁薄膜を形成する工程と、
前記第１及び第２の絶縁薄膜を覆って前記フィールド絶縁膜の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所を覆わず且つ前記第２の素子孔に対応する個所を覆うようにイオン注入マスクを形成する工程と、
前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜において前記第１の素子孔に対応する個所に注入する工程と、
前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所には第１のシリコン酸化膜を、前記第２の素子孔に対応する個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
前記第１及び第２のシリコン酸化膜を覆って導電材層を形成する工程と、
前記第１の素子孔内では第１のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第１の残存部からなる第１のゲート電極層を形成すると共に、前記第２の素子孔内では第２のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第２の残存部からなる第２のゲート電極層を形成する工程と、
前記第１及び第２のゲート電極層をマスクとするドライエッチング処理により前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１のシリコン酸化膜とを含む第１の積層と、前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２のシリコン酸化膜とを含む第２の積層とをそれぞれ選択的に除去することにより前記第１のゲート電極層の下には前記第１の積層の一部を、前記第２のゲート電極層の下には前記第２の積層の一部をそれぞれ残存させる工程と、
前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１の絶縁薄膜を介してイオン注入することにより前記第１のゲート電極層の一方側及び他方側に第１のソース領域及び第１のドレイン領域をそれぞれ形成すると共に、前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２の絶縁薄膜を介してイオン注入することにより前記第２のゲート電極層の一方側及び他方側に第２のソース領域及び第２のドレイン領域をそれぞれ形成する工程と
を含むものである。
第２の半導体装置の製法によれば、この発明のシリコン酸化膜形成法を用いて厚さが異なる第１及び第２のシリコン酸化膜をシリコン窒化膜又はシリコン酸化窒化膜上で第１及び第２の素子孔に対応する個所に形成した後、第１及び第２のゲート電極層をマスクとするドライエッチング処理によりシリコン窒化膜又はシリコン酸化窒化膜と第１のシリコン酸化膜とを含む第１の積層と、シリコン窒化膜又はシリコン酸化窒化膜と第２のシリコン酸化膜とを含む第１２の積層とを選択的に除去することにより第１のゲート電極層の下には第１の積層の一部を、第２のゲート電極層の下には第２の積層の一部をそれぞれ残存させるようにしたので、厚さが異なる第１及び第２のゲート絶縁膜を簡単に且つ精度良く形成することができる。また、第１の絶縁薄膜を介してイオン注入を行なうことにより第１のソース領域及び第１のドレイン領域を形成すると共に第２の絶縁薄膜を介してイオン注入を行なうことにより第２のソース領域及び第２のドレイン領域を形成するようにしたので、上記した第１の半導体装置の製法に比べてイオン注入時の加速電圧が低くてよく、チャージアップダメージを低減することができる。
第２の半導体装置の製法は、
前記第１及び第２のゲート電極層を形成した後前記第１のソース領域及び前記第１のドレイン領域を形成する前に前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第１のソース領域及び前記第１のドレイン領域より不純物濃度が低い第１の低濃度ソース領域及び第１の低濃度ドレイン領域を形成する工程と、
前記第１及び第２のゲート電極層を形成した後前記第２のソース領域及び前記第２のドレイン領域を形成する前に前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第２のソース領域及び前記第２のドレイン領域より不純物濃度が低い第２の低濃度ソース領域及び第２の低濃度ドレイン領域を形成する工程と、
前記第１及び第２のシリコン酸化膜の上に前記第１及び第２のゲート電極層を覆って絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより前記第１のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第１及び第２の残存部からなる第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第３及び第４の残存部からなる第３及び第４のサイドスペーサを形成する工程と
を更に含み、前記ドライエッチング処理により前記第１及び第２の積層を選択的に除去する工程では前記絶縁膜のエッチバックの後前記ドライエッチング処理を行ない、前記第１のソース領域及び前記第１のドレイン領域を形成する際のイオン注入では前記第１及び第２のサイドスペーサをもマスクとして用い、前記第２のソース領域及び前記第２のドレイン領域を形成する際のイオン注入では前記第３及び第４のサイドスペーサをもマスクとして用いるようにしてもよい。このようにすると、第１及び第２の素子孔内に形成されるＭＯＳ型トランジスタとしては、いずれもＬＤＤ構造を有するものを得ることができる。また、第１及び第２の積層を選択的に除去するためのドライエッチング処理は、第１〜第４のサイドスペーサを形成するための絶縁膜のエッチバックに続けて行なえるので、絶縁膜としてシリコン酸化膜を用いることによりエッチバックに連続して第１の積層中の第１のシリコン酸化膜と第２の積層中の第２のシリコン酸化膜とを選択的に除去し、引き続いてエッチングガスを切換えるなどして第１及び第２の積層中のシリコン窒化膜又はシリコン酸化窒化膜を選択的に除去することができる。従って、処理が簡単である。
この発明によれば、シリコン窒化膜又はシリコン酸化窒化膜に酸化速度変更用の不純物イオンを選択的に注入した後、シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施して厚さが異なる第１及び第２のシリコン酸化膜を形成するようにしたので、厚さを異にする複数種類のシリコン酸化膜を簡単に且つ精度良く形成することができ、容量値が異なる複数の容量素子やゲート絶縁膜の厚さが異なる複数のＭＯＳ型トランジスタ等を低コストで製作可能となる効果が得られる。
図１〜３は、この発明の一実施形態に係るシリコン酸化膜形成法を示すもので、各々の図に対応する工程（１）〜（３）を順次に説明する。
（１）例えば単結晶シリコンからなる半導体基板１０の一主面にシリコン酸化膜１２を熱酸化処理により形成する。シリコン酸化膜１２は、応力緩和用のパッド酸化膜として用いられるもので、例えば３０〜５０ｎｍ程度の厚さとすることができる。シリコン酸化膜１２の上には、シリコン窒化膜１４をＣＶＤ法により形成する。シリコン窒化膜１４の堆積条件は、一例として、
供給ガス：ＮＨ３（９００ｓｌｍ）及びＳｉＨ２Ｃｌ２（９０ｓｃｃｍ）
温度：７７０℃
時間：３５分
厚さ：１００ｎｍ
とすることができる。なお、シリコン窒化膜１４は、スパッタ法等により形成することもできる。
（２）シリコン窒化膜１４の上に所定のパターンに従ってレジスト層１６をホトリソグラフィ処理により形成する。レジスト層１６は、イオン注入マスクとして用いられるもので、シリコン窒化膜１４において酸化速度を減少すべきでない部分を覆い且つ酸化速度を減少すべき部分を露呈させるように形成する。
次に、レジスト層１６をマスクとするイオン注入処理によりアルゴンイオンＡｒ＋をシリコン窒化膜１４の露呈部に注入する。このときのイオン注入条件は、一例として加速電圧１００ｋｅＶ、ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２とすることができる。
（３）レジスト層１６を除去した後、シリコン窒化膜１４に熱酸化処理を施すことによりシリコン窒化膜１４上に薄いシリコン酸化膜１８ａと厚いシリコン酸化膜１８ｂとを同時的に形成する。このときの熱酸化条件は、一例として、温度９５０℃、時間９分、供給ガスＨ２／Ｏ２＝６／３．５とすることができる。シリコン酸化膜１８ａは、図２の工程でアルゴンイオンＡｒ＋が注入された個所において酸化速度が減少するため、シリコン酸化膜１８ｂより薄く形成される。上記した条件でアルゴンイオンＡｒ＋を注入した場合、シリコン酸化膜１８ａの厚さをシリコン酸化膜１８ｂの厚さの約１／３〜１／４程度にすることができる。
次の表１は、シリコン酸化膜厚がアルゴンイオンＡｒ＋のドーズ量に依存する様子を示すものである。表１のデータを得るために、図１に示すように表面にシリコン酸化膜１２を介してシリコン窒化膜１４を形成したシリコンウエハ（基板１０）が６枚用意された。これらのウエハをＮｏ.１〜６のウエハとし、Ｎｏ．１，２のウエハのシリコン窒化膜にはアルゴンイオンＡｒ＋を注入せず、Ｎｏ.３〜６のウエハのシリコン窒化膜には加速電圧１００ｋｅＶとして表１に示すようにドーズ量を変えてアルゴンイオンＡｒ＋を注入した。そして、Ｎｏ.１〜６のウエハのシリコン窒化膜に熱酸化処理を施した。この後、各ウエハ毎にシリコン酸化膜の厚さを測定した。
Figure 0004872395
表１において、「酸化膜厚」は、各ウエハ毎にその表面上に分布する９個所の測定点で測定したシリコン酸化膜厚を平均した値である。図４は、表１に示すドーズ量と酸化膜厚との関係をグラフとして示すものである。表１及び図４によれば、アルゴンイオンＡｒ＋のドーズ量が約５×１０１４ｉｏｎｓ／ｃｍ２より大きくなるにつれて酸化膜厚が減少する様子がわかる。
上記した実施形態によれば、シリコン窒化膜にアルゴンイオンＡｒ＋を選択的に注入した後、シリコン窒化膜１４に熱酸化処理を施すだけで簡単に厚さが異なるシリコン酸化膜１８ａ，１８ｂを得ることができる。また、ウェットエッチング処理が不要であるため、酸化条件を適宜設定することでシリコン酸化膜１８ａ，１８ｂの厚さを精密に制御可能である。
図５〜１２は、この発明の他の実施形態に係る容量素子の製法を示すものである。この製法では、一例として、容量値を異にする２つの容量素子を形成する。
図５の工程では、例えば単結晶シリコンからなる半導体基板２０の一主面に対し素子分離を行なう。例えばＬＯＣＯＳ法による分離を行なう場合は、選択酸化処理を施してシリコン酸化膜からなるフィールド絶縁膜２２を形成する。フィールド絶縁膜２２は、基板表面に形成した凹部を覆うようにシリコン酸化膜等の絶縁膜をＣＶＤ法等により堆積することにより形成してもよい。フィールド絶縁膜２２の上には、ＣＶＤ法によりポリシリコン層２４を形成する。ポリシリコン層２４には、堆積中又は堆積後にリン（Ｐ）等の導電型決定不純物をドープして電極材として使用可能な程度に低抵抗化する。ポリシリコン層２４は、下方電極層を形成するための導電材層として用いられる。ポリシリコン層２４に代わる層としては、キャパシタ下部電極層として導電性があり後の工程での熱処理が可能なものであれば任意に選択でき、例えばポリサイド層、もしくは金属シリサイド層の単層、もしくはタングステンなどの高融点金属層を用いてもよい。
図６の工程では、ポリシリコン層２４上にシリコン窒化膜２６を形成する。シリコン窒化膜２６は、図１に関して前述したシリコン窒化膜１４と同様に形成することができる。シリコン窒化膜２６の上には、酸化速度を減少すべきでない部分を覆い且つ酸化速度を減少すべき部分を露呈するようにレジスト層２８をホトリソグラフィ処理により形成する。そして、レジスト層２８をマスクとするイオン注入処理によりシリコン窒化膜２６にアルゴンイオンＡｒ＋を選択的に注入する。このときのイオン注入条件は、図２に関して前述したと同様にすることができる。
図７の工程では、レジスト層２８をアッシング処理等により除去する。そして、シリコン窒化膜２６に熱酸化処理を施して薄いシリコン酸化膜３０ａ及び厚いシリコン酸化膜３０ｂを同時的に形成する。このときの熱酸化条件は、図３に関して前述したと同様にすることができる。
図８の工程では、シリコン酸化膜３０ａ，３０ｂを覆ってポリシリコン層３２をＣＶＤ法により形成する。ポリシリコン層３２は、前述のポリシリコン層２４と同様に低抵抗化する。
図９の工程では、ポリシリコン層３２に重ねてタングステンシリサイド（以下、「ＷＳｉ」と表記する）層３４を形成する。ＷＳｉ層３４は、電極抵抗を低減するために形成されるもので、スパッタ法で形成してもよく、あるいはスパッタ法でタングステン層を被着した後、このタングステン層をポリシリコン層３２とシリサイド化反応させて形成してもよい。ＷＳｉ層３４の代わりに、チタンシリサイド層又はモリブデンシリサイド層等を用いてもよく、Ｗ，Ｔｉ，Ｍｏ等の高融点金属層を用いてもよい。ポリシリコン層３２及びＷＳｉ層３４の積層は、上方電極層を形成するための導電材層として用いられる。
次に、ＷＳｉ層３４の上に第１及び第２の容量素子パターンにそれぞれ従ってレジスト層３６ａ及び３６ｂをホトリソグラフィ処理により形成する。レジスト層３６ａは、薄いシリコン酸化膜３０ａの上方に位置するように形成し、レジスト層３６ｂは、厚いシリコン酸化膜３０ｂの上方に位置するように形成する。
図１０の工程では、レジスト層３６ａ，３６ｂをマスクとするドライエッチング処理によりシリコン窒化膜２６、シリコン酸化膜３０ａ、ポリシリコン層３２及びＷＳｉ層３４を含む第１の積層と、シリコン窒化膜２６、シリコン酸化膜３０ｂ、ポリシリコン層３２及びＷＳｉ層３４を含む第２の積層とをそれぞれパターニングすることによりシリコン窒化膜２６の残存部２６ａ及びシリコン酸化膜３０ａの残存部により第１の容量素子の容量絶縁膜を、ポリシリコン層３２の残存部３２ａ及びＷＳｉ層３４の残存部３４ａにより第１の容量素子の上方電極層をそれぞれ形成すると共に、シリコン窒化膜２６の残存部２６ｂ及びシリコン酸化膜３０ｂの残存部により第２の容量素子の容量絶縁膜を、ポリシリコン層３２の残存部３２ｂ及びＷＳｉ層３４の残存部３４ｂにより第２の容量素子の上方電極層を形成する。この後、レジスト層３６ａ，３６ｂをアッシング処理等により除去する。
次に、第１の容量素子の上方電極層及び容量絶縁膜を覆うように第１の容量素子の下方電極（又は配線）パターンに従って第１のレジスト層（図示せず）をポリシリコン層２４上に形成すると共に、第２の容量素子の上方電極層及び容量絶縁膜を覆うように第２の容量素子の下方電極（又は配線）パターンに従って第２のレジスト層（図示せず）をポリシリコン層２４上に形成する。第１及び第２のレジスト層は、１回のホトリソグラフィ処理により形成することができる。第１及び第２のレジスト層をマスクとするドライエッチング処理によりポリシリコン層２４をパターニングすることによりポリシリコン層２４の残存部２４ａにより第１の容量素子の下方電極層を、ポリシリコン層２４の残存部２４ｂにより第２の容量素子の下方電極層をそれぞれ形成する。
上記のような処理の結果、第１の容量素子３８ａとしては、ポリシリコン層２４ａからなる下方電極層と、シリコン窒化膜２６ａ及びシリコン酸化膜３０ａの積層からなる容量絶縁膜と、ポリシリコン層３２ａ及びＷＳｉ層３４ａの積層からなる上方電極層とを備えたものが得られると共に、第２の容量素子３８ｂとしては、ポリシリコン層２４ｂからなる下方電極層と、シリコン窒化膜２６ｂ及びシリコン酸化膜３０ｂの積層からなる容量絶縁膜と、ポリシリコン層３２ｂ及びＷＳｉ層３４ｂの積層からなる上方電極層とを備えたものが得られる。第１の容量素子３８ａと第２の容量素子３８ｂとで上下の電極層の対向面積が互いに等しいものとすれば、シリコン酸化膜３０ａがシリコン酸化膜３０ｂより薄いため、第１の容量素子３８ａの方が第２の容量素子３８ｂより容量値が大きくなる。
図１１の工程では、フィールド絶縁膜２２の上に容量素子３８ａ，３８ｂを覆って例えばシリコン酸化膜又はシリコン窒化膜からなる絶縁膜（図示せず）をＴＥＯＳ（テトラエチルオルソシリケート）を原料とするＣＶＤ処理により形成する。異方性ドライエッチング処理により絶縁膜をエッチバックすることにより第１の容量素子３８ａの側部を覆って絶縁膜の第１の残存部からなる第１のサイドスペーサ４０ａを形成すると共に第２の容量素子３８ｂの側部を覆って絶縁膜の第２の残存部からなる第２のサイドスペーサ４０ｂを形成する。サイドスペーサ４０ａ，４０ｂは、いずれも容量保護膜として役立つ。
図１２の工程では、容量素子３８ａ，３８ｂ及びサイドスペーサ４０ａ，４０ｂを覆って基板上面（フィールド絶縁膜２２の上）に層間絶縁膜４２をＣＶＤ法等により形成する。そして、絶縁膜４２には、容量素子３８ａの上方電極層に対応する第１の接続孔４２ａと、容量素子３８ｂの上方電極層に対応する第２の接続孔４２ｂとをホトリソグラフィ及びドライエッチング処理により形成する。
この後は、層間絶縁膜４２の上に接続孔４２ａ，４２ｂを覆ってＡｌ合金等の配線材層をスパッタ法等により被着すると共に配線材層を選択的ドライエッチング処理によりパターニングすることにより配線層４４ａ，４４ｂを形成する。配線層４４ａ，４４ｂは、接続孔４２ａ，４２ｂをそれぞれ介して容量素子３８ａ，３８ｂの上方電極層に接続される。
図５〜１２に関して上記した実施形態によれば、図１〜３に関して前述したシリコン酸化膜形成法を応用して容量素子３８ａ，３８ｂの容量絶縁膜を異なる厚さで形成するようにしたので、容量値が異なる容量素子３８ａ，３８ｂを簡単に且つ精度良く形成することができる。
図１３，１４は、容量素子の製法の変形例を示すもので、図５〜１２と同様の部分には同様の符号を付して詳細な説明を省略する。この変形例の特徴は、図５の工程においてポリシリコン層２４の上にシリコン酸化膜２５を形成したことである。シリコン酸化膜２５は、熱酸化法又はＣＶＤ法等により形成することができる。
図１３には、シリコン酸化膜２５を形成した後、図６，７に関して前述したと同様にシリコン窒化膜２６を形成すると共にシリコン窒化膜２６にアルゴンイオンＡｒ＋を選択的に注入し、更にシリコン窒化膜２６に熱酸化処理を施して薄いシリコン酸化膜３０ａ及び厚いシリコン酸化膜３０ｂを形成した状態を示す。
図１３に示すようにシリコン酸化膜３０ａ，３０ｂを形成した後は、図８，９に関して前述したと同様にシリコン酸化膜３０ａ，３０ｂを覆ってポリシリコン層３２及びＷＳｉ層３４を順次に形成する。そして、図９，１０の工程でレジスト層３６ａ，３６ｂをマスクとするドライエッチング処理により容量素子３８ａ，３８ｂの容量絶縁膜を形成する際にはシリコン酸化膜２５もシリコン酸化膜３０ａ，３０ｂと同様にパターニングして図１４に示すようにシリコン窒化膜２６ａ，２６ｂの下にシリコン酸化膜２５の残存部２５ａ，２５ｂをそれぞれ付加する。この後は、図１０に関して前述したようにポリシリコン層２４をパターニングしてから、図１１，１２に関して前述したようにサイドスペーサ４０ａ，４０ｂ、層間絶縁膜４２及び配線層４４ａ，４４ｂの形成処理を行なう。
図１３，１４に関して上記した変形例によれば、容量素子３８ａの容量絶縁膜がシリコン窒化膜２６ａを上下からシリコン酸化膜３０ａ，２５ａで挟んだ対称的な構成になると共に、容量素子３８ｂの容量絶縁膜がシリコン窒化膜２６ｂを上下からシリコン酸化膜３０ｂ，２５ｂで挟んだ対称的な構成になる。従って、容量素子３８ａ，３８ｂのいずれについても、上部下部の極性を逆にしても、容量の電圧特性が対称となるため、容量特性の安定性が向上すると共に、設計の自由度が上がる。
図１５〜２０は、この発明の更に他の実施形態に係るＭＯＳ型ＩＣの製法を示すものである。この製法では、一例として、ゲート絶縁膜の厚さを異にする２つのＮチャンネルＭＯＳ型トランジスタを形成する。
図１５（Ａ）の工程では、例えばＰ型単結晶シリコンからなる半導体基板５０の一主面にウエル領域５２，５４の形成パターンに従ってＰ型決定不純物を選択的にイオン注入する。そして、基板５０の一主面には、２つのイオン注入部にそれぞれ対応する素子孔５６ａ，５６ｂを有するシリコン酸化膜からなるフィールド絶縁膜５６を選択酸化処理により形成する。この選択酸化処理時の熱処理により先のイオン注入に係るＰ型決定不純物が活性化されると共に拡散されることによりＰ型ウエル領域５２，５４が素子孔５６ａ，５６ｂにそれぞれ対応する位置に形成される。フィールド酸化膜５６は、基板表面に形成した凹部を覆うようにシリコン酸化膜等の絶縁膜をＣＶＤ法等により堆積することにより形成してもよい。
次に、素子孔５６ａ，５６ｂ内の半導体表面には、シリコン酸化膜からなる絶縁薄膜５８，６０を熱酸化処理により形成する。絶縁薄膜５８，６０は、応力緩和膜として用いられるもので、図１に関して前述したシリコン酸化膜１２と同様に形成することができる。フィールド絶縁膜５６の上には、絶縁薄膜５８，６０を覆ってシリコン窒化膜６２を形成する。シリコン窒化膜６２は、図１に関して前述したシリコン窒化膜１４と同様に形成することができる。
図１５（Ｂ）の工程では、シリコン窒化膜６２の上に素子孔５６ａを露呈し且つ素子孔５６ｂを覆うようにレジスト層６４をホトリソグラフィ処理により形成する。そして、フィールド絶縁膜５６及びシリコン窒化膜６２の積層とレジスト層６４とをマスクとし且つシリコン窒化膜６２及び絶縁薄膜５８を介してウエル領域５２の表面にしきい値電圧調整用の導電型決定不純物をイオン注入する。
図１６（Ｃ）の工程では、レジスト層６４をマスクとするイオン注入処理によりシリコン窒化膜６２の露呈部にアルゴンイオンＡｒ＋を注入する。このときのイオン注入条件は、図２に関して前述したと同様にすることができる。
図１６（Ｄ）の工程では、レジスト層６４をアッシング処理等により除去する。そして、シリコン窒化膜６２に熱酸化処理を施すことによりシリコン窒化膜６２においてアルゴンイオンＡｒ＋が注入された部分には薄いシリコン酸化膜６６ａを、アルゴンイオンＡｒ＋が注入されなかった部分には厚いシリコン酸化膜６６ｂをそれぞれ形成する。このときの熱酸化条件は、図３に関して前述したと同様にすることができる。
図１７（Ｅ）の工程では、シリコン酸化膜６６ａ，６６ｂを覆ってポリシリコン層６８を形成する。ポリシリコン層６８は、図５に関して前述したポリシリコン層２４と同様に低抵抗化する。図１７（Ｆ）の工程では、ポリシリコン層６８の上にＷＳｉ層７０を形成する。ＷＳｉ層７０は、図９に関して前述したＷＳｉ層３４と同様にして形成することができ、図９に関して前述したような高融点金属層又はそのシリサイド層に置換してもよい。ポリシリコン層６８及びＷＳｉ層７０の積層は、ゲート電極層を形成するための導電材層として用いられるものである。
次に、ＷＳｉ層７０の上に第１及び第２のゲート電極パターンにそれぞれ従ってレジスト層７２ａ及び７２ｂをホトリソグラフィ処理により形成する。レジスト層７２ａは、素子孔５６ａ内で薄いシリコン酸化膜６６ａの上方に位置するように形成し、レジスト層７２ｂは、素子孔５６ｂ内で厚いシリコン酸化膜６６ｂの上方に位置するように形成する。この後、レジスト層７２ａ，７２ｂをマスクとするドライエッチング処理によりポリシリコン層６８及びＷＳｉ層７０の積層をパターニングすることにより図１８（Ｇ）に示すようにポリシリコン層６８の残存部６８ａ及びＷＳｉ層７０の残存部７０ａからなる第１のゲート電極層Ｇ１と、ポリシリコン層６８の残存部６８ｂ及びＷＳｉ層７０の残存部７０ｂからなる第２のゲート電極層Ｇ２とを形成する。この後、レジスト層７２ａ，７２ｂを除去する。
図１８（Ｇ）の工程では、シリコン酸化膜６６ａ，６６ｂの上に素子孔５６ａを露呈し且つ素子孔５６ｂを覆うようにレジスト層７４をホトリソグラフィ処理により形成する。そして、ゲート電極層Ｇ１とレジスト層７４とをマスクとし且つシリコン酸化膜６６ａ，シリコン窒化膜６２及び絶縁薄膜５８を介してウエル領域５２にＮ型決定不純物をイオン注入することによりゲート電極層Ｇ１の一方側及び他方側にＮ−型ソース領域７６及びＮ−型ドレイン領域（ＬＤＤ領域）７８をそれぞれ形成する。このときのイオン注入は、Ｎ型決定不純物としてリンを用い、加速電圧１４０ｋｅＶ、ドーズ量２×１０１３ｉｏｎｓ／ｃｍ２、傾斜角４５°の条件で回転注入として行なうことができる。この後、レジスト層７４を除去する。
図１８（Ｈ）の工程では、シリコン酸化膜６６ａ，６６ｂの上に素子孔５６ｂを露呈し且つ素子孔５６ａを覆うようにレジスト層８０をホトリソグラフィ処理により形成する。そして、ゲート電極層Ｇ２とレジスト層８０とをマスクとし且つシリコン酸化膜６６ｂ、シリコン窒化膜６２及び絶縁薄膜６０を介してウエル領域５４にＮ型決定不純物をイオン注入することによりゲート電極層Ｇ２の一方側及び他方側にＮ−型ソース領域８２及びＮ−型ドレイン領域（ＬＤＤ領域）８４をそれぞれ形成する。このときのイオン注入は、Ｎ型決定不純物としてリンを用い、加速電圧１７０ｋｅＶ、ドーズ量２×１０１３ｉｏｎｓ／ｃｍ２、傾斜角４５°の条件で回転注入として行なうことができる。この後、レジスト層８０を除去する。
図１９（Ｉ）の工程では、シリコン酸化膜６６ａ，６６ｂの上にゲート電極層Ｇ１，Ｇ２を覆って例えばシリコン酸化膜からなる絶縁膜８６をＴＥＯＳを原料とするＣＶＤ処理により形成する。そして、図１９（Ｊ）の工程では、異方性ドライエッチング処理により絶縁膜８６をエッチバックすることによりそれぞれ絶縁膜８６の第１及び第２の残存部からなる第１及び第２のサイドスペーサ８６ａ及び８６ｂをゲート電極層Ｇ１の一方及び他方の側部に形成すると共に、それぞれ絶縁膜８６の第３及び第４の残存部からなる第３及び第４のサイドスペーサ８６ｃ及び８６ｄをゲート電極層Ｇ２の一方及び他方の側部に形成する。また、このときのドライエッチング処理によりシリコン酸化膜６６ａをゲート電極層Ｇ１及びサイドスペーサ８６ａ，８６ｂの下方にのみ残すように選択的に除去すると共にシリコン酸化膜６６ｂをゲート電極層Ｇ２及びサイドスペーサ８６ｃ，８６ｄの下方にのみ残すように選択的に除去する。この場合、シリコン窒化膜６２は残存させる。
図２０（Ｋ）の工程では、素子孔５６ａ，５６ｂをそれぞれ露呈する孔９０ａ，９０ｂを有するレジスト層９０をシリコン窒化膜６２の上にホトリソグラフィ処理により形成する。そして、ゲート電極層Ｇ１とレジスト層９０とをマスクとし且つシリコン窒化膜６２及び絶縁薄膜５８を介してウエル領域５２にＮ型決定不純物をイオン注入することによりゲート電極層Ｇ１の一方側及び他方側にＮ＋型ソース領域９２及びＮ＋型ドレイン領域９４をそれぞれ形成すると共に、このときのイオン注入処理を流用してゲート電極層Ｇ２とレジスト層９０とをマスクとして且つシリコン窒化膜６２及び絶縁薄膜６０を介してウエル領域５４にＮ型決定不純物をイオン注入することによりゲート電極層Ｇ２の一方側及び他方側にＮ＋型ソース領域９６及びＮ＋型ドレイン領域９８をそれぞれ形成する。このときのイオン注入は、Ｎ型決定不純物としてリンを用い、加速電圧１２０ｋｅＶ、ドーズ量２×１０１５ｉｏｎｓ／ｃｍ２、傾斜角７°の条件で回転注入として行なうことができる。レジスト層９０を除去した後、９５０℃、１０秒程度のアニール処理を施すことによりイオン注入に係る不純物を活性化する。このようなアニール処理は、イオン注入ステップ毎に行なってもよいし、あるいはいくつかのイオン注入ステップについて一括して行なってもよい。
上記のような処理の結果、ウエル領域５２，５４内には、ゲート絶縁膜の厚さが異なるＮチャンネルＭＯＳ型トランジスタ１００ａ，１００ｂがそれぞれ形成される。トランジスタ１００ａは、ソース領域７６，９２と、ドレイン領域７８，９４と、絶縁薄膜５８、シリコン窒化膜６２及び薄いシリコン酸化膜６６ａからなるゲート絶縁膜と、ゲート電極層Ｇ１と、サイドスペーサ８６ａ，８６ｂとを備えている。トランジスタ１００ｂは、ソース領域８２，９６と、ドレイン領域８４，９８と、絶縁薄膜６０、シリコン窒化膜６２及び厚いシリコン酸化膜６６ｂからなるゲート絶縁膜と、ゲート電極層Ｇ２と、サイドスペーサ８６ｃ，８６ｄとを備えている。トランジスタ１００ｂは、シリコン酸化膜６６ｂをシリコン酸化膜６６ａより厚くすることでトランジスタ１００ａよりゲート絶縁膜の厚さを大きくしたので、トランジスタ１００ａより高いゲート耐圧を有する。
図２０（Ｌ）の工程では、トランジスタ１００ａ，１００ｂのゲート部を覆ってシリコン窒化膜６２の上に層間絶縁膜１０２をＣＶＤ法等により形成する。そして、絶縁膜１０２、シリコン窒化膜６２及び絶縁薄膜５８の積層にはＮ＋型のソース及びドレイン領域９２及び９４にそれぞれ対応する接続孔１０２ａ及び１０２ｂを、絶縁膜１０２、シリコン窒化膜６２及び絶縁薄膜６０の積層にはＮ＋型のソース及びドレイン領域９６及び９８にそれぞれ対応する接続孔１０２ｃ及び１０２ｄをホトリソグラフィ及びドライエッチング処理によりそれぞれ形成する。
この後は、層間絶縁膜１０２の上に接続孔１０２ａ〜１０２ｄを覆ってＡｌ合金等の配線材層をスパッタ法等により被着すると共に配線材層を選択的ドライエッチング処理によりパターニングすることにより配線層１０４，１０６，１０８，１１０を形成する。配線層１０４，１０６，１０８，１１０は、接続孔１０２ａ，１０２ｂ，１０２ｃ，１０２ｄをそれぞれ介してソース領域９２，ドレイン領域９４，ソース領域９６，ドレイン領域９８に接続される。
図１５〜２０に関して上記した実施形態によれば、図１〜３に関して前述したシリコン酸化膜形成法を応用してトランジスタ１００ａ，１００ｂのゲート絶縁膜を異なる厚さで形成するようにしたので、ゲート耐圧が異なるＭＯＳ型トランジスタ１００ａ，１００ｂを簡単に且つ精度良く形成することができる。また、シリコン酸化膜６６ａ，６６ｂの選択的除去は、サイドスペーサ８６ａ〜８６ｄを形成するためのエッチバックに続けて行なえるので、処理が簡単である。さらに、シリコン窒化膜６２は、水分阻止膜として残存させるようにしたので、水分浸入による導電型反転やリーク電流の増大を抑制することができ、トランジスタの信頼性が向上する。
図２１（Ａ），（Ｂ）は、ＭＯＳ型ＩＣの製法の変形例を示すもので、図１５〜２０と同様の部分には同様の符号を付して詳細な説明を省略する。この変形例の特徴は、図１９（Ｊ）の工程においてシリコン酸化膜６６ａ，６６ｂのパターニングに続けてドライエッチング処理によりシリコン窒化膜６２の部分６２ａ，６２ｂを図２１（Ａ）に示すようにゲート電極層Ｇ１，Ｇ２の下方にそれぞれ残すように選択的に除去したことである。この場合、シリコン酸化膜６６ａ，６６ｂのエッチングからシリコン窒化膜６２のエッチングに移行するには、エッチングガスを切換えるか又は基板５０を大気にさらすことなくエッチングチャンバを変更すればよい。
図２１（Ａ）には、図１９（Ｊ）の工程でシリコン窒化膜６２ａ，６２ｂを残存させた後、図２０に関して前述したと同様にＮ型決定不純物のイオン注入処理によりＮ＋型のソース及びドレイン領域９２及び９４と、Ｎ＋型のソース及びドレイン領域９６及び９８とを形成した状態を示す。このときのイオン注入処理では、Ｎ型決定不純物としてリンを用い、加速電圧４０ｋｅＶ、ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２の条件でイオン注入を行なうことができる。この後は、図２０に関して前述したと同様に層間絶縁膜１０２、接続孔１０２ａ〜１０２ｄ及び配線層１０４〜１１０の形成処理を行なう。
図２１に関して上記した変形例によれば、図２１（Ａ）の工程でイオン注入する際に絶縁薄膜５８，６０のみをそれぞれ介してイオン注入を行なえるので、加速電圧が低くてよく、チャージアップダメージを低減することができる。
図１５〜２１に関して上記した実施形態では、ＬＤＤ構造のＭＯＳ型トランジスタを形成したが、ＬＤＤ構造ではない他のＭＯＳ型トランジスタを形成してもよい。このためには、図１７（Ｆ）の工程でゲートパターニングを行なった後、図１８の工程及び図１９（Ｉ）の工程を省略して図１９（Ｊ）の工程に移る。図１９（Ｊ）の工程では、ゲート電極層Ｇ１とゲート電極層Ｇ２とをマスクとするドライエッチング処理によりシリコン酸化膜６６ａ及び６６ｂを選択的に除去する。図２１に示したようにシリコン窒化膜６２ａ，６２ｂをそれぞれゲート電極層Ｇ１，Ｇ２の下方にのみ残す場合は、図１９（Ｊ）の工程においてシリコン酸化膜６６ａ及び６６ｂの選択的除去に続くドライエッチング処理によりシリコン窒化膜６２を選択的に除去する。図１９（Ｊ）の工程の後は、図２０（Ｋ）又は図２１（Ａ）の工程に移り、ゲート電極層Ｇ１，Ｇ２をマスクとするイオン注入処理によりＮ＋型ソース領域９２，９６及びＮ＋型ドレイン領域９４，９８を形成する。
図１５〜２１に関して上記した実施形態では、ゲート絶縁膜の厚さが異なる複数のＮチャンネルＭＯＳ型トランジスタを形成したが、ウエル領域５２，５４や注入不純物について導電型を上記したものとは逆に設定することによりゲート絶縁膜の厚さが異なる複数のＰチャンネルＭＯＳ型トランジスタを形成してもよい。また、ウエル領域５２，５４の導電型を異ならせると共に注入不純物を適宜選定することによりウエル領域５２，５４のうち一方のウエル領域にはＮチャンネルＭＯＳ型トランジスタを、他方のウエル領域にはＰチャンネルＭＯＳ型トランジスタを互いに異なるゲート絶縁膜厚でそれぞれ形成してもよい。
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能である。例えば、次のような変更が可能である。
（１）上記した実施形態では、シリコン窒化膜に熱酸化処理を施してシリコン酸化膜を形成したが、シリコン窒化膜の代りにシリコン酸化窒化膜に熱酸化処理を施してシリコン酸化膜を形成するようにしてもよい。
（２）上記した実施形態では、酸化速度変更用の不純物イオンとしてアルゴンイオンを用いたが、これに限らず、ヘリウム、ネオン、クリプトン、キセノン、ラドンのような不活性元素又は窒素のイオンを用いてもよい。
（３）上記した実施形態では、厚さが薄い及び厚い２種類のシリコン酸化膜を同時的に形成するようにしたが、不純物イオンのドーズ量を予め大、中、小（ゼロでもよい）のように設定することで３種類以上のシリコン酸化膜を同時的に形成するようにしてもよい。この場合、必要に応じてイオン注入回数とマスクの数とを増加すればよい。
（４）この発明は、複数の回路素子について絶縁膜厚を異ならせる場合に限らず、例えばＥＥＰＲＯＭ（電気的に消去・プログラム可能なリード・オンリィ・メモリ）のメモリセルのように１つの回路素子内で厚さを異にする絶縁膜を必要とする場合にも適用することができる。また、メモリセルと制御回路部のように異なる電圧で動作を行なう集積回路に用いてもよく、さらにメモリセルで用いるトンネル絶縁膜に用いてもよい。
（５）容量素子の電極層としては、ポリシリコン層、ポリサイド層、もしくは金属シリサイドの単層、もしくはタングステンなどの高融点金属層のうち、任意に選択可能であり、上下とも同一材料であっても、異なっていてもよい。この他、ポリシリコン−ゲルマニウム等のIV族の金属合金、多結晶でもよく、Ｔｉ合金やＴｉＮ等の良導体窒化化合物でもよい。このうち上部電極は、後に熱処理工程がないので耐熱性を問われないため、遷移金属（Ｎｉ，Ｃｏ，Ｃｒ）やＡｌ，Ｃｕを用いることができる。
この発明の一実施形態に係るシリコン酸化膜形成法におけるシリコン窒化膜形成工程を示す断面図である。 図１の工程に続くイオン注入工程を示す断面図である。 図２の工程に続く熱酸化工程を示す断面図である。 アルゴンイオンＡｒ＋のドーズ量とシリコン酸化膜厚との関係を示すグラフである。 この発明の他の実施形態に係る容量素子の製法におけるポリシリコン層形成工程を示す断面図である。 図５の工程に続くシリコン窒化膜形成工程及びイオン注入工程を示す断面図である。 図６の工程に続く熱酸化工程を示す断面図である。 図７の工程に続くポリシリコン層形成工程を示す断面図である。 図８の工程に続くＷＳｉ層形成工程及びレジスト層形成工程を示す断面図である。 図９の工程に続くパターニング工程及びレジスト除去工程を示す断面図である。 図１０の工程に続くサイドスペーサ形成工程を示す断面図である。 図１１の工程に続く層間絶縁膜形成工程及び配線層形成工程を示す断面図である。 容量素子の製法の変形例における熱酸化工程を示す断面図である。 図１３の変形例における配線層形成工程を示す断面図である。 （Ａ）及び（Ｂ）は、この発明の更に他の実施形態に係るＭＯＳ型ＩＣの製法におけるシリコン窒化膜形成工程及びイオン注入工程をそれぞれ示す断面図である。 （Ｃ）及び（Ｄ）は、図１５の工程（Ｂ）に続くイオン注入工程及び熱酸化工程をそれぞれ示す断面図である。 （Ｅ）及び（Ｆ）は、図１６の工程（Ｄ）に続くポリシリコン層形成工程及びＷＳｉ層形成工程をそれぞれ示す断面図である。 （Ｇ）及び（Ｈ）は、図１７の工程（Ｆ）に続く薄いシリコン酸化膜を介してのイオン注入工程及び厚いシリコン酸化膜を介してのイオン注入工程をそれぞれ示す断面図である。 （Ｉ）及び（Ｊ）は、図１８の工程（Ｈ）に続く絶縁膜形成工程及びサイドスペーサ形成工程をそれぞれ示す断面図である。 （Ｋ）及び（Ｌ）は、図１９の工程（Ｊ）に続くイオン注入工程及び配線層形成工程をそれぞれ示す断面図である。 （Ａ）及び（Ｂ）は、ＭＯＳ型ＩＣの製法の変形例におけるイオン注入工程及び配線層形成工程をそれぞれ示す断面図である。 発明者の研究に係るシリコン酸化膜形成法におけるシリコン窒化膜形成工程を示す断面図である。 図２２の工程に続く熱酸化工程を示す断面図である。 図２３の工程に続くウェットエッチング工程を示す断面図である。 図２４の工程に続くレジスト除去工程を示す断面図である。 図２５の工程に続く熱酸化工程を示す断面図である。
符号の説明
１０，２０，５０：半導体基板、１２，１８ａ，１８ｂ，２５，３０ａ，３０ｂ，６６ａ，６６ｂ：シリコン酸化膜、１４，２６，６２：シリコン窒化膜、１６，２８，３６ａ，３６ｂ，６４，７２ａ，７２ｂ，７４，８０，９０：レジスト層、２２，５６：フィールド絶縁膜、２４，３２，６８：ポリシリコン層、３４，７０：ＷＳｉ層、３８ａ，３８ｂ：容量素子、４０ａ，４０ｂ，８６ａ〜８６ｄ：サイドスペーサ、４４ａ，４４ｂ，１０４〜１１０：配線層、５２，５４：Ｐ型ウエル領域、５８，６０：絶縁薄膜、７６，７８，８２，８４：Ｎ−型領域、８６：絶縁膜、９２，９８：Ｎ＋型領域、１００ａ，１００ｂ：ＭＯＳ型トランジスタ、１０２：層間絶縁膜。

Claims (8)

  1. 基板の一主面を覆ってシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
    前記シリコン窒化膜又はシリコン酸化窒化膜の上に所定のパターンに従ってイオン注入マスクを形成する工程と、
    前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜に注入する工程と、
    前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記不純物イオンが注入された個所には第１のシリコン酸化膜を、前記不純物イオン注入されなかった個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と
    を含むシリコン酸化膜形成法。
  2. 前記選択的イオン注入処理では酸化速度変更用の不純物イオンとして不活性元素又は窒素のイオンを用い、前記第１及び第２のシリコン酸化膜を形成する工程では前記第１のシリコン酸化膜を前記第２のシリコン酸化膜より薄く形成する請求項１記載のシリコン酸化膜形成法。
  3. 基板の絶縁性表面の上に第１の導電材層を形成する工程と、
    前記第１の導電材層の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
    前記シリコン窒化膜又はシリコン酸化窒化膜の上に所定のパターンに従ってイオン注入マスクを形成する工程と、
    前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜に注入する工程と、
    前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記不純物イオンが注入された個所には第１のシリコン酸化膜を、前記不純物イオン注入されなかった個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
    前記第１及び第２のシリコン酸化膜を覆って第２の導電材層を形成する工程と、
    前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１のシリコン酸化膜と前記第２の導電材層とを含む第１の積層を第１の容量素子パターンに従ってパターニングすることにより前記シリコン窒化膜又はシリコン酸化窒化膜の第１の残存部と前記第１のシリコン酸化膜の残存部とにより第１の容量素子の容量絶縁膜を、前記第２の導電材層の第１の残存部により前記第１の容量素子の上方電極層をそれぞれ形成すると共に、前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２のシリコン酸化膜と前記第２の導電材層とを含む第２の積層を第２の容量素子パターンに従ってパターニングすることにより前記シリコン窒化膜又はシリコン酸化窒化膜の第２の残存部と前記第２のシリコン酸化膜の残存部とにより第２の容量素子の容量絶縁膜を、前記第２の導電材層の第２の残存部により前記第２の容量素子の上方電極層をそれぞれ形成する工程と、
    前記第１の容量素子の上方電極層の下方では前記第１の導電材層をパターニングして前記第１の導電材層の第１の残存部により前記第１の容量素子の下方電極層を形成すると共に、前記第２の容量素子の上方電極層の下方では前記第１の導電材層をパターニングして前記第１の導電材層の第２の残存部により前記第２の容量素子の下方電極層を形成する工程と
    を含む容量素子の製法。
  4. 前記第１の導電材層を形成した後前記シリコン窒化膜又はシリコン酸化窒化膜を形成する前に前記第１の導電材層の上に第３のシリコン酸化膜を形成する工程を更に含み、前記第１の容量素子の容量絶縁膜を形成する際には前記第３のシリコン酸化膜を前記第１の積層と共に前記第１の容量素子パターンに従ってパターニングすることにより前記第１の容量素子の容量絶縁膜において前記シリコン窒化膜又はシリコン酸化窒化膜の第１の残存部の下に前記第３のシリコン酸化膜の第１の残存部を付加し、前記第２の容量素子の容量絶縁膜を形成する際には前記第３のシリコン酸化膜を前記第２の積層と共に前記第２の容量素子パターンに従ってパターニングすることにより前記第２の容量素子の容量絶縁膜において前記シリコン窒化膜又はシリコン酸化窒化膜の第２の残存部の下に前記第３のシリコン酸化膜の第２の残存部を付加する請求項３記載の容量素子の製法。
  5. 第１及び第２の素子孔を有するフィールド絶縁膜が一主面に形成された半導体基板であって前記第１及び第２の素子孔内の半導体部分が互いに同一又は異なる導電型を有するものを用意する工程と、
    前記第１及び第２の素子孔内の半導体部分をそれぞれ覆って第１及び第２の絶縁薄膜を形成する工程と、
    前記第１及び第２の絶縁薄膜を覆って前記フィールド絶縁膜の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
    前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所を覆わず且つ前記第２の素子孔に対応する個所を覆うようにイオン注入マスクを形成する工程と、
    前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜において前記第１の素子孔に対応する個所に注入する工程と、
    前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所には第１のシリコン酸化膜を、前記第２の素子孔に対応する個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
    前記第１及び第２のシリコン酸化膜を覆って導電材層を形成する工程と、
    前記第１の素子孔内では第１のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第１の残存部からなる第１のゲート電極層を形成すると共に、前記第２の素子孔内では第２のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第２の残存部からなる第２のゲート電極層を形成する工程と、
    前記第１及び第２のゲート電極層をマスクとするドライエッチング処理により前記第１及び第２のシリコン酸化膜を選択的に除去することにより前記第１のゲート電極層の下には前記第１のシリコン酸化膜の一部を、前記第２のゲート電極層の下には前記第２のシリコン酸化膜の一部をそれぞれ残存させる工程と、
    前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記第１のゲート電極層の一方側及び他方側に第１のソース領域及び第１のドレイン領域をそれぞれ形成すると共に、前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記第２のゲート電極層の一方側及び他方側に第２のソース領域及び第２のドレイン領域をそれぞれ形成する工程と
    を含む半導体装置の製法。
  6. 前記第１及び第２のゲート電極層を形成した後前記第１のソース領域及び前記第１のドレイン領域を形成する前に前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第１のソース領域及び前記第１のドレイン領域より不純物濃度が低い第１の低濃度ソース領域及び第１の低濃度ドレイン領域を形成する工程と、
    前記第１及び第２のゲート電極層を形成した後前記第２のソース領域及び前記第２のドレイン領域を形成する前に前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第２のソース領域及び前記第２のドレイン領域より不純物濃度が低い第２の低濃度ソース領域及び第２の低濃度ドレイン領域を形成する工程と、
    前記第１及び第２のシリコン酸化膜の上に前記第１及び第２のゲート電極層を覆って絶縁膜を形成する工程と、
    前記絶縁膜をエッチバックすることにより前記第１のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第１及び第２の残存部からなる第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第３及び第４の残存部からなる第３及び第４のサイドスペーサを形成する工程と
    を更に含み、前記ドライエッチング処理により前記第１及び第２のシリコン酸化膜を選択的に除去する工程では前記絶縁膜のエッチバックの後前記ドライエッチング処理を行ない、前記第１のソース領域及び前記第１のドレイン領域を形成する際のイオン注入では前記第１及び第２のサイドスペーサをもマスクとして用い、前記第２のソース領域及び前記第２のドレイン領域を形成する際のイオン注入では前記第３及び第４のサイドスペーサをもマスクとして用いる請求項５記載の半導体装置の製法。
  7. 第１及び第２の素子孔を有するフィールド絶縁膜が一主面に形成された半導体基板であって前記第１及び第２の素子孔内の半導体部分が互いに同一又は異なる導電型を有するものを用意する工程と、
    前記第１及び第２の素子孔内の半導体部分をそれぞれ覆って第１及び第２の絶縁薄膜を形成する工程と、
    前記第１及び第２の絶縁薄膜を覆って前記フィールド絶縁膜の上にシリコン窒化膜又はシリコン酸化窒化膜を形成する工程と、
    前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所を覆わず且つ前記第２の素子孔に対応する個所を覆うようにイオン注入マスクを形成する工程と、
    前記イオン注入マスクを用いる選択的イオン注入処理により酸化速度変更用の不純物イオンを前記シリコン窒化膜又はシリコン酸化窒化膜において前記第１の素子孔に対応する個所に注入する工程と、
    前記イオン注入マスクを除去した後前記シリコン窒化膜又はシリコン酸化窒化膜に熱酸化処理を施すことにより前記シリコン窒化膜又はシリコン酸化窒化膜上において前記第１の素子孔に対応する個所には第１のシリコン酸化膜を、前記第２の素子孔に対応する個所には第２のシリコン酸化膜を互いに異なる厚さでそれぞれ形成する工程と、
    前記第１及び第２のシリコン酸化膜を覆って導電材層を形成する工程と、
    前記第１の素子孔内では第１のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第１の残存部からなる第１のゲート電極層を形成すると共に、前記第２の素子孔内では第２のゲート電極パターンに従って前記導電材層をパターニングすることにより前記導電材層の第２の残存部からなる第２のゲート電極層を形成する工程と、
    前記第１及び第２のゲート電極層をマスクとするドライエッチング処理により前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１のシリコン酸化膜とを含む第１の積層と、前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２のシリコン酸化膜とを含む第２の積層とをそれぞれ選択的に除去することにより前記第１のゲート電極層の下には前記第１の積層の一部を、前記第２のゲート電極層の下には前記第２の積層の一部をそれぞれ残存させる工程と、
    前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１の絶縁薄膜を介してイオン注入することにより前記第１のゲート電極層の一方側及び他方側に第１のソース領域及び第１のドレイン領域をそれぞれ形成すると共に、前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２の絶縁薄膜を介してイオン注入することにより前記第２のゲート電極層の一方側及び他方側に第２のソース領域及び第２のドレイン領域をそれぞれ形成する工程と
    を含む半導体装置の製法。
  8. 前記第１及び第２のゲート電極層を形成した後前記第１のソース領域及び前記第１のドレイン領域を形成する前に前記第１の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第１のゲート電極層をマスクとし且つ前記第１のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第１の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第１のソース領域及び前記第１のドレイン領域より不純物濃度が低い第１の低濃度ソース領域及び第１の低濃度ドレイン領域を形成する工程と、
    前記第１及び第２のゲート電極層を形成した後前記第２のソース領域及び前記第２のドレイン領域を形成する前に前記第２の素子孔内の半導体部分には該半導体部分とは反対の導電型を決定する不純物を前記第２のゲート電極層をマスクとし且つ前記第２のシリコン酸化膜と前記シリコン窒化膜又はシリコン酸化窒化膜と前記第２の絶縁薄膜とを介してイオン注入することにより前記ゲート電極層の一方側及び他方側にそれぞれ前記第２のソース領域及び前記第２のドレイン領域より不純物濃度が低い第２の低濃度ソース領域及び第２の低濃度ドレイン領域を形成する工程と、
    前記第１及び第２のシリコン酸化膜の上に前記第１及び第２のゲート電極層を覆って絶縁膜を形成する工程と、
    前記絶縁膜をエッチバックすることにより前記第１のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第１及び第２の残存部からなる第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層の一方及び他方の側部にそれぞれ前記絶縁膜の第３及び第４の残存部からなる第３及び第４のサイドスペーサを形成する工程と
    を更に含み、前記ドライエッチング処理により前記第１及び第２の積層を選択的に除去する工程では前記絶縁膜のエッチバックの後前記ドライエッチング処理を行ない、前記第１のソース領域及び前記第１のドレイン領域を形成する際のイオン注入では前記第１及び第２のサイドスペーサをもマスクとして用い、前記第２のソース領域及び前記第２のドレイン領域を形成する際のイオン注入では前記第３及び第４のサイドスペーサをもマスクとして用いる請求項７記載の半導体装置の製法。
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