CN101038874A - 形成硅氧化物膜的方法和制造电容器与半导体装置的方法 - Google Patents

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Abstract

通过CVD方法在覆盖半导体基板(10)的一个主表面的氧化硅膜(12)上形成氮化硅膜(14)之后，在加速电压为100keV和剂量为5×1015ion/cm2的条件下利用抗蚀剂层为掩模通过离子掺杂工艺，将氩离子Ar+掺入氮化硅膜(14)的部分(该部分内氧化速度应被减小)。随后，通过对氮化硅膜(14)执行热氧化工艺，在未掺入离子的部分内形成薄氧化硅膜(18a)，且在掺入离子的部分内形成厚氧化硅膜(18b)。用于形成氧化硅膜的该方法可以应用于MOS型IC的电容器等的制造方法。此外，可以使用氮氧化硅膜替代氮化硅膜。

Description

形成硅氧化物膜的方法和制造电容器与半导体装置的方法
技术领域
本发明涉及在氮化硅膜或者氮氧化硅膜上形成具有不同厚度的多个氧化硅膜的方法，并涉及使用该方法制造电容器和半导体装置的方法。
背景技术
已知通过将氮化物离子掺入通过覆盖硅基板一个主表面而形成的氮氧化硅膜，由此限制硼原子通过氮氧化硅膜的向外泄漏(例如，见日本特开公报No.Hei06-151829，其在下文中引用为专利文件1)。
根据上面的传统技术，通过掺杂氮离子可以增大氮氧化硅膜内氮的浓度；因此可以避免硼从掺硼的多晶硅层通过氮氧化硅膜掺入硅基板表面内。然而，专利文件1并未教导对氮氧化硅膜或者对氮化硅膜执行热氧化工艺以形成氧化硅膜的技术。
本发明的发明人已经通过对氮化硅膜执行热氧化工艺而形成氧化硅膜的方法，测试了在氮化硅膜上形成具有不同厚度的多个氧化硅膜。图22至图26示出了根据本发明人的研究在氮化硅膜上形成氧化硅膜的方法。
在图22所示步骤，通过热氧化工艺在硅基板1的一个主表面上形成氧化硅膜(用于应力弛豫的衬垫氧化物膜)2之后，通过化学气相沉积(CVD)方法在氧化硅膜2上形成氮化硅膜3。随后，在图23所示步骤，通过对氮化硅膜3执行热氧化工艺在氮化硅膜3上形成氧化硅膜4。
在图24所示步骤，通过光刻工艺在氧化硅膜4的部分4a上形成抗蚀剂层5。接着，以抗蚀剂层5为掩模通过湿法蚀刻工艺选择性地移除氧化硅膜4，从而留下具有与抗蚀剂层5相对应的图案的氧化硅膜4的部分4a。接着，在图25所示步骤，通过灰化工艺等移除抗蚀剂层5。
在图26所示步骤，再次对氮化硅膜3执行热氧化工艺。结果，厚氧化硅膜4a和薄氧化硅膜4b形成于氮化硅膜3上。此外，在图26所示步骤通过蚀刻氧化硅膜4，以留下除了在图24所示步骤的部分4a之外的具有预定厚度的部分，由此可以使氧化硅膜4b的厚度更接近氧化硅膜4a的厚度。
根据参照图22至图26解释的用于形成氧化硅膜的方法，可以在氮化硅膜上形成具有不同厚度的多个氧化硅膜。然而，由于湿法蚀刻工艺不适用于控制膜厚度，因此难以控制氧化硅膜4b的厚度，而且由于需要多次热氧化工艺，因此耗费更长的工艺时间。
发明内容
本发明的目标是提供一种形成氧化硅膜的方法，其可以容易且精确地在氮化硅膜或者氮氧化硅膜上形成多个氧化硅膜。
此外，本发明的另一个目标是提供一种使用根据本发明的形成氧化硅膜的方法制造电容器的方法。
另外，本发明的又一个目标是提供一种使用根据本发明的形成氧化硅膜的方法制造例如MOS型晶体管的半导体装置的方法。
根据本发明的一个方面，提供了一种用于形成氧化硅膜的方法，包括步骤：(a)制备基板；(b)形成覆盖该基板一个主表面的氮化硅膜或者氮氧化硅膜；(c)按照预定图案在该氮化硅膜或者氮氧化硅膜上形成离子掺杂掩模；(d)使用该离子掺杂掩模通过选择性离子掺杂工艺，掺杂用于改变该氮化硅膜或者氮氧化硅膜的氧化速度的杂质离子；(e)移除该离子掺杂掩模；以及(f)对该氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在掺杂该杂质离子的该氮化硅膜或者氮氧化硅膜的一部分内形成第一氧化硅膜，以及在未掺杂该杂质离子的该氮化硅膜或者氮氧化硅膜的一部分内形成第二氧化硅膜，该第二氧化硅膜的厚度不同于第一氧化硅膜的厚度。
根据本发明，由于在选择性地掺杂用于改变该氮化硅膜或者氮氧化硅膜的氧化速度的杂质之后通过热氧化工艺形成具有不同厚度的该第一和第二氧化硅膜，因此通过恰当地设定该杂质离子的掺杂数量，可以由一个热工艺容易地形成具有不同厚度的多种氧化硅膜。此外，由于无需使用难以精确控制的湿法蚀刻工艺，仅由氧化条件即可精确地控制氧化硅膜的厚度。
在本发明的上述方法中，步骤(d)的选择性离子掺杂工艺可以使用惰性原子或者氮化物离子作为用于改变氧化速度的杂质离子，且在步骤(f)，该第一氧化硅膜可以形成为比第二氧化硅膜薄。
根据本发明另一个方面，提供了一种用于制造电容器的方法，包括步骤：(a)制备具有绝缘表面的基板；(b)在该基板的绝缘表面上形成第一导电材料层；(c)在该导电材料层上形成氮化硅膜或者氮氧化硅膜；(d)按照预定图案在该氮化硅膜或者氮氧化硅膜上形成离子掺杂掩模；(e)利用该离子掺杂掩模通过选择性离子掺杂工艺，掺入用于改变该氮化硅膜或者氮氧化硅膜的氧化速度的杂质；(f)移除该离子掺杂掩模；(g)对该氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在掺杂了该杂质离子的该氮化硅膜或者氮氧化硅膜的一部分内形成第一氧化硅膜，并在未掺杂该杂质离子的该氮化硅膜或者氮氧化硅膜的一部分内形成第二氧化硅膜，该第二氧化硅膜的厚度不同于该第一氧化硅膜的厚度；(h)形成覆盖该第一和第二氧化硅膜的第二导电材料层；(i)按照第一电容器图案的图案构图包括该氮化硅膜或者氮氧化硅膜、该第一氧化硅膜以及该第二导电材料层的第一叠层，从而用该氮化硅膜或者氮氧化硅膜的第一剩余部分和该第一氧化硅膜的剩余部分形成第一电容器的电容绝缘膜，并用该第二导电材料层的第一剩余部分形成第一电容器的上电极层，并按照第二电容器图案的图案构图包括该氮化硅膜或者氮氧化硅膜、该第二氧化硅膜以及该第二导电材料层的第二叠层，用该氮化硅膜或者氮氧化硅膜的第二剩余部分和该第二氧化硅膜的剩余部分形成第二电容器的电容绝缘膜，并用该第二导电材料层的第二剩余部分形成第二电容器的上电极层；以及(j)构图该第一电容器的上电极层下的该第一导电材料层，用该第一导电材料层的第一剩余部分形成该第一电容器的下电极，并构图该第二电容器的上电极层下的该第一导电材料层，用该第一导电材料层的第二剩余部分形成该第二电容器的下电极。
根据本发明，可以容易且精确地形成具有不同电容的该第一和第二电容器，因为通过根据本发明的氧化硅膜形成方法在氮化硅膜或者氮氧化硅膜上形成具有不同厚度的第一和第二氧化硅膜，随后，通过构图该氮化硅膜或者氮氧化硅膜以及该第一氧化硅膜的叠层而形成该第一电容器的电容绝缘膜，并通过构图该氮化硅膜或者氮氧化硅膜以及该第二氧化硅膜的叠层而形成该第二电容器的电容绝缘膜。
根据本发明的电容器制造方法还包括在步骤：(k)，在步骤(b)和(c)之间，在该第一导电材料层上形成第三氧化硅膜；和(i)，可以根据该第一电容器图案与该第一叠层一起构图该第三氧化硅膜，以在该第一电容器的电容绝缘膜内该氮化硅膜或者氮氧化硅膜的第一剩余部分下方添加该第三氧化硅膜的第一剩余部分，并根据该第二电容器图案与该第二叠层一起构图该第三氧化硅膜，以在该第二电容器的电容绝缘膜内该氮化硅膜或者氮氧化硅膜的第二剩余部分下方添加该第三氧化硅膜的第二剩余部分。由此，该第一和第二电容器的各个电容绝缘膜具有对称结构，其中该氧化硅膜从顶部和底部包围该氮化硅膜或者氮氧化硅膜；因此电容特性的稳定性将得到改善。
根据本发明的另一个方面，提供了一种半导体装置制造方法，包括步骤：(a)制备半导体基板，在其一个主表面上为具有第一和第二元件孔的场绝缘膜，其中该第一和第二元件孔内的半导体部分具有相同的导电类型或者互不相同的导电类型；(b)形成第一和第二绝缘薄膜，分别覆盖该第一和第二元件孔的半导体部分；(c)形成氮化硅膜或者氮氧化硅膜，覆盖该场绝缘膜上的该第一和第二绝缘薄膜；(d)形成离子掺杂掩模，不覆盖与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分，但是覆盖与该第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分；(e)利用该离子掺杂掩模通过选择性离子掺杂工艺，对与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分掺入用于改变氧化速度的杂质离子；(f)移除该离子掺杂掩模；(g)对该氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，且在与该第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，该第二氧化硅膜的厚度不同于该第一氧化硅膜的厚度；(h)形成导电材料层，覆盖该第一和第二氧化硅膜；(i)按照第一栅电极图案构图该第一元件孔内的导电材料层，以形成由该导电材料层的第一剩余部分组成的第一栅电极层，并按照第二栅电极图案构图该第二元件孔内的导电材料层，以形成由该导电材料层的第二剩余部分组成的第二栅电极层；(j)利用该第一和第二栅电极层为掩模通过干法蚀刻工艺选择性地移除该第一和第二氧化硅膜，从而留下该第一栅电极层下方的该第一氧化硅膜的部分并留下该第二栅电极层下方的该第二氧化硅膜的部分；以及(k)利用该第一栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第一绝缘膜对该第一元件孔的半导体部分掺入杂质，以在该第一栅电极层的一侧上形成第一源区且在该第一栅电极层的另一侧上形成第一漏区，其中该杂质定义了与该第一元件孔的半导体部分的导电类型相反的导电类型，且利用该第二栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第二绝缘薄膜对该第二元件孔的半导体部分掺入杂质，以在该第二栅电极层的一侧上形成第二源区且在该第二栅电极层的另一侧上形成第二漏区，其中该杂质定义了与该第二元件孔的半导体部分的导电类型相反的导电类型。
根据本发明，可以容易且精确地形成该第一和第二栅极绝缘膜，因为通过根据本发明的氧化硅膜形成方法在与该第一和第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成具有不同厚度的第一和第二氧化硅膜，随后，利用该第一和第二栅电极层为掩模通过干法蚀刻工艺，该第一氧化硅膜的该部分留在该第一栅电极层下方，该第二氧化硅膜的该部分留在该第二栅电极层下方。此外，该氮化硅膜或者氮氧化硅膜可以留在除了布线连接孔之外的部分内作为防水膜，且导电类型的反转以及漏电流的增大因此可以得到限制，因为是通过该氮化硅膜或者氮氧化硅膜以及该第一绝缘膜进行离子掺杂而形成该第一源区和该第一漏区，且通过该氮化硅膜或者氮氧化硅膜和该第二绝缘薄膜进行离子掺杂而形成该第二源区和该第二漏区。
根据本发明的半导体装置制造方法还可包括步骤：(I)，在步骤(j)和(k)之间，利用该第一栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第一绝缘膜，对该第一元件孔的半导体部分掺入杂质，该杂质定义了与该第一元件孔的半导体部分的导电类型相反的导电类型，以在该第一栅电极层的一侧和另一侧上分别形成第一低浓度源区和第一低浓度漏区，该第一低浓度源区的杂质浓度低于该第一源区且该第一低浓度漏区的杂质浓度低于该第一漏区；(m)，在步骤(j)和(k)之间，利用该第二栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第二绝缘薄膜，对该第二元件孔的半导体部分掺入杂质，该杂质定义了与该第二元件孔的半导体部分的导电类型相反的导电类型，以在该第二栅电极层的一侧和另一侧上分别形成第二低浓度源区和第二低浓度漏区，该第二低浓度源区的杂质浓度低于该第二源区且该第二低浓度漏区的杂质浓度低于该第二漏区；(n)形成绝缘膜，覆盖位于该第一和第二氧化硅膜上的该第一和第二栅电极层；以及(o)回蚀刻该绝缘膜，以在该第一栅电极层的一侧和另一侧上形成分别由该绝缘膜的第一和第二剩余部分组成的第一和第二侧部间隔物，且在该第二栅电极层的一侧和另一侧上形成分别由该绝缘膜的第三和第四剩余部分组成的第三和第四侧部间隔物，步骤(j)中干法蚀刻可以在步骤(o)之后执行，且步骤(k)可另外以该第一和第二侧部间隔物为掩模进行离子掺杂以形成该第一源区和该第一漏区，以及另外以该第三和第四侧部间隔物为掩模进行离子掺杂以形成该第二源区和该第二漏区。由此，可以在该第一和第二元件孔内得到分别具有轻掺杂漏区(LDD)结构的MOS型晶体管。此外，可以在用于形成第一至第四侧部间隔物的回蚀刻绝缘膜之后就连续执行用于选择性地移除该第一和第二氧化硅膜的干法蚀刻工艺；因此该工艺非常容易，因为通过利用该氧化硅膜为绝缘膜可以立刻执行干法蚀刻工艺。
根据本发明的又一个方面，提供了一种半导体装置制造方法，包括步骤：(a)制备半导体基板，在其一个主表面上为具有第一和第二元件孔的场绝缘膜，其中该第一和第二元件孔内的半导体部分具有相同的导电类型或者互不相同的导电类型；(b)形成第一和第二绝缘薄膜，分别覆盖该第一和第二元件孔的半导体部分；(c)形成氮化硅膜或者氮氧化硅膜，覆盖该场绝缘膜上的该第一和第二绝缘薄膜；(d)形成离子掺杂掩模，不覆盖与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分，但是覆盖与该第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分；(e)利用该离子掺杂掩模通过选择性离子掺杂工艺，对与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分掺入用于改变氧化速度的杂质离子；(f)移除该离子掺杂掩模；(g)对该氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在与该第一元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，且在与该第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，该第二氧化硅膜的厚度不同于该第一氧化硅膜的厚度；(h)形成导电材料层，覆盖该第一和第二氧化硅膜；(i)按照第一栅电极图案构图该第一元件孔内的导电材料层，以形成由该导电材料层的第一剩余部分组成的第一栅电极层，并按照第二栅电极图案构图该第二元件孔内的导电材料层，以形成由该导电材料层的第二剩余部分组成的第二栅电极层；(j)利用该第一和第二栅电极层为掩模通过干法蚀刻工艺，选择性地移除包括该氮化硅膜或者氮氧化硅膜以及该第一氧化硅膜的第一叠层以及包括该氮化硅膜或者氮氧化硅膜和该第二氧化硅膜的第二叠层，从而留下该第一栅电极层下方的该第一叠层的部分并留下该第二栅电极层下方的该第二叠层的部分；以及(k)利用该第一栅电极层为掩模通过该第一绝缘膜对该第一元件孔的半导体部分掺入杂质，以在该第一栅电极层的一侧上形成第一源区且在该第一栅电极层的另一侧上形成第一漏区，其中该杂质定义了与该第一元件孔的半导体部分的导电类型相反的导电类型，且利用该第二栅电极层为掩模通过该第二绝缘薄膜对该第二元件孔的半导体部分掺入杂质，以在该第二栅电极层的一侧上形成第二源区且在该第二栅电极层的另一侧上形成第二漏区，其中该杂质定义了与该第二元件孔的半导体部分的导电类型相反的导电类型。
根据本发明，可以容易且精确地形成该第一和第二栅极绝缘膜，因为通过根据本发明的氧化硅膜形成方法在与该第一和第二元件孔相对应的该氮化硅膜或者氮氧化硅膜的部分内形成具有不同厚度的第一和第二氧化硅膜，随后，以该第一和第二栅电极层为掩模通过干法蚀刻工艺，选择性地移除包括该氮化硅膜或者氮氧化硅膜以及该第一氧化硅膜的第一叠层以及包括该氮化硅膜或者氮氧化硅膜和该第二氧化硅膜的第二叠层，该第一氧化硅膜的该部分留在该第一栅电极层下方，该第二氧化硅膜的该部分留在该第二栅电极层下方。此外，通过第一绝缘膜执行离子掺杂而形成该第一源区和该第一漏区，通过第二绝缘薄膜执行离子掺杂而形成该第二源区和该第二漏区；因此可以降低用于掺入离子杂质的加速电压且可以减小充电损伤。
根据本发明的半导体装置制造方法还可包括步骤：(I)，在步骤(j)和(k)之间，利用该第一栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第一绝缘膜，对该第一元件孔的半导体部分掺入杂质，该杂质定义了与该第一元件孔的半导体部分的导电类型相反的导电类型，以在该第一栅电极层的一侧和另一侧上分别形成第一低浓度源区和第一低浓度漏区，该第一低浓度源区的杂质浓度低于该第一源区且该第一低浓度漏区的杂质浓度低于该第一漏区；(m)，在步骤(j)和(k)之间，利用该第二栅电极层为掩模通过该氮化硅膜或者氮氧化硅膜以及该第二绝缘薄膜，对该第二元件孔的半导体部分掺入杂质，该杂质定义了与该第二元件孔的半导体部分的导电类型相反的导电类型，以在该第二栅电极层的一侧和另一侧上分别形成第二低浓度源区和第二低浓度漏区，该第二低浓度源区的杂质浓度低于该第二源区且该第二低浓度漏区的杂质浓度低于该第二漏区；(n)形成绝缘膜，覆盖位于该第一和第二氧化硅膜上的该第一和第二栅电极层；以及(o)回蚀刻该绝缘膜，以在该第一栅电极层的一侧和另一侧上形成分别由该绝缘膜的第一和第二剩余部分组成的第一和第二侧部间隔物，且在该第二栅电极层的一侧和另一侧上形成分别由该绝缘膜的第三和第四剩余部分组成的第三和第四侧部间隔物，步骤(j)中干法蚀刻可以在步骤(o)之后执行，且步骤(k)可另外以该第一和第二侧部间隔物为掩模进行离子掺杂以形成该第一源区和该第一漏区，以及另外以该第三和第四侧部间隔物为掩模进行离子掺杂以形成该第二源区和该第二漏区。由此，可以在该第一和第二元件孔内得到分别具有轻掺杂漏区(LDD)结构的MOS型晶体管。此外，可以在用于形成第一至第四侧部间隔物的回蚀刻绝缘膜之后立即连续执行用于选择性地移除该第一和第二氧化硅膜的干法蚀刻工艺；因此该工艺非常容易，因为通过利用该氧化硅膜为绝缘膜，通过改变蚀刻气体等之后就可以选择性地且连续移除该第一叠层内的第一氧化硅膜和该第二叠层内的第二氧化硅膜，该第一和第二叠层内的该氮化硅膜或者氮氧化硅膜可以选择性地被移除。
根据本发明，将用于改变氧化速度的杂质离子选择性地掺入该氮化硅膜或者氮氧化硅膜，之后对该氮化硅膜或者氮氧化硅膜执行热氧化工艺以形成具有不同厚度的第一和第二氧化硅膜；因此，可以容易且精确地形成各种类型的不同厚度的氧化硅膜，且可以低成本地制造不同电容的多个电容器、栅极绝缘膜厚度不同的多个MOS型晶体管等。
附图说明
图1为示出了根据本发明第一实施方式的氧化硅膜形成方法中氮化硅膜形成工艺的剖面视图。
图2为示出了在图1所示工艺之后的离子掺杂工艺的剖面视图。
图3为示出了在图2所示工艺之后的热氧化工艺的剖面视图。
图4为示出了氩离子Ar+剂量与氧化硅膜厚度之间关系的曲线图。
图5为示出了根据本发明第二实施方式的电容器制造方法中多晶硅层形成工艺的剖面视图。
图6为示出了在图5所示工艺之后的氮氧化硅膜形成工艺的剖面视图。
图7为示出了在图6所示工艺之后的热氧化工艺的剖面视图。
图8为示出了在图7所示工艺之后的多晶硅层形成工艺的剖面视图。
图9为示出了在图8所示工艺之后的WSi层形成工艺和抗蚀剂层形成工艺的剖面视图。
图10为示出了在图9所示工艺之后的构图工艺和抗蚀剂层移除工艺的剖面视图。
图11为示出了在图10所示工艺之后的侧部间隔物形成工艺的剖面视图。
图12为示出了在图11所示工艺之后的层间绝缘膜形成工艺和布线层形成工艺的剖面视图。
图13为示出了根据本发明第二实施方式的电容器制造方法的修改例中热氧化工艺的剖面视图。
图14为示出了在图13所示的修改例中布线层形成工艺的剖面视图。
图15A和15B为分别示出了根据本发明第三实施方式的MOS型IC制造方法中氮化硅膜形成工艺和离子掺杂工艺的剖面视图。
图16C和16D为分别示出了在图15B所示工艺之后的离子掺杂工艺和热氧化工艺的剖面视图。
图17E和17F为分别示出了在图16D所示工艺之后的多晶硅层形成工艺和WSi层形成工艺的剖面视图。
图18G和18H为分别示出了在图17F所示工艺之后的通过薄氧化硅膜的离子掺杂工艺和通过厚氧化硅膜的离子掺杂工艺的剖面视图。
图19I和19J为分别示出了在图18H所示工艺之后的绝缘膜形成工艺和侧部间隔物形成工艺的剖面视图。
图20K和20L为分别示出了在图19J所示工艺之后的离子掺杂工艺和布线层形成工艺的剖面视图。
图21A和21B为分别示出了根据本发明第三实施方式的MOS型IC制造方法的修改例中的离子掺杂工艺和布线层形成工艺的剖面视图。
图22为示出了根据本发明人的研究的形成氧化硅膜方法中氮化硅膜形成工艺的剖面视图。
图23为示出了在图22所示工艺之后的热氧化工艺的剖面视图。
图24为示出了在图23所示工艺之后的湿法蚀刻工艺的剖面视图。
图25为示出了在图24所示工艺之后的抗蚀剂移除工艺的剖面视图。
图26为示出了在图25所示工艺之后的热氧化工艺的剖面视图。
具体实施方式
图1至3示出了根据本发明第一实施方式的氧化硅膜形成方法。将按顺序描述分别对应于图1至图3的工艺(1)至(3)。
在图1所示工艺(1)中，例如，氧化硅膜12形成于由单晶硅制成的半导体基板10的一个主表面上。氧化硅膜12用作衬垫氧化物膜以弛豫应力，且具有约30至50nm的厚度。氮化硅膜14通过化学气相沉积(CVD)方法形成于氧化硅膜12上。氮化硅膜14的沉积条件例如为：源气体为NH3(900slm)和SiH2Cl2(90sccm)，温度为770摄氏度，工艺时间为35分钟，厚度为100nm。此外，氮化硅膜14可以通过溅射方法等形成。
在图2所示工艺(2)中，通过光刻工艺按照预定图案在氮化硅膜14上形成抗蚀剂层16。抗蚀剂层16用作离子掺杂掩模，且形成为覆盖氧化速度不应减小的氮化硅膜14的部分并暴露氧化速度应该减小的氮化硅膜14的部分。
接着，利用抗蚀剂层16为掩模，通过离子掺杂工艺将氩离子Ar+掺入氮化硅膜14的暴露部分。该工艺的离子掺杂条件例如为：加速电压为100keV，剂量为5×1015ion/cm2。
在图3所示工艺(3)中，在移除抗蚀剂层16之后通过对氮化硅膜14执行热氧化工艺，薄氧化硅膜18a和厚氧化硅膜18b同时形成于氮化硅膜14上。该热氧化的条件例如为：950摄氏度、9分钟的时间、H2/O2＝6/3.5的供给气体。在图2所示工艺中，氧化硅膜18a形成于氮化硅膜14的暴露部分上，厚度小于氧化硅膜18b，因为暴露部分的氧化速度通过掺入氩离子Ar+而减小。当在上述条件下掺入氩离子Ar+时，氧化硅膜18a的厚度可以约为氧化硅膜18b的厚度的约1/3至1/4。
下表1示出了氧化硅膜的厚度取决于氩离子Ar+剂量的条件。为了得到表1中的数据，制备了硅晶片(基板10)No.1至No.6，在各个晶片表面上通过如图1所示氧化硅膜12形成氮化硅膜14。氩离子Ar+未掺入晶片No.1和No.2的氮化硅膜14，氩离子Ar+以100keV的加速电压掺入晶片No.3和No.6的氮化硅膜14，剂量如表1所示变化。随后，对晶片No.1至No.6的氮化硅膜14执行热氧化工艺。接着，测量各个晶片的氧化硅膜的厚度。
表1
  晶片No.   1   2   3   4   5   6
  剂量[ion/cm2]   0   0   1×1014   5×1014   1×1015   5×1015
  氧化膜厚度[]   39.76   39.83   40.49   38.66   33.87   11.69
在表1中，“氧化膜厚度”表示在散布于各个晶片表面上的9个测量点测量的氧化硅膜厚度的平均值。图4为示出了氩离子Ar+的剂量和氧化硅膜厚度之间关系的曲线图。从该曲线图可以看出，当氩离子Ar+剂量大于约5×1014ion/cm2时，氧化硅膜厚度变小。
根据本发明第一实施方式，在对氮化硅膜14选择性地掺入氩离子Ar+之后通过对氮化硅膜14执行热氧化工艺，可以容易地得到分别具有互不相同厚度的氧化硅膜18a和18b。此外，由于不需要湿法蚀刻工艺，因此通过恰当地设定氧化条件可以精确地控制氧化硅膜18a和18b的厚度。
图5至图12示出了根据本发明第二实施方式的电容器制造方法。在该制造方法中，例如将形成分别具有不同电容的两个电容器。
在图5所示工艺中，例如，对由单晶硅制成的半导体基板20的一个主表面进行隔离。当进行硅局部氧化(LOCOS)隔离时，通过进行选择性氧化工艺而形成由氧化硅膜制成的场绝缘膜22。可以通过CVD方法等通过沉积例如氧化硅膜等的绝缘膜以覆盖形成于基板20表面上的凹槽，由此可以形成场绝缘膜22。在场绝缘膜22上通过CVD方法形成多晶硅层24。多晶硅层24被掺入了例如磷(P)的定义导电类型的杂质，以具有恰当的低电阻从而能够用作电极材料。多晶硅层24被用作导电材料层以形成下电极层。可以用作电容器下电极层且在随后进行的热工艺中被处理的任何导电层，例如多晶硅化物层、单金属硅化物层和诸如钨等的高熔点金属层，可以被任意使用以替代多晶硅层24。
在图6所示的工艺中，氮化硅膜26形成于多晶硅层24上。可以通过类似于参照图1所解释的工艺形成氮化硅膜26。通过光刻工艺按照预定图案在氮化硅膜24上形成抗蚀剂层28，以覆盖氧化速度不应减小的氮化硅膜24的部分并暴露氧化速度应该减小的氮化硅膜24的部分。随后，利用抗蚀剂层28为掩模通过离子掺杂工艺，将氩离子Ar+选择性地掺入氮化硅膜26。该工艺中的离子掺杂条件可以与图2所示工艺相同。
在图7所示工艺中，通过灰化工艺等移除抗蚀剂层28。随后，通过对氮化硅膜26执行热氧化工艺，同时形成薄氧化硅膜30a和厚氧化硅膜30b。该工艺中的热氧化条件可以与图3所示工艺相同。
在图8所示工艺中，通过CVD方法形成多晶硅层32以覆盖氧化硅膜30a和30b。多晶硅层32被制成以具有与上述多晶硅层24相似的低电阻。
在图9所示工艺中，形成钨硅化物(下文中称为WSi)层34以交叠多晶硅层32。形成WSi层34以减小电极电阻，且可以通过溅射形成WSi层34，或者通过溅射使用钨层涂覆多晶硅层32并利用多晶硅层32使该钨层硅化而形成WSi层34。可以使用钛硅化物层、钼硅化物层等替代WSi层34，或者可以使用例如W、Ti、Mo等高熔点的金属。多晶硅层32和WSi层34的叠层作为用于形成上电极的导电层。
接着通过光刻按照第一和第二电容器图案分别在WSi层34上形成抗蚀剂层36a和36b。抗蚀剂层36a形成于薄氧化硅膜30a上，抗蚀剂层36b形成于厚氧化硅膜30b上。
在图10所示工艺中，利用抗蚀剂层36a和36b通过干法蚀刻工艺，构图由氮化硅膜26、氧化硅膜30a、多晶硅层32和WSi层34组成的第一叠层和由氮化硅膜26、氧化硅膜30b、多晶硅层32和WSi层34组成的第二叠层，以由氮化硅膜26的剩余部分26a和氧化硅膜30a的剩余部分形成第一电容器的电容绝缘膜并由多晶硅层32的剩余部分32a和WSi层34的剩余部分34a形成第一电容器的上电极，且同时由氮化硅膜26的剩余部分26b和氧化硅膜30b的剩余部分形成第二电容器的电容绝缘膜并由多晶硅层32的剩余部分32b和WSi层34的剩余部分34b形成第二电容器的上电极。随后，通过灰化工艺等移除抗蚀剂层36a和36b。
接着，在多晶硅层24上形成第一抗蚀剂层(未在图中示出)，以根据第一电容器的下电极(或布线)图案而覆盖第一电容器的上电极层和电容绝缘膜，且同时在多晶硅层24上形成第二抗蚀剂层(未在图中示出)，以根据第二电容器的下电极(或布线)图案而覆盖第二电容器的上电极层和电容绝缘膜。可以通过一次光刻工艺就形成该第一和第二抗蚀剂层。利用第一和第二抗蚀剂层为掩模通过干法蚀刻工艺，构图多晶硅层24，以由多晶硅层24的剩余部分24a形成第一电容器的下电极并由多晶硅层24的剩余部分24b形成第二电容器的下电极。
作为上述工艺的结果，可以得到第一电容器38a，其具有由多晶硅层24a形成的下电极、由氮化硅膜26a和氧化硅膜30a的叠层形成的电容绝缘膜以及由多晶硅层32a和WSi层34a的叠层形成的上电极，且同时可以得到第二电容器38b，其具有由多晶硅层24b形成的下电极、由氮化硅膜26b和氧化硅膜30b的叠层形成的电容绝缘膜以及由多晶硅层32b和WSi层34b的叠层形成的上电极。如果第一和第二电容器38a和38b的上、下电极层的相对面积相同，则第一电容器38a的电容将大于第二电容器38b的电容，因为氧化硅膜30a比氧化硅膜30b薄。
在图11所示工艺中，永正硅酸乙酯(TEOS)为源材料通过CVD工艺，在场绝缘膜22上形成例如由氧化硅膜或者氮化硅膜制成的绝缘膜(未在图中示出)，以覆盖电容器38a和38b。通过各向异性干法蚀刻对绝缘膜进行回蚀刻，由此形成了覆盖第一电容器38a的侧壁且由该绝缘膜的第一剩余部分制成的第一侧部间隔物40a。同时，通过各向异性干法蚀刻对绝缘膜进行回蚀刻，由此形成了覆盖第二电容器38b的侧壁且由该绝缘膜的第二剩余部分制成的第二侧部间隔物40b。侧部间隔物40a和40b可用作电容保护膜。
在图12所示工艺中，通过CVD方法等在基板上方(场绝缘膜22上)形成层间绝缘膜42，以覆盖电容器38a和38b以及侧部间隔物40a和40b。随后，通过光刻和干法蚀刻工艺，在绝缘膜42内形成对应于电容器38a的上电极层的第一连接孔42a和对应于电容器38b的上电极层的第二连接孔42b。
之后，通过溅射等使用由铝合金制成的布线材料层涂覆连接孔42a和42b，并通过干法蚀刻选择性地构图该布线材料层，由此在层间绝缘膜42上形成布线层44a和44b。布线层44a和44b通过连接孔42a和42b分别连接到电容器38a和38b的上电极。
根据参照图5至图12所描述的本发明的第二实施方式，通过采用与参照图1至图4所描述的本发明第一实施方式的氧化硅膜形成方法，形成分别具有互不相同的厚度的电容器38a和38b的电容绝缘膜；因此可以容易且精确地制造分别具有不同电容的电容器38a和38b。
图13和图14示出了根据本发明第二实施方式的电容器制造方法的修改例。使用相同的参考数字表示与第二实施方式相似的元件，并省略了对其的解释。该修改例的特征为，在图5所示的工艺中在多晶硅层24上形成氧化硅膜25。可以通过热氧化工艺或者通过CVD方法等形成氧化硅膜25。
图13示出的情形中，在形成氧化硅膜25之后按照与参照图6和图7所述工艺相似的方式形成氮化硅膜26，且氩离子Ar+被选择性地掺入氮化硅膜26，且随后通过对氮化硅膜26执行热氧化工艺而形成薄氧化硅膜30a和厚氧化硅膜30b。
如图13所示，在形成氧化硅膜30a和30b之后，按照类似于图8和图9所示工艺，依次形成多晶硅层32和WSi层34以覆盖氧化硅膜30a和30b。随后，如图14所示，使用抗蚀剂层36a和36b为掩模如图9和10所示通过干法蚀刻工艺形成电容器38a和38b的电容绝缘膜时，通过构图氧化硅膜25以及氧化硅膜30a和30b而分别在氮化硅膜26a和26b下方添加氧化硅膜25的剩余部分25a和25b。随后，按照如图10所示工艺构图多晶硅层24，且侧部间隔物40a和40b、层间绝缘膜42和布线层44a和44b的形成工艺如图11和图12所示。
根据参照图13和图14所述的本发明的第二实施方式的修改例，电容器38a的电容绝缘膜的结构变为对称的，其中氧化硅膜30a和25a从顶部和底部围绕氮化硅膜26a，且电容器38b的电容绝缘膜的结构变为对称的，其中氧化硅膜30b和25b从顶部和底部围绕氮化硅膜26b因此，如果极性被颠倒，两个电容器38a和38b内电容的电压特性将是对称的，电容特性的稳定性将得到改善且架构的自由度将增大。
图15A至图20L示出了根据本发明第三实施方式的金属氧化物半导体(MOS)型集成电路(IC)制造方法。例如，将制造两个N沟道MOS型晶体管，其栅极绝缘膜具有彼此不同的厚度。
在图15A所示工艺中，例如，按照阱区52和54的形成图案将定义p型的杂质选择性地离子掺杂至由p型单晶硅制成的半导体基板50的一个主表面。接着，在基板50的一个主表面上，通过选择性氧化工艺形成由具有与两个离子掺杂区域相对应的元件孔56a和56b的氧化硅膜制成的场绝缘膜56。通过该热氧化工艺的热工艺，在先前执行的离子掺杂工艺中掺入的定义p型的杂质被激活和扩散，由此在对应于元件孔56a和56b的位置分别形成p型阱区52和54。可以通过CVD方法等沉积例如氧化硅膜等的绝缘膜以覆盖形成于基板50表面上的凹槽，由此形成场绝缘膜56。
接着，通过热氧化工艺在元件孔56a和56b的半导体表面上形成由氧化硅膜制成的绝缘薄膜58和60。绝缘薄膜58和60用作应力弛豫膜，可以通过与图1所示形成氧化硅膜12相似的工艺形成。在场绝缘膜56上形成覆盖绝缘薄膜58和60的氮化硅膜62。可以通过与图1所示形成氮化硅膜14相似的工艺形成氮化硅膜62。
在图15B所示工艺中，通过光刻在氮化硅膜62上形成抗蚀剂层64，该抗蚀剂层64暴露元件孔56a但覆盖元件孔56b。接着，利用场绝缘膜56和氮化硅膜62的叠层以及抗蚀剂层64为掩模，通过氮化硅膜62和绝缘膜58，将用于阈值电压控制的定义导电类型的离子掺入阱区52的表面。
在图16C所示工艺中，利用抗蚀剂层64为掩模通过离子掺杂工艺，将氩离子Ar+掺入氮化硅膜62的暴露部分。该工艺中的离子掺杂条件可以与图2所示工艺相同。
在图16D所示工艺中，通过灰化工艺等移除抗蚀剂层64。接着，通过对氮化硅膜62执行热氧化工艺，在掺入了氩离子Ar+的氮化硅膜62部分内形成薄氧化硅膜66a，在未掺入氩离子Ar+的氮化硅膜62部分内形成厚氧化硅膜66b。该工艺中的热氧化条件可以与图3所示工艺相同。
在图17E所示工艺中，形成覆盖氧化硅膜66a和66b的多晶硅层68。与参照图5所述多晶硅层24相同，将多晶硅层68制成具有低电阻。在图17F所示工艺中，WSi层70形成于多晶硅层68上。可以通过与参照图9所述的形成WSi层34相同的工艺形成WSi层70，且可以使用参照图9所解释的上述高熔点金属层或其硅化物层替代WSi层70。多晶硅层68和WSi层70的叠层用作用于形成栅电极层的导电材料层。
接着，分别按照第一和第二栅电极图案通过光刻工艺在WSi层70上形成抗蚀剂层72a和72b。抗蚀剂层72a形成为置于元件孔56a内的氧化硅膜66a上方，抗蚀剂层72b形成为置于元件孔56b内的氧化硅膜66b上方。随后，利用抗蚀剂层72a和72b通过干法蚀刻工艺构图多晶硅层68和WSi层70的叠层，形成了由多晶硅层68的剩余部分68a和WSi层70的剩余部分70a组成的第一栅电极层G1以及由多晶硅层68的剩余部分68b和WSi层70的剩余部分70b组成的第二栅电极层G2，如图18G所示。接着移除抗蚀剂层72a和72b。
在图18G所示工艺中，通过光刻工艺在氧化硅膜66a和66b上形成抗蚀剂层74，该抗蚀剂层74暴露元件孔56a但覆盖元件孔56b。接着，利用栅电极层G1和抗蚀剂层74为掩模通过离子掺杂工艺，通过氧化硅膜66a、氮化硅膜62和绝缘薄膜58将定义n型的杂质离子离子掺杂至阱区52，在栅电极层G1的一侧和另一侧上分别形成n-型源区76和n-型漏(轻掺杂漏)区78。该离子掺杂工艺使用磷作为定义n型的杂质，且执行该离子掺杂工艺的条件为：加速电压为140keV，剂量为2×1013ion/cm2，倾斜角为45度。随后移除抗蚀剂层74。
在图18H所示工艺中，通过光刻工艺在氧化硅膜66a和66b上形成抗蚀剂层80，该抗蚀剂层80暴露元件孔56b但覆盖元件孔56a。接着，利用栅电极层G2和抗蚀剂层80为掩模通过离子掺杂工艺，通过氧化硅膜66b、氮化硅膜62和绝缘薄膜60将定义n型的杂质离子离子掺杂至阱区54，在栅电极层G2的一侧和另一侧上分别形成n-型源区82和n-型漏(轻掺杂漏)区84。该离子掺杂工艺使用磷作为定义n型的杂质，且执行该离子掺杂工艺的条件为：加速电压为170keV，剂量为2×1013ion/cm2，倾斜角为45度。随后移除抗蚀剂层80。
在图19I所示工艺中，永正硅酸乙酯(TEOS)为源材料通过CVD工艺，在氧化硅膜66a和66b上形成由氧化硅膜制成的绝缘膜86，以覆盖栅电极层G1和G2。接着在图19J所示工艺中，通过各向异性干法蚀刻来回蚀刻绝缘膜86，形成了覆盖栅电极层G1的一个侧壁和另一个侧壁且分别由绝缘膜86的第一和第二剩余部分制成的第一和第二侧部间隔物86a和86b。同时，通过各向异性干法蚀刻来回蚀刻绝缘膜86，形成了覆盖栅电极层G2的一个侧壁和另一个侧壁且分别由绝缘膜86的第三和第四剩余部分制成的第三和第四侧部间隔物86c和86d。另外此时，通过干法蚀刻工艺移除氧化硅膜66a以选择性地残留于栅电极层G1和侧部间隔物86a和86b的下方，且通过干法蚀刻工艺移除氧化硅膜66b以选择性地残留于栅电极层G2和侧部间隔物86c和86d的下方。这种情况下，氮化硅膜62被保留。
在图20K所示工艺中，通过光刻工艺在氮化硅膜62上形成抗蚀剂层90，该抗蚀剂层90具有分别暴露元件孔56a和56b的孔90a和90b。接着，利用栅电极层G1和抗蚀剂层90为掩模通过离子掺杂工艺，通过氮化硅膜62和绝缘薄膜58将定义n型的杂质离子离子掺杂至阱区52，以在栅电极层G1的一侧和另一侧上分别形成n+型源区92和n+型漏区94。同时，利用栅电极层G2和抗蚀剂层90为掩模通过离子掺杂工艺，通过氮化硅膜62和绝缘薄膜60将定义n型的杂质离子离子掺杂至阱区54，以在栅电极层G2的一侧和另一侧上分别形成n+型源区96和n+型漏区98。该离子掺杂工艺使用磷作为定义n型的杂质，且在以下条件下将该离子掺杂工艺执行为旋转掺杂：加速电压为120keV，剂量为2×1015ion/cm2，倾斜角为7度。接着移除抗蚀剂层90。随后，在950摄氏度的温度下进行退火工艺约10秒钟，由此将激活该离子掺杂的杂质。可以在每次离子掺杂工艺之后或者在某些离子掺杂工艺之后执行该退火工艺。
作为根据本发明第三实施方式的上述工艺的结果，分别在阱区52和54内形成具有彼此不同的厚度的n沟道MOS型晶体管100a和100b。晶体管100a具有源区76和92，漏区78和94，由绝缘薄膜58、氮化硅膜62和薄氧化硅膜66a组成的栅极绝缘膜，栅电极膜G1和侧部间隔物86a和86b。晶体管100b具有源区82和96，漏区84和98，由绝缘薄膜60、氮化硅膜62和厚氧化硅膜66b组成的栅极绝缘膜，栅电极膜G2和侧部间隔物86c和86d。晶体管100b具有高于晶体管100a的栅容量，因为通过使氧化硅膜66b厚于氧化硅膜66a，晶体管100b的栅极绝缘膜的厚度大于晶体管100a的栅极绝缘膜的厚度。
在图20L所示工艺中，通过CVD方法等在氮化硅膜62上形成层间绝缘膜102，该层间绝缘膜102覆盖晶体管100a和晶体管100b。接着，通过光刻和干法蚀刻工艺，在绝缘膜102、氮化硅膜62和绝缘薄膜58的叠层内形成分别与n+型源区和漏区92、94相对应的连接孔102a和102b，且通过光刻和干法蚀刻工艺，在绝缘膜102、氮化硅膜62和绝缘薄膜60的叠层内形成分别与n+型源区和漏区96、98相对应的连接孔102c和102d。
接着，通过溅射等将由铝合金等制成的布线材料层涂覆连接孔102a至102d并通过干法蚀刻选择性地构图该布线材料层，由此在层间绝缘膜102上形成布线层104、106、108和110。布线层104、106、108和110通过连接孔102a、102b、102c和102d分别连接到源区92、漏区94、源区96和漏区98。
根据参照图15A至20L所述的本发明第三实施方式，通过参照图1至图3所述的本发明第一实施方式的用于形成氧化硅膜的方法，形成了具有彼此不同的厚度的晶体管100a和100b的栅极绝缘膜；因此，可以容易且精确地制造分别具有不同栅容量的MOS型晶体管100a和100b。此外，可以在用于形成侧部间隔物86a至86d的回蚀刻工艺之后就连续地执行氧化硅膜66a和66b的选择性移除。因此工艺变得容易。此外，氮化硅膜62被留下作为防水膜；因此，由水引起的导电类型的反转以及漏电流的增大可以得到限制，且晶体管的可靠性改善。
图21A和图21B示出了根据本发明第三实施方式的MOS型IC制造方法的修改例。使用相同的参考数字表示与第三实施方式相似的元件，并省略了对其的解释。该修改例的特征在于，在图19J所示工艺中构图氧化硅膜66a和66b之后，通过干法蚀刻工艺选择性地移除氮化硅膜62以保持栅电极层G1和G2下方的氮化硅膜62的部分62a和62b，如图21所示。这种情况下，为了从蚀刻氧化硅膜66a和66b转移到蚀刻氮化硅膜62，在不将基板50暴露于环境的情况下改变蚀刻气体或者改变蚀刻腔体。
图21A示出一种状态，在图19J所示工艺中移除氮化硅膜62而留下氮化硅膜62a和62b之后，通过与参照图20所述的定义n型杂质的离子掺杂工艺相同的工艺，形成n+型源区和漏区92、94以及n+型源区和漏区96、98。该离子掺杂工艺使用磷作为定义n型的杂质，且执行该工艺的加速电压为40keV，剂量为5×1015ion/cm2。随后，通过与参照图20所述工艺相同的工艺形成层间绝缘膜102、连接孔102a至102d以及布线层104至110。
根据参照图21A和图21B所述本发明第三实施方式的修改例，在图21A所示工艺中仅通过绝缘薄膜58和60进行离子掺杂；因此加速电压可以较低且可以降低充电损伤。
尽管在本发明的第三实施方式中形成了具有LDD结构的MOS型晶体管，但是可以形成具有除了LDD结构之外的结构的其他类型MOS晶体管。为此，在图17F所示工艺中在进行栅极构图之后，该工艺应该进行到图19J所示工艺而不执行图18G、图18H和图19I所示工艺。在图19J所示工艺中，利用栅电极层G1和G2通过干法蚀刻工艺选择性地移除氧化硅膜66a和66b。当氮化硅膜62a和62b分别仅保留于栅电极层G1和G2下方时，如图21B所示，则在图19J所示工艺中在选择性地移除氧化硅膜66a和66b之后连续地执行干法蚀刻工艺，由此选择性地移除氮化硅膜62。在图19J所示工艺之后，该工艺进行到图20K或者图21A所示工艺，利用栅电极层G1和G2为掩模，通过离子掺杂工艺形成n+源区和漏区92、94以及n+源区和漏区96、98。
尽管在本发明上述第三实施方式中形成了多个n沟道MOS型晶体管，各个晶体管的栅极绝缘膜的厚度不同于其他晶体管的栅极绝缘膜的厚度，但是通过设置与上述实施方式相反的导电类型，可以形成多个p沟道MOS型晶体管，各个晶体管的栅极绝缘膜的厚度不同于其他晶体管的栅极绝缘膜的厚度。此外，通过使阱区52和54的导电类型不同并恰当地设定掺入的杂质，则可以在阱区52和54之一内形成n沟道MOS型晶体管，在阱区52和54的另一个内形成p沟道MOS型晶体管，并使这些晶体管的栅极绝缘膜的厚度不同。
已经参照优选实施方式描述了本发明。本发明并不仅限于上述实施方式。显而易见的是，本领域技术人员可以进行各种修正、改善、组合等。例如，下述修正是可能的。
尽管在上述实施方式中对氮化硅膜执行热氧化工艺而形成氧化硅膜，但是可以使用氮氧化硅膜替代氮化硅膜。
尽管在上述实施方式中使用氩离子用于改变氧化速度，但是还可以使用例如氦、氖、氪、氙、氡等惰性原子或者氮离子用于改变氧化速度。
尽管在上述实施方式中同时形成了两种类型的薄的和厚的氧化硅膜，但是通过预先将杂质离子的剂量设置为大、中、小(可以为“0”)，可以同时形成三种类型的氧化硅膜。这种情况下，可以根据需要增加离子掺杂工艺和掩模的数目。
本发明的实施方式不仅可以应用于在多个电路元件中使绝缘膜厚度不同的情形，还可以应用于在诸如电可擦除编程只读存储器(EEPROM)的存储器单元的一个电路元件中需要具有不同厚度的多个绝缘膜的情形。此外，本发明的实施方式可以应用于其中例如存储器单元的电路和驱动器电路由不同电压驱动的集成电路，以及用于存储器单元内的隧道绝缘膜。
电容器的电极层可以由选自多晶硅层、多晶硅化物层、金属硅化物的单层以及例如钨的高熔点金属的层制成，上电极层和下电极层可以由相同或者不同材料制成。此外，电容器的电极层可以由IV族金属例如多晶硅和锗、多晶的导电良好的氮化物化合物例如Ti合金和TiN等制成。上电极层可以由过渡金属(Ni、Co、Cr)、Al或Cu制成，因为其不受热工艺处理。
本申请是基于2006年3月15日提交的日本专利申请2006-070738，其全部内容于此引入作为参考。

Claims (8)

1.一种用于形成氧化硅膜的方法，包括步骤：
(a)制备基板；
(b)形成覆盖所述基板一个主表面的氮化硅膜或者氮氧化硅膜；
(c)按照预定图案在所述氮化硅膜或者氮氧化硅膜上形成离子掺杂掩模；
(d)使用所述离子掺杂掩模通过选择性离子掺杂工艺，掺杂用于改变所述氮化硅膜或者氮氧化硅膜的氧化速度的杂质离子；
(e)移除所述离子掺杂掩模；以及
(f)对所述氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在掺杂所述杂质离子的所述氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，以及在未掺杂所述杂质离子的所述氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，所述第二氧化硅膜的厚度不同于第一氧化硅膜的厚度。
2.根据权利要求1的形成氧化硅膜的方法，其中步骤(d)的选择性离子掺杂工艺使用惰性原子或者氮化物离子作为用于改变氧化速度的杂质离子，以及
在步骤(f)，所述第一氧化硅膜形成为比第二氧化硅膜薄。
3.一种用于制造电容器的方法，包括步骤：
(a)制备具有绝缘表面的基板；
(b)在所述基板的绝缘表面上形成第一导电材料层；
(c)在所述导电材料层上形成氮化硅膜或者氮氧化硅膜；
(d)按照预定图案在所述氮化硅膜或者氮氧化硅膜上形成离子掺杂掩模；
(e)利用所述离子掺杂掩模通过选择性离子掺杂工艺，掺入用于改变所述氮化硅膜或者氮氧化硅膜的氧化速度的杂质；
(f)移除所述离子掺杂掩模；
(g)对所述氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在掺杂了所述杂质离子的所述氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，并在未掺杂所述杂质离子的所述氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，所述第二氧化硅膜的厚度不同于该第一氧化硅膜的厚度；
(h)形成覆盖所述第一和第二氧化硅膜的第二导电材料层；
(i)按照第一电容器图案的图案构图包括所述氮化硅膜或者氮氧化硅膜、所述第一氧化硅膜以及所述第二导电材料层的第一叠层，用所述氮化硅膜或者氮氧化硅膜的第一剩余部分和所述第一氧化硅膜的剩余部分形成第一电容器的电容绝缘膜，并用所述第二导电材料层的第一剩余部分形成第一电容器的上电极层，并按照第二电容器图案的图案构图包括所述氮化硅膜或者氮氧化硅膜、所述第二氧化硅膜以及所述第二导电材料层的第二叠层，用所述氮化硅膜或者氮氧化硅膜的第二剩余部分和所述第二氧化硅膜的剩余部分形成第二电容器的电容绝缘膜，并用所述第二导电材料层的第二剩余部分形成第二电容器的上电极层；以及
(j)构图所述第一电容器的上电极层下的所述第一导电材料层，用所述第一导电材料层的第一剩余部分形成所述第一电容器的下电极，并构图所述第二电容器的上电极层下的所述第一导电材料层，用所述第一导电材料层的第二剩余部分形成所述第二电容器的下电极。
4.根据权利要求3的制造电容器的方法，还包括：步骤(k)，在步骤(b)和(c)之间，在所述第一导电材料层上形成第三氧化硅膜，且其中
步骤(i)，按照所述第一电容器图案与所述第一叠层一起构图所述第三氧化硅膜，以在所述第一电容器的电容绝缘膜内所述氮化硅膜或者氮氧化硅膜的第一剩余部分下方添加所述第三氧化硅膜的第一剩余部分，并按照所述第二电容器图案与所述第二叠层一起构图所述第三氧化硅膜，以在所述第二电容器的电容绝缘膜内所述氮化硅膜或者氮氧化硅膜的第二剩余部分下方添加所述第三氧化硅膜的第二剩余部分。
5.一种半导体装置制造方法，包括步骤：
(a)制备半导体基板，在其一个主表面上形成了具有第一和第二元件孔的场绝缘膜，其中所述第一和第二元件孔内的半导体部分具有相同的导电类型或者互不相同的导电类型；
(b)形成第一和第二绝缘薄膜，分别覆盖所述第一和第二元件孔的半导体部分；
(c)形成氮化硅膜或者氮氧化硅膜，覆盖所述场绝缘膜上的所述第一和第二绝缘薄膜；
(d)形成离子掺杂掩模，不覆盖与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分，但是覆盖与所述第二元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分；
(e)利用所述离子掺杂掩模通过选择性离子掺杂工艺，对与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分掺入用于改变氧化速度的杂质离子；
(f)移除所述离子掺杂掩模；
(g)对所述氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，且在与所述第二元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，所述第二氧化硅膜的厚度不同于所述第一氧化硅膜的厚度；
(h)形成导电材料层，覆盖所述第一和第二氧化硅膜；
(i)按照第一栅电极图案构图所述第一元件孔内的导电材料层，以形成由所述导电材料层的第一剩余部分组成的第一栅电极层，并按照第二栅电极图案构图所述第二元件孔内的导电材料层，以形成由所述导电材料层的第二剩余部分组成的第二栅电极层；
(j)利用所述第一和第二栅电极层为掩模通过干法蚀刻工艺选择性地移除所述第一和第二氧化硅膜，从而留下所述第一栅电极层下方的所述第一氧化硅膜的部分并留下所述第二栅电极层下方的所述第二氧化硅膜的部分；以及
(k)利用所述第一栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第一绝缘膜对所述第一元件孔的半导体部分掺入杂质，以在所述第一栅电极层的一侧上形成第一源区且在所述第一栅电极层的另一侧上形成第一漏区，其中所述杂质定义了与所述第一元件孔的半导体部分的导电类型相反的导电类型，且利用所述第二栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第二绝缘薄膜对所述第二元件孔的半导体部分掺入杂质，以在所述第二栅电极层的一侧上形成第二源区且在所述第二栅电极层的另一侧上形成第二漏区，其中所述杂质定义了与所述第二元件孔的半导体部分的导电类型相反的导电类型。
6.根据权利要求5的半导体装置制造方法，还包括步骤：
(I)，在步骤(j)和(k)之间，利用所述第一栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第一绝缘膜，对所述第一元件孔的半导体部分掺入杂质，所述杂质定义了与所述第一元件孔的半导体部分的导电类型相反的导电类型，以在所述第一栅电极层的一侧和另一侧上分别形成第一低浓度源区和第一低浓度漏区，所述第一低浓度源区的杂质浓度低于所述第一源区且所述第一低浓度漏区的杂质浓度低于所述第一漏区；
(m)，在步骤(j)和(k)之间，利用所述第二栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第二绝缘薄膜，对所述第二元件孔的半导体部分掺入杂质，所述杂质定义了与所述第二元件孔的半导体部分的导电类型相反的导电类型，以在所述第二栅电极层的一侧和另一侧上分别形成第二低浓度源区和第二低浓度漏区，所述第二低浓度源区的杂质浓度低于所述第二源区且所述第二低浓度漏区的杂质浓度低于所述第二漏区；
(n)形成绝缘膜，覆盖位于所述第一和第二氧化硅膜上的所述第一和第二栅电极层；以及
(o)回蚀刻所述绝缘膜，以在所述第一栅电极层的一侧和另一侧上形成分别由所述绝缘膜的第一和第二剩余部分组成的第一和第二侧部间隔物，且在所述第二栅电极层的一侧和另一侧上形成分别由所述绝缘膜的第三和第四剩余部分组成的第三和第四侧部间隔物，且其中
步骤(j)中的所述干法蚀刻在步骤(o)之后执行，以及
步骤(k)另外利用所述第一和第二侧部间隔物为掩模进行离子掺杂以形成所述第一源区和所述第一漏区，以及另外利用所述第三和第四侧部间隔物为掩模进行离子掺杂以形成所述第二源区和所述第二漏区。
7.一种半导体装置制造方法，包括步骤：
(a)制备半导体基板，在其一个主表面上形成了具有第一和第二元件孔的场绝缘膜，其中所述第一和第二元件孔内的半导体部分具有相同的导电类型或者互不相同的导电类型；
(b)形成第一和第二绝缘薄膜，分别覆盖所述第一和第二元件孔的半导体部分；
(c)形成氮化硅膜或者氮氧化硅膜，覆盖所述场绝缘膜上的所述第一和第二绝缘薄膜；
(d)形成离子掺杂掩模，不覆盖与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分，但是覆盖与所述第二元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分；
(e)利用所述离子掺杂掩模通过选择性离子掺杂工艺，对与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分掺入用于改变氧化速度的杂质离子；
(f)移除所述离子掺杂掩模；
(g)对所述氮化硅膜或者氮氧化硅膜执行热氧化工艺，从而在与所述第一元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分内形成第一氧化硅膜，且在与所述第二元件孔相对应的所述氮化硅膜或者氮氧化硅膜的部分内形成第二氧化硅膜，所述第二氧化硅膜的厚度不同于所述第一氧化硅膜的厚度；
(h)形成导电材料层，覆盖所述第一和第二氧化硅膜；
(i)按照第一栅电极图案构图所述第一元件孔内的导电材料层，以形成由所述导电材料层的第一剩余部分组成的第一栅电极层，并按照第二栅电极图案构图所述第二元件孔内的导电材料层，以形成由所述导电材料层的第二剩余部分组成的第二栅电极层；
(j)利用所述第一和第二栅电极层为掩模通过干法蚀刻工艺，选择性地移除包括所述氮化硅膜或者氮氧化硅膜以及所述第一氧化硅膜的第一叠层以及包括所述氮化硅膜或者氮氧化硅膜和所述第二氧化硅膜的第二叠层，从而留下所述第一栅电极层下方的所述第一叠层的部分并留下所述第二栅电极层下方的所述第二叠层的部分；以及
(k)利用所述第一栅电极层为掩模通过所述第一绝缘膜对所述第一元件孔的半导体部分掺入杂质，以在所述第一栅电极层的一侧上形成第一源区且在所述第一栅电极层的另一侧上形成第一漏区，其中所述杂质定义了与所述第一元件孔的半导体部分的导电类型相反的导电类型，且利用所述第二栅电极层为掩模通过所述第二绝缘薄膜对所述第二元件孔的半导体部分掺入杂质，以在所述第二栅电极层的一侧上形成第二源区且在所述第二栅电极层的另一侧上形成第二漏区，其中所述杂质定义了与所述第二元件孔的半导体部分的导电类型相反的导电类型。
8.根据权利要求7的半导体装置制造方法，还包括步骤：
(I)，在步骤(j)和(k)之间，利用所述第一栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第一绝缘膜，对所述第一元件孔的半导体部分掺入杂质，所述杂质定义了与所述第一元件孔的半导体部分的导电类型相反的导电类型，以在所述第一栅电极层的一侧和另一侧上分别形成第一低浓度源区和第一低浓度漏区，所述第一低浓度源区的杂质浓度低于所述第一源区且所述第一低浓度漏区的杂质浓度低于所述第一漏区；
(m)，在步骤(j)和(k)之间，利用所述第二栅电极层为掩模通过所述氮化硅膜或者氮氧化硅膜以及所述第二绝缘薄膜，对所述第二元件孔的半导体部分掺入杂质，所述杂质定义了与所述第二元件孔的半导体部分的导电类型相反的导电类型，以在所述第二栅电极层的一侧和另一侧上分别形成第二低浓度源区和第二低浓度漏区，所述第二低浓度源区的杂质浓度低于所述第二源区且所述第二低浓度漏区的杂质浓度低于所述第二漏区；
(n)形成绝缘膜，覆盖位于所述第一和第二氧化硅膜上的所述第一和第二栅电极层；以及
(o)回蚀刻所述绝缘膜，以在所述第一栅电极层的一侧和另一侧上形成分别由所述绝缘膜的第一和第二剩余部分组成的第一和第二侧部间隔物，且在所述第二栅电极层的一侧和另一侧上形成分别由所述绝缘膜的第三和第四剩余部分组成的第三和第四侧部间隔物，且其中
步骤(j)中的所述干法蚀刻在步骤(o)之后执行，以及
步骤(k)另外利用所述第一和第二侧部间隔物为掩模进行离子掺杂以形成所述第一源区和所述第一漏区，以及另外利用所述第三和第四侧部间隔物为掩模进行离子掺杂以形成所述第二源区和所述第二漏区。
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