JP3958899B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、１つのメモリセルに２ビットの情報を記録可能な不揮発性半導体メモリに用いて好適なものである。
【０００２】
【従来の技術】
近年、キャリアの注入位置を異ならせることにより、１つのメモリセルに２ビットの情報を記録可能とした不揮発性半導体メモリが研究、開発されている。この不揮発性半導体メモリは、ゲートの下層に設けられた電荷捕獲膜にキャリアを捕獲するメモリであって、情報を書き込む場合と読み出す場合とでソース／ドレイン間に印加する電圧の方向を逆方向とし、チャネル領域の両端部に相当する位置における電荷捕獲膜中にそれぞれ独立して電子を捕獲するように構成されている。そして、両端部それぞれにおける電子の捕獲の有無によって２ビットの情報を記録可能としている。
【０００３】
例えば、国際公開ＷＯ ９９／０７０００号公報には、上述した構成の不揮発性半導体メモリが開示されている。図８を参照しながら、同公報に開示された不揮発性半導体メモリの構成及びデータの書き込み／読み出しの動作について簡単に説明する。
【０００４】
図８に示すように、不揮発性半導体メモリ１００は、ｐ型シリコン半導体基板１０１の表面領域に形成されたソース／ドレインとして機能する１対の不純物拡散層１０２，１０３と、当該不純物拡散層１０２，１０３間のｐ型シリコン半導体基板１０１上に形成された３層構造の絶縁膜及び当該３層構造の絶縁膜上に形成されたゲート電極１０７から成る。ここで、３層構造の絶縁膜はゲート絶縁膜（シリコン酸化膜）１０４、電荷捕獲膜（シリコン窒化膜）１０５、シリコン酸化膜１０６から構成されている。
【０００５】
この不揮発性半導体メモリ１００においては、電荷捕獲膜中のチャネル領域の両端部に相当する位置にそれぞれ独立して電子を捕獲するように構成され、ＲＩＧＨＴ ＢＩＴ及びＬＥＦＴ ＢＩＴのそれぞれに１ビット、合計２ビットの情報を記録することが可能とされている。情報の記録は、ゲート絶縁膜１０４と電荷捕獲膜１０５の界面に電子が注入されることによって成され、ＲＩＧＨＴ ＢＩＴに情報を記録する場合には、図８に示す領域１０９に電子が注入され、ＬＥＦＴ ＢＩＴに情報を記録する場合には、領域１０８に電子が注入される。
【０００６】
ＲＩＧＨＴ ＢＩＴへ情報を書き込む場合には、例えばソースを０Ｖ、ドレインを５Ｖ程度としてソース／ドレイン間に電位差を生じさせ、ゲート１０７に高電圧（１０Ｖ程度）を印加してソース／ドレイン間にチャネル１１０を形成する。ここで、形成されたチャネル１１０の範囲ｌ1 は同電位であり電界は生じない。チャネル１１０が形成されていない範囲ｌ2 ではソース／ドレイン間の電位差に起因して電界が生じるため、この範囲ｌ2 においてチャネルホットエレクトロンが発生し、領域１０９に電子が捕獲（トラップ）される。
【０００７】
ＲＩＧＨＴ ＢＩＴから情報を読み出す場合には、書き込みの場合と逆方向の電圧をソース／ドレイン間に印加する。この際、領域１０９に電子が捕獲されているため、領域１０９の下層で不純物拡散層１０３から不純物拡散層１０２に向かってチャネルが形成されず、しきい値が上昇しているためソース／ドレイン間には電流が流れない。領域１０９に電子を捕獲していない場合にはソース／ドレイン間にチャネルが形成されて電流が流れるため、電子の捕獲の有無に対応して１ビットの情報を記憶することが可能である。
【０００８】
領域１０９に電子を捕獲した場合において、読み出しの際に書き込みと同じ方向に電圧を印加すると、ソース／ドレイン間にチャネルが形成されて電流が流れてしまうため、情報を読み出す場合には、上述したように書き込みの場合と逆方向の電圧をソース／ドレイン間に印加する必要がある。
【０００９】
ＬＥＦＴ ＢＩＴへの情報の書き込み、読み出しもＲＩＧＨＴ ＢＩＴの場合と同様に行うことができ、ＲＩＧＨＴ ＢＩＴへの情報の書き込み、読み出しの際に印加する電圧の方向に対してそれぞれ逆方向の電圧を印加することによって行うことができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、例えばＲＩＧＨＴ ＢＩＴに情報を書き込む場合において、書き込み時にメモリセルのしきい値を上昇させるために発生させたチャネルホットエレクトロンの注入位置は、ドレイン１０３とゲート電極１０７に印加する電圧に応じて変動するため、上述した従来の構成では、領域１０９に電子を局在させる必要があるにもかかわらず、本来電子が注入されるべきではないチャネル中央部のゲート絶縁膜１０４中にも電子が捕獲されるという問題が生じる。
【００１１】
また、しきい値が上昇した状態（例えば書き込み状態）において、メモリセルのしきい値を下降させる（例えば消去動作）際に注入されるホットホールは、上述のホットエレクトロンとは発生メカニズムが異なるため、両者の注入位置は必ずしも一致しない。このため、書き込み、消去を繰り返すうちに、いずれか一方の電荷がシリコン窒化膜１０５中に残る場合が生じ、書き込み又は消去不良が起こるという問題があった。
【００１２】
この問題は、しきい値を上昇させる場合には電子を過剰に注入し、しきい値を下降させる場合にはホールを過剰に注入することにより軽減することができるものの、キャリアを過剰に注入すると、書き込み、消去速度の遅延が起こり、素子の性能を劣化させてしまうという別の問題が生じてしまう。また、キャリアの過剰な注入は必要以上の電気的ストレスを絶縁膜に印加することになるため、経時絶縁破壊等の原因となり素子の信頼性の観点からも望ましくない。
【００１３】
また、ホール注入の際の電圧印加条件を電子の注入位置の分布に合わせる方法を選択すると、ホールの発生効率は必ずしも最適とはならないため、やはり素子特性の劣化を招来することとなる。
【００１４】
本発明は、このような問題を解決するために成されたものであり、キャリアの注入位置を異ならせて２ビットの情報を記録する半導体記憶装置において、２ビットの情報を確実に記録、保持することを可能とし、書き込み不良又は消去不良の発生を抑止して信頼性を向上させた半導体記憶装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜にキャリアを捕獲するように成された半導体記憶装置であって、前記１対の不純物拡散層のそれぞれに近接する位置における前記ゲート絶縁膜中に、前記ゲート絶縁膜に比してキャリアトラップ特性が高い電荷捕獲膜が形成されており、前記ゲート絶縁膜は、前記１対の不純物拡散層のそれぞれに近接する位置が他の領域に比して薄く形成されており、ホットエレクトロン又はホットホールからなるキャリアを前記１対の不純物拡散層に近接する位置に形成された２つの前記電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する。
【００１９】
本発明の半導体記憶装置の一態様例においては、前記ゲート絶縁膜上に別の電荷捕獲膜が形成され、前記ゲート絶縁膜上に当該別の電荷捕獲膜を介して前記ゲート電極が形成されている。
【００２０】
本発明の半導体記憶装置の製造方法は、ホットエレクトロン又はホットホールからなるキャリアを一対の不純物拡散層に近接する位置に形成された２つの電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体装置の製造方法に関し、半導体基板上に第１及び第２の絶縁膜を順次形成する第１の工程と、前記第１及び第２の絶縁膜を選択的に除去して共にパターニングする第２の工程と、露出した前記半導体基板上から前記第２の絶縁膜の下方の所定範囲にかけての前記半導体基板上に第３の絶縁膜を形成する第３の工程と、前記第２の絶縁膜をマスクとして前記半導体基板に不純物を導入し、前記第２の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する第４の工程と、前記第２の絶縁膜の下方の所定範囲に形成された前記第３の絶縁膜を残し、他の領域の前記第３の絶縁膜を除去して前記半導体基板を露出させる第５の工程と、露出した前記半導体基板を熱酸化して素子分離膜を形成する第６の工程と、前記第１及び第２の絶縁膜を除去して、下層の前記半導体基板及び前記第３の絶縁膜を露出させ、当該第３の絶縁膜を電荷捕獲膜とする第７の工程と、露出した前記半導体基板の表面を熱酸化して第４の絶縁膜を形成し、前記電荷捕獲膜の上層及び下層を当該第４の絶縁膜で覆う第８の工程と、前記第４の絶縁膜の上層に導電膜を形成する第９の工程と、前記導電膜をゲート電極形状にパターニングする第１０の工程とを有する。
【００２１】
本発明の半導体記憶装置の製造方法の一態様例においては、前記第２の工程と前記第３の工程の間に、前記第１の絶縁膜をパターン幅方向に所定量除去して、前記第２の絶縁膜のパターン幅よりも幅狭にする第１１の工程を更に有し、前記第３の工程において、露出した前記半導体基板上及び前記所定量の範囲における前記半導体基板上に前記第３の絶縁膜を形成する。
【００２２】
本発明の半導体記憶装置の製造方法の一態様例においては、前記第８の工程と前記第９の工程の間に、前記第４の絶縁膜上に第５の絶縁膜を形成する第１２の工程を更に有し、前記第９の工程において前記第４の絶縁膜上に前記第５の絶縁膜を介して前記導電膜を形成する。
【００２３】
本発明の半導体記憶装置の製造方法は、ホットエレクトロン又はホットホールからなるキャリアを一対の不純物拡散層に近接する位置に形成された２つの電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体装置の製造方法に関し、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を選択的に除去して下層の前記半導体基板を露出させる工程と、前記第１の絶縁膜をマスクとして露出した前記半導体基板に不純物を導入し、前記第１の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する工程と、前記不純物拡散層上及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記第２の絶縁膜を除去し、前記第１の絶縁膜を露出させる工程と、前記第１の絶縁膜を除去して下層の前記半導体基板を露出させ、この領域を素子活性領域とする工程と、前記素子活性領域における前記半導体基板上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、前記第４及び第２の絶縁膜を覆うように第５の絶縁膜を形成する工程と、前記素子活性領域の両側にのみ残存するように前記第５の絶縁膜を除去して、前記第２の絶縁膜の側壁に前記第５の絶縁膜から成るサイドウォールを形成するとともに、前記素子活性領域における前記半導体基板を露出させる工程と、露出した前記半導体基板上に第６の絶縁膜を形成する工程と、前記サイドウォールを除去して前記サイドウォールの下層の前記第４の絶縁膜を露出させ、当該第４の絶縁膜を電荷捕獲膜とする工程と、前記電荷捕獲膜上に第７の絶縁膜を形成する工程と、前記第６及び第７の絶縁膜上を覆う導電膜を形成する工程とを有する。
【００２４】
【作用】
本発明は上記技術手段より成るので、データ書き込み時にゲート電極に高電圧を印加してホットエレクトロンを発生させると、ゲート絶縁膜中において、チャネル幅中央部よりもキャリアトラップ特性の高い端部に電子が注入されることとなる。これにより、ゲート電極下のゲート絶縁膜の端部に集中的に電子を捕獲することが可能となる。データ消去時にも同様に、ホットホールをゲート絶縁膜の端部に集中的に注入することができるため、安定してデータの消去が行われることとなる。
【００２５】
【発明の実施の形態】
以下、本発明のいくつかの実施形態に係る不揮発性半導体メモリの構成及びその製造方法を、図面を参照しながら共に説明する。
【００２６】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は第１の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。また、図２及び図３は第１の実施形態に係る不揮発性半導体メモリの平面構成を示す概略平面図である。ここで、図１は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。
【００２７】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図１（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００２８】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００２９】
次に、図１（ｂ）に示すように、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層の所定範囲にかけてシリコン窒化膜４を形成する。この際に、表面に露出したｐ型シリコン半導体基板１においては、シリコンとアンモニアガスの直接反応によりシリコン窒化膜４が形成される。また、シリコン窒化膜３のパターン端部下においては、シリコン酸化膜２中を拡散したアンモニアとの反応でシリコン窒化膜４が形成される。シリコン窒化膜４の成膜条件を調整することにより、シリコン窒化膜３のパターン端に形成されるシリコン窒化膜４の幅を制御することができる。
【００３０】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００３１】
次に、図１（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。本実施形態において、不純物拡散層６はビットラインとして機能するため、図２に示すように、不純物拡散層６は複数本が所定方向に延在するように形成され各メモリセルと接続される。
【００３２】
次に、図１（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択酸化する。この際、図１（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図１（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ（Local oxidation of silicon）素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００３３】
次に、図１（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００３４】
次に、図１（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４の作用により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００３５】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。すなわち、シリコン酸化膜７の端部にシリコン窒化膜４を形成することによって、チャネル領域の中央近傍に比してチャネル領域端部の電気容量換算膜厚を小さくしたゲート絶縁膜を形成することができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００３６】
次に、図１（ｇ）に示すように、ＣＶＤ法によりリン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００３７】
その後、一般的な配線層の形成工程を行い本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００３８】
図２は、完成した本実施形態に係る不揮発性半導体メモリの全体の平面構成を示す図であり、ゲート電極上の層間絶縁膜及びアルミニウム膜は図示を省略している。図２に示すように、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）は複数本が並んで配置され、やはり複数本並んで形成された不純物拡散層６に対して直交するように形成される。
【００３９】
図３は、図２中の二点鎖線で囲まれた領域Ａを拡大して示す模式図であり、素子分離膜としてのシリコン酸化膜５は図示を省略している。図３において、二点鎖線Ｂで囲まれた領域が１つのメモリセルを構成する領域である。図３に示すように、シリコン窒化膜４は不純物拡散層６の両側に沿って形成され、シリコン酸化膜７を介して対向するように配置されている。データの書き込み、消去は、選択されたメモリセルに対応するゲート電極を高電位とし、当該メモリセルの両側の不純物拡散層６間に電位差を与えることにより行うことができる。
【００４０】
図４は、データの書き込み及び読み出しの動作を示す模式図である。データを書き込む際には、図４（ａ）に示すように、右側に位置する不純物拡散層６ａをソースとして接地し、左側に位置する不純物拡散層６ｂをドレインとして５Ｖ程度の電圧を印加する。そして、ゲート電極に高電圧（１０Ｖ）程度を印加することにより、ドレイン（不純物拡散層６ｂ）近傍でホットエレクトロンが発生してシリコン窒化膜４ｂに電子ｅが捕獲される。この際、電子ｅを捕獲するシリコン窒化膜４ｂをドレイン近傍にのみ形成し、チャネル幅中央近傍に形成していないため、シリコン窒化膜４ｂが形成された領域にのみ電子ｅが捕獲されることになる。従って、シリコン窒化膜４ｂが形成された領域以外への電子ｅの捕獲を抑止して、データの書き込みの信頼性を向上させることができる。
【００４１】
データを消去する際には、不純物拡散層６ａを開放し、不純物拡散層６ｂをドレインとして５Ｖ程度の電圧を印加する。そして、ゲート電極に負電圧（−５Ｖ程度）を印加することにより、ドレイン（不純物拡散層６ｂ）近傍でホットホールが発生してシリコン窒化膜４ｂにホールが捕獲される。この際、ホールを捕獲するシリコン窒化膜４ｂをドレイン近傍にのみ形成し、チャネル幅中央近傍に形成していないため、シリコン窒化膜４ｂが形成された領域にのみホールが捕獲されることになり、捕獲されている電子ｅを確実に消去することができる。従って、データの消去の信頼性を向上させることが可能となる。
【００４２】
データを読み出す際には、図４（ｂ）に示すように、不純物拡散層６ｂをソースとして接地し、不純物拡散層６ａをドレインとして１．６Ｖ程度の電圧を印加する。シリコン窒化膜４ｂに電子ｅが捕獲されている場合には、捕獲された電子ｅにより生じる負電界によりチャネル消失するため，しきい値が上昇し、不純物拡散層６ａ，６ｂ間には電流が流れない。シリコン窒化膜４ｂに電子ｅが捕獲されていない場合には、チャネルが消失せず、不純物拡散層６ａ，６ｂ間に電流が流れる。従って、シリコン窒化膜４ｂへの電子ｅの捕獲の有無に対応して、１ビットの情報を記憶することが可能である。
【００４３】
シリコン窒化膜４ａへのデータを書き込み、読み出しは、上述したシリコン窒化膜４ｂへのデータを書き込み、読み出しと逆方向の電圧を印加することにより行うことができる。これにより、シリコン窒化膜４ａ，４ｂに２ビットの情報を記録することが可能となる。
【００４４】
以上説明したように、本発明の第１の実施形態によれば、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。これにより、情報を記録する際に、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）を高電位とし、１対の不純物拡散層６間に電位差を与えた場合において、ゲート電極の電位や１対の不純物拡散層６間の電位差のバラツキ等に影響を受けることなく、確実にシリコン窒化膜４近傍に電子をトラップすることができ、他の領域に電子がトラップされることを抑止することができる。また、データの消去時においても、確実にシリコン窒化膜４近傍に正孔（ホール）をトラップすることができ、他の領域に正孔が捕獲されることを抑止することができる。これにより、必要最小限のキャリアの注入により、安定かつ確実にデータの記録及び消去を行うことが可能となる。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は第２の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第２の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図５は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、第１の実施形態と同様、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。なお、図５において、第１の実施形態と共通の構成要素については図１と同様の符号を記して説明する。
【００４６】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図５（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００４７】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００４８】
次に、図５（ｂ）に示すように、ｐ型シリコン半導体基板１をフッ酸（ＨＦ）溶液に浸し、シリコン酸化膜２を横幅方向に５０ｎｍ程度ウエットエッチングする。このエッチングにより、シリコン酸化膜２の幅がシリコン窒化膜３の幅よりも狭くなる。その後、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層、シリコン酸化膜２のパターン端にかけてシリコン窒化膜４を形成する。ここで、上述したようにシリコン酸化膜２を横幅方向にエッチングしているため、シリコン窒化膜３のパターン端の下層におけるｐ型シリコン半導体基板１１の表面領域にシリコン窒化膜４を確実に形成することができる。また、シリコン酸化膜２の除去量を制御することにより、シリコン窒化膜３の下層におけるシリコン窒化膜４の横幅を高い精度で調整することが可能となる。
【００４９】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００５０】
次に、図５（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。そして、不純物拡散層６はビットラインとして機能するため、図２に示すように、複数本が所定方向に延在するように形成され、各メモリセルと接続される。
【００５１】
次に、図５（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択的に酸化する。この際、図５（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図５（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００５２】
次に、図５（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００５３】
次に、図５（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００５４】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、第１の実施形態と同様に、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００５５】
次に、図５（ｇ）に示すように、ＣＶＤ法により、リン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００５６】
その後、一般的な配線層の形成工程を行い、本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００５７】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。また、第２の実施形態においては、シリコン窒化膜４を形成する際に、シリコン窒化膜３の幅よりも幅狭となるように予めシリコン酸化膜２の両端部を所定量除去しているため、除去した領域に確実にシリコン窒化膜４を形成することができる。そして、シリコン酸化膜２の除去量を制御することによって、ゲート電極下のシリコン窒化膜４の幅を高い精度で調整することが可能となる。
【００５８】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図６は第３の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第２の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図６は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、第１の実施形態と同様、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。なお、図６において、第１の実施形態と共通の構成要素については図１と同様の符号を記して説明する。
【００５９】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図６（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００６０】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００６１】
次に、図６（ｂ）に示すように、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層の所定範囲にかけてシリコン窒化膜４を形成する。この際に、表面に露出したｐ型シリコン半導体基板１においては、シリコンとアンモニアガスの直接反応によりシリコン窒化膜４が形成される。また、シリコン窒化膜３のパターン端部下においては、シリコン酸化膜２中を拡散したアンモニアとの反応でシリコン窒化膜４が形成される。シリコン窒化膜４の成膜条件を調整することにより、シリコン窒化膜３のパターン端に形成されるシリコン窒化膜４の幅を制御することが可能である。
【００６２】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００６３】
次に、図６（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。不純物拡散層６はビットラインとして機能するため、図２に示すように、複数本が所定方向に延在するように形成され、各メモリセルと接続される。
【００６４】
次に、図６（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択酸化する。この際、図６（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図６（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００６５】
次に、図６（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００６６】
次に、図６（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００６７】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、第１の実施形態と同様に、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００６８】
次に、図６（ｇ）に示すように、ＣＶＤ法により膜厚６ｎｍ程度にシリコン窒化膜１０をシリコン酸化膜７及びシリコン酸化膜５上に形成する。これにより、不純物拡散層６の近傍においては、シリコン酸化膜７、シリコン窒化膜４、シリコン酸化膜７、シリコン窒化膜１０の積層構造から成るトラップ膜が形成される。このように、電荷をトラップする膜としてのシリコン窒化膜を２層形成することによって、不純物拡散層６の近傍におけるキャリアトラップ特性を更に向上させることができる。
【００６９】
その後、ＣＶＤ法により、リン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４、シリコン窒化膜１０）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００７０】
その後、一般的な配線層の形成工程を行い、本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００７１】
以上説明したように、本発明の第３の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。そして、第３の実施形態においては、シリコン窒化膜４の上層にシリコン窒化膜１０を重ねて形成することにより、ゲート酸化膜７の端部におけるキャリアトラップ特性をより向上させることができ、データの記録及び消去を更に確実に行うことができる。
【００７２】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図７は第４の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第４の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図７は不揮発性半導体メモリの２つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、図３の一点鎖線ＩＩ−ＩＩ’に沿った位置に対応する断面を示している。
【００７３】
先ず、図７（ａ）に示すように、ｐ型シリコン半導体基板１１（比抵抗１〜１２Ωｃｍ、ホウ素（Ｂ）含有）の主表面上に、ＣＶＤ法によりシリコン窒化膜１２を膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。
【００７４】
次に、フォトリソグラフィー及びこれに続くドライエッチングにより、ビットライン拡散層を形成する予定の領域上のシリコン窒化膜１２を選択的に除去する。そして、シリコン窒化膜１２をマスクとしてイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー６０ｋｅＶ〜１００ｋｅＶ程度、ドーズ量１×１０15〜１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、ビットライン拡散層となる高濃度の不純物拡散層１３を形成する。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤ法によりシリコン酸化膜１４を膜厚３００ｎｍ〜５００ｎｍ程度形成し、ＣＭＰ（化学機械研磨）法又はドライエッチングによりビットライン拡散層（不純物拡散層１３）上のみにシリコン酸化膜１４を残し、その他の領域のシリコン酸化膜１４を除去する。これにより、不純物拡散層１３上のシリコン酸化膜１４の表面がシリコン窒化膜１２の表面と略同一面となる。この図７（ａ）及び図７（ｂ）に示す工程により、不純物拡散層１３とシリコン酸化膜１４を１回のフォトリソグラフィーで自己整合的に形成することができる。
【００７６】
次に、図７（ｃ）に示すように、リン酸等を用いたウエットエッチングによりシリコン窒化膜１２を除去し、下層のｐ型シリコン半導体基板１１の表面を露出させる。その後、ｐ型シリコン半導体基板１１に熱酸化を施して、シリコン窒化膜１２を除去した結果露出したｐ型シリコン半導体基板１１の表面に膜厚１０ｎｍ〜３０ｎｍ程度のシリコン酸化膜１５を形成する。その後、ＣＶＤ法により、シリコン酸化膜１４及びシリコン酸化膜１５上に、キャリアトラップ膜となるシリコン窒化膜１６を膜厚１０ｎｍ〜２０ｎｍ程度形成する。
【００７７】
次に、図７（ｄ）に示すように、ＣＶＤ法により、例えばシリコン酸化膜１７を膜厚３００ｎｍ〜５００ｎｍ程度形成し、ドライエッチングによりシリコン酸化膜１４の側壁にのみに残存するように除去する。これにより、シリコン酸化膜１４の側壁にシリコン酸化膜１７及びシリコン窒化膜１６から成るサイドウォールが形成される。また、このドライエッチングによりサイドウォール間のシリコン窒化膜１６及びシリコン酸化膜１５が除去されてｐ型シリコン半導体基板１１の表面が露出する。
【００７８】
次に、図７（ｅ）に示すように、温度８００〜９００℃程度、時間３０〜９０分程度の条件でｐ型シリコン半導体基板１１の表面に熱酸化を施して、露出しているｐ型シリコン半導体基板１１の表面にシリコン酸化膜１８を形成する。その後、ウエットエッチングによりシリコン酸化膜１７を除去し、熱酸化を施すことによりシリコン窒化膜１６の表面を酸化してシリコン酸化膜１９を形成する。ここで、例えば、シリコン酸化膜１７中に予め不純物（ホウ素、燐）等を含有させておくことにより、シリコン酸化膜１７とシリコン酸化膜１４のエッチングレートを異ならせることができ、シリコン酸化膜１４の除去量を最小限に抑えた状態でシリコン酸化膜１７を除去することが可能である。また、シリコン酸化膜１８は熱酸化により形成した酸化膜であるため、シリコン酸化膜１７とはエッチングレートが異なり、その除去量は最小限に抑えられる。シリコン酸化膜１７の代わりに、シリコン酸化膜１４，１８とはエッチングレートが異なる他の絶縁膜を用いてもよい。
【００７９】
これにより、シリコン酸化膜１８の両側のｐ型シリコン半導体基板１１上において、シリコン窒化膜１６は、下層がシリコン酸化膜１５、上層がシリコン酸化膜１９によって覆われることとなり、ゲート絶縁膜が形成される。シリコン酸化膜１８を形成する熱酸化の際に、シリコン窒化膜１６はシリコン酸化膜１７によって覆われているため、シリコン酸化膜１８の膜厚を独立して制御することが可能である。
【００８０】
なお、シリコン酸化膜１７をウエットエッチングによって除去した後、熱酸化を施してシリコン酸化膜１８とシリコン酸化膜１９を同時に形成してもよい。この場合、シリコン窒化膜１６近傍では熱酸化による酸化速度が低下するため、シリコン酸化膜１９はシリコン酸化膜１８よりも薄く形成される。
【００８１】
次に、図７（ｆ）に示すように、ＣＶＤ法により燐（Ｐ）を２×１０20〜６×１０20（ａｔｍｓ／ｃｍ3 ）程度含有した多結晶シリコン膜２０を、膜厚１００ｎｍ〜２００ｎｍ程度形成し、フォトリソグラフィー及びこれに続くドライエッチングによりワードライン形状にパターニングする。
【００８２】
その後、ｐ型シリコン半導体基板１１中の拡散層の熱処理による活性化、層間絶縁膜の形成、コンタクト孔の開孔、メタル配線の形成等を行い、本実施形態に係る不揮発性半導体メモリを完成させる。
【００８３】
以上説明したように、本発明の第４の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜１８の両端にキャリアトラップ特性の高いシリコン窒化膜１５を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜１５の近傍のみにキャリアをトラップすることが可能となる。また、第４の実施形態によれば、不純物拡散層１３と、不純物拡散層１３上のシリコン酸化膜１４を１回のフォトリソグラフィーで自己整合的に形成することができる。これにより、隣接する２つの不純物拡散層１３間にシリコン酸化膜１５，１８，１９及びシリコン窒化膜１６から成るゲート絶縁膜を高い精度で形成することが可能となる。また、シリコン酸化膜１８を形成する場合に、シリコン窒化膜１６をサイドウォールであるシリコン酸化膜１７によって覆うことにより、シリコン酸化膜１８の膜厚を独立して高い精度で形成することが可能となる。
【００８４】
なお、上述の第２〜第４の実施形態に係る不揮発性半導体メモリへのデータの書き込み、消去及び読み出しの各動作については、図４において説明した第１の実施形態と同様に行うことが可能である。
【００８５】
また、上記各実施形態においては、キャリアトラップ膜としてシリコン窒化膜を用い、シリコン窒化膜の形成された部位のキャリアトラップ特性を高めた構成を例示したが、本発明はこれに限定されるものではなく、他の絶縁膜を用いる場合を含め、チャネル領域の端部におけるキャリアトラップ特性を局部的に高めた構成は全て本発明の範疇に属する。
【００８６】
【発明の効果】
本発明によれば、キャリアの注入位置を異ならせて２ビットの情報を記録する半導体記憶装置において、２ビットの情報を安定かつ確実に記録し、保持することが可能となる。従って、書き込み又は消去不良の発生を抑止することができ、信頼性を向上させた半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図２】本発明の各実施形態に係る不揮発性半導体メモリの平面構成を示す概略平面図である。
【図３】本発明の各実施形態に係る不揮発性半導体メモリの平面構成を詳細に示す概略平面図である。
【図４】本発明の各実施形態に係る不揮発性半導体メモリの書き込み、読み出しの動作を示す概略断面図である。
【図５】本発明の第２の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図６】本発明の第３の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図７】本発明の第４の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図８】従来の不揮発性半導体メモリの構成を示す概略断面図である。
【符号の説明】
１，１１ ｐ型シリコン半導体基板
２，５，７，１４，１５，１７，１８，１９ シリコン酸化膜
３，４，１０，１２，１６ シリコン窒化膜
６，１３ 不純物拡散層
８，２０ 多結晶シリコン膜
９ タングステンシリサイド膜
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、１つのメモリセルに２ビットの情報を記録可能な不揮発性半導体メモリに用いて好適なものである。
【０００２】
【従来の技術】
近年、キャリアの注入位置を異ならせることにより、１つのメモリセルに２ビットの情報を記録可能とした不揮発性半導体メモリが研究、開発されている。この不揮発性半導体メモリは、ゲートの下層に設けられた電荷捕獲膜にキャリアを捕獲するメモリであって、情報を書き込む場合と読み出す場合とでソース／ドレイン間に印加する電圧の方向を逆方向とし、チャネル領域の両端部に相当する位置における電荷捕獲膜中にそれぞれ独立して電子を捕獲するように構成されている。そして、両端部それぞれにおける電子の捕獲の有無によって２ビットの情報を記録可能としている。
【０００３】
例えば、国際公開ＷＯ ９９／０７０００号公報には、上述した構成の不揮発性半導体メモリが開示されている。図８を参照しながら、同公報に開示された不揮発性半導体メモリの構成及びデータの書き込み／読み出しの動作について簡単に説明する。
【０００４】
図８に示すように、不揮発性半導体メモリ１００は、ｐ型シリコン半導体基板１０１の表面領域に形成されたソース／ドレインとして機能する１対の不純物拡散層１０２，１０３と、当該不純物拡散層１０２，１０３間のｐ型シリコン半導体基板１０１上に形成された３層構造の絶縁膜及び当該３層構造の絶縁膜上に形成されたゲート電極１０７から成る。ここで、３層構造の絶縁膜はゲート絶縁膜（シリコン酸化膜）１０４、電荷捕獲膜（シリコン窒化膜）１０５、シリコン酸化膜１０６から構成されている。
【０００５】
この不揮発性半導体メモリ１００においては、電荷捕獲膜中のチャネル領域の両端部に相当する位置にそれぞれ独立して電子を捕獲するように構成され、ＲＩＧＨＴ ＢＩＴ及びＬＥＦＴ ＢＩＴのそれぞれに１ビット、合計２ビットの情報を記録することが可能とされている。情報の記録は、ゲート絶縁膜１０４と電荷捕獲膜１０５の界面に電子が注入されることによって成され、ＲＩＧＨＴ ＢＩＴに情報を記録する場合には、図８に示す領域１０９に電子が注入され、ＬＥＦＴ ＢＩＴに情報を記録する場合には、領域１０８に電子が注入される。
【０００６】
ＲＩＧＨＴ ＢＩＴへ情報を書き込む場合には、例えばソースを０Ｖ、ドレインを５Ｖ程度としてソース／ドレイン間に電位差を生じさせ、ゲート１０７に高電圧（１０Ｖ程度）を印加してソース／ドレイン間にチャネル１１０を形成する。ここで、形成されたチャネル１１０の範囲ｌ1 は同電位であり電界は生じない。チャネル１１０が形成されていない範囲ｌ2 ではソース／ドレイン間の電位差に起因して電界が生じるため、この範囲ｌ2 においてチャネルホットエレクトロンが発生し、領域１０９に電子が捕獲（トラップ）される。
【０００７】
ＲＩＧＨＴ ＢＩＴから情報を読み出す場合には、書き込みの場合と逆方向の電圧をソース／ドレイン間に印加する。この際、領域１０９に電子が捕獲されているため、領域１０９の下層で不純物拡散層１０３から不純物拡散層１０２に向かってチャネルが形成されず、しきい値が上昇しているためソース／ドレイン間には電流が流れない。領域１０９に電子を捕獲していない場合にはソース／ドレイン間にチャネルが形成されて電流が流れるため、電子の捕獲の有無に対応して１ビットの情報を記憶することが可能である。
【０００８】
領域１０９に電子を捕獲した場合において、読み出しの際に書き込みと同じ方向に電圧を印加すると、ソース／ドレイン間にチャネルが形成されて電流が流れてしまうため、情報を読み出す場合には、上述したように書き込みの場合と逆方向の電圧をソース／ドレイン間に印加する必要がある。
【０００９】
ＬＥＦＴ ＢＩＴへの情報の書き込み、読み出しもＲＩＧＨＴ ＢＩＴの場合と同様に行うことができ、ＲＩＧＨＴ ＢＩＴへの情報の書き込み、読み出しの際に印加する電圧の方向に対してそれぞれ逆方向の電圧を印加することによって行うことができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、例えばＲＩＧＨＴ ＢＩＴに情報を書き込む場合において、書き込み時にメモリセルのしきい値を上昇させるために発生させたチャネルホットエレクトロンの注入位置は、ドレイン１０３とゲート電極１０７に印加する電圧に応じて変動するため、上述した従来の構成では、領域１０９に電子を局在させる必要があるにもかかわらず、本来電子が注入されるべきではないチャネル中央部のゲート絶縁膜１０４中にも電子が捕獲されるという問題が生じる。
【００１１】
また、しきい値が上昇した状態（例えば書き込み状態）において、メモリセルのしきい値を下降させる（例えば消去動作）際に注入されるホットホールは、上述のホットエレクトロンとは発生メカニズムが異なるため、両者の注入位置は必ずしも一致しない。このため、書き込み、消去を繰り返すうちに、いずれか一方の電荷がシリコン窒化膜１０５中に残る場合が生じ、書き込み又は消去不良が起こるという問題があった。
【００１２】
この問題は、しきい値を上昇させる場合には電子を過剰に注入し、しきい値を下降させる場合にはホールを過剰に注入することにより軽減することができるものの、キャリアを過剰に注入すると、書き込み、消去速度の遅延が起こり、素子の性能を劣化させてしまうという別の問題が生じてしまう。また、キャリアの過剰な注入は必要以上の電気的ストレスを絶縁膜に印加することになるため、経時絶縁破壊等の原因となり素子の信頼性の観点からも望ましくない。
【００１３】
また、ホール注入の際の電圧印加条件を電子の注入位置の分布に合わせる方法を選択すると、ホールの発生効率は必ずしも最適とはならないため、やはり素子特性の劣化を招来することとなる。
【００１４】
本発明は、このような問題を解決するために成されたものであり、キャリアの注入位置を異ならせて２ビットの情報を記録する半導体記憶装置において、２ビットの情報を確実に記録、保持することを可能とし、書き込み不良又は消去不良の発生を抑止して信頼性を向上させた半導体記憶装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板の表面領域に形成された１対の不純物拡散層と、前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜にキャリアを捕獲するように成された半導体記憶装置であって、前記１対の不純物拡散層のそれぞれに近接する位置における前記ゲート絶縁膜中に、前記ゲート絶縁膜に比してキャリアトラップ特性が高い電荷捕獲膜が形成されており、前記ゲート絶縁膜は、前記１対の不純物拡散層のそれぞれに近接する位置が他の領域に比して薄く形成されており、ホットエレクトロン又はホットホールからなるキャリアを前記１対の不純物拡散層に近接する位置に形成された２つの前記電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する。
【００１９】
本発明の半導体記憶装置の一態様例においては、前記ゲート絶縁膜上に別の電荷捕獲膜が形成され、前記ゲート絶縁膜上に当該別の電荷捕獲膜を介して前記ゲート電極が形成されている。
【００２０】
本発明の半導体記憶装置の製造方法は、ホットエレクトロン又はホットホールからなるキャリアを一対の不純物拡散層に近接する位置に形成された２つの電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体装置の製造方法に関し、半導体基板上に第１及び第２の絶縁膜を順次形成する第１の工程と、前記第１及び第２の絶縁膜を選択的に除去して共にパターニングする第２の工程と、露出した前記半導体基板上から前記第２の絶縁膜の下方の所定範囲にかけての前記半導体基板上に第３の絶縁膜を形成する第３の工程と、前記第２の絶縁膜をマスクとして前記半導体基板に不純物を導入し、前記第２の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する第４の工程と、前記第２の絶縁膜の下方の所定範囲に形成された前記第３の絶縁膜を残し、他の領域の前記第３の絶縁膜を除去して前記半導体基板を露出させる第５の工程と、露出した前記半導体基板を熱酸化して素子分離膜を形成する第６の工程と、前記第１及び第２の絶縁膜を除去して、下層の前記半導体基板及び前記第３の絶縁膜を露出させ、当該第３の絶縁膜を電荷捕獲膜とする第７の工程と、露出した前記半導体基板の表面を熱酸化して第４の絶縁膜を形成し、前記電荷捕獲膜の上層及び下層を当該第４の絶縁膜で覆う第８の工程と、前記第４の絶縁膜の上層に導電膜を形成する第９の工程と、前記導電膜をゲート電極形状にパターニングする第１０の工程とを有する。
【００２１】
本発明の半導体記憶装置の製造方法の一態様例においては、前記第２の工程と前記第３の工程の間に、前記第１の絶縁膜をパターン幅方向に所定量除去して、前記第２の絶縁膜のパターン幅よりも幅狭にする第１１の工程を更に有し、前記第３の工程において、露出した前記半導体基板上及び前記所定量の範囲における前記半導体基板上に前記第３の絶縁膜を形成する。
【００２２】
本発明の半導体記憶装置の製造方法の一態様例においては、前記第８の工程と前記第９の工程の間に、前記第４の絶縁膜上に第５の絶縁膜を形成する第１２の工程を更に有し、前記第９の工程において前記第４の絶縁膜上に前記第５の絶縁膜を介して前記導電膜を形成する。
【００２３】
本発明の半導体記憶装置の製造方法は、ホットエレクトロン又はホットホールからなるキャリアを一対の不純物拡散層に近接する位置に形成された２つの電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体装置の製造方法に関し、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を選択的に除去して下層の前記半導体基板を露出させる工程と、前記第１の絶縁膜をマスクとして露出した前記半導体基板に不純物を導入し、前記第１の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する工程と、前記不純物拡散層上及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記第２の絶縁膜を除去し、前記第１の絶縁膜を露出させる工程と、前記第１の絶縁膜を除去して下層の前記半導体基板を露出させ、この領域を素子活性領域とする工程と、前記素子活性領域における前記半導体基板上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、前記第４及び第２の絶縁膜を覆うように第５の絶縁膜を形成する工程と、前記素子活性領域の両側にのみ残存するように前記第５の絶縁膜を除去して、前記第２の絶縁膜の側壁に前記第５の絶縁膜から成るサイドウォールを形成するとともに、前記素子活性領域における前記半導体基板を露出させる工程と、露出した前記半導体基板上に第６の絶縁膜を形成する工程と、前記サイドウォールを除去して前記サイドウォールの下層の前記第４の絶縁膜を露出させ、当該第４の絶縁膜を電荷捕獲膜とする工程と、前記電荷捕獲膜上に第７の絶縁膜を形成する工程と、前記第６及び第７の絶縁膜上を覆う導電膜を形成する工程とを有する。
【００２４】
【作用】
本発明は上記技術手段より成るので、データ書き込み時にゲート電極に高電圧を印加してホットエレクトロンを発生させると、ゲート絶縁膜中において、チャネル幅中央部よりもキャリアトラップ特性の高い端部に電子が注入されることとなる。これにより、ゲート電極下のゲート絶縁膜の端部に集中的に電子を捕獲することが可能となる。データ消去時にも同様に、ホットホールをゲート絶縁膜の端部に集中的に注入することができるため、安定してデータの消去が行われることとなる。
【００２５】
【発明の実施の形態】
以下、本発明のいくつかの実施形態に係る不揮発性半導体メモリの構成及びその製造方法を、図面を参照しながら共に説明する。
【００２６】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は第１の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。また、図２及び図３は第１の実施形態に係る不揮発性半導体メモリの平面構成を示す概略平面図である。ここで、図１は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。
【００２７】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図１（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００２８】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００２９】
次に、図１（ｂ）に示すように、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層の所定範囲にかけてシリコン窒化膜４を形成する。この際に、表面に露出したｐ型シリコン半導体基板１においては、シリコンとアンモニアガスの直接反応によりシリコン窒化膜４が形成される。また、シリコン窒化膜３のパターン端部下においては、シリコン酸化膜２中を拡散したアンモニアとの反応でシリコン窒化膜４が形成される。シリコン窒化膜４の成膜条件を調整することにより、シリコン窒化膜３のパターン端に形成されるシリコン窒化膜４の幅を制御することができる。
【００３０】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００３１】
次に、図１（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。本実施形態において、不純物拡散層６はビットラインとして機能するため、図２に示すように、不純物拡散層６は複数本が所定方向に延在するように形成され各メモリセルと接続される。
【００３２】
次に、図１（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択酸化する。この際、図１（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図１（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ（Local oxidation of silicon）素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００３３】
次に、図１（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００３４】
次に、図１（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４の作用により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００３５】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。すなわち、シリコン酸化膜７の端部にシリコン窒化膜４を形成することによって、チャネル領域の中央近傍に比してチャネル領域端部の電気容量換算膜厚を小さくしたゲート絶縁膜を形成することができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００３６】
次に、図１（ｇ）に示すように、ＣＶＤ法によりリン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００３７】
その後、一般的な配線層の形成工程を行い本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００３８】
図２は、完成した本実施形態に係る不揮発性半導体メモリの全体の平面構成を示す図であり、ゲート電極上の層間絶縁膜及びアルミニウム膜は図示を省略している。図２に示すように、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）は複数本が並んで配置され、やはり複数本並んで形成された不純物拡散層６に対して直交するように形成される。
【００３９】
図３は、図２中の二点鎖線で囲まれた領域Ａを拡大して示す模式図であり、素子分離膜としてのシリコン酸化膜５は図示を省略している。図３において、二点鎖線Ｂで囲まれた領域が１つのメモリセルを構成する領域である。図３に示すように、シリコン窒化膜４は不純物拡散層６の両側に沿って形成され、シリコン酸化膜７を介して対向するように配置されている。データの書き込み、消去は、選択されたメモリセルに対応するゲート電極を高電位とし、当該メモリセルの両側の不純物拡散層６間に電位差を与えることにより行うことができる。
【００４０】
図４は、データの書き込み及び読み出しの動作を示す模式図である。データを書き込む際には、図４（ａ）に示すように、右側に位置する不純物拡散層６ａをソースとして接地し、左側に位置する不純物拡散層６ｂをドレインとして５Ｖ程度の電圧を印加する。そして、ゲート電極に高電圧（１０Ｖ）程度を印加することにより、ドレイン（不純物拡散層６ｂ）近傍でホットエレクトロンが発生してシリコン窒化膜４ｂに電子ｅが捕獲される。この際、電子ｅを捕獲するシリコン窒化膜４ｂをドレイン近傍にのみ形成し、チャネル幅中央近傍に形成していないため、シリコン窒化膜４ｂが形成された領域にのみ電子ｅが捕獲されることになる。従って、シリコン窒化膜４ｂが形成された領域以外への電子ｅの捕獲を抑止して、データの書き込みの信頼性を向上させることができる。
【００４１】
データを消去する際には、不純物拡散層６ａを開放し、不純物拡散層６ｂをドレインとして５Ｖ程度の電圧を印加する。そして、ゲート電極に負電圧（−５Ｖ程度）を印加することにより、ドレイン（不純物拡散層６ｂ）近傍でホットホールが発生してシリコン窒化膜４ｂにホールが捕獲される。この際、ホールを捕獲するシリコン窒化膜４ｂをドレイン近傍にのみ形成し、チャネル幅中央近傍に形成していないため、シリコン窒化膜４ｂが形成された領域にのみホールが捕獲されることになり、捕獲されている電子ｅを確実に消去することができる。従って、データの消去の信頼性を向上させることが可能となる。
【００４２】
データを読み出す際には、図４（ｂ）に示すように、不純物拡散層６ｂをソースとして接地し、不純物拡散層６ａをドレインとして１．６Ｖ程度の電圧を印加する。シリコン窒化膜４ｂに電子ｅが捕獲されている場合には、捕獲された電子ｅにより生じる負電界によりチャネル消失するため，しきい値が上昇し、不純物拡散層６ａ，６ｂ間には電流が流れない。シリコン窒化膜４ｂに電子ｅが捕獲されていない場合には、チャネルが消失せず、不純物拡散層６ａ，６ｂ間に電流が流れる。従って、シリコン窒化膜４ｂへの電子ｅの捕獲の有無に対応して、１ビットの情報を記憶することが可能である。
【００４３】
シリコン窒化膜４ａへのデータを書き込み、読み出しは、上述したシリコン窒化膜４ｂへのデータを書き込み、読み出しと逆方向の電圧を印加することにより行うことができる。これにより、シリコン窒化膜４ａ，４ｂに２ビットの情報を記録することが可能となる。
【００４４】
以上説明したように、本発明の第１の実施形態によれば、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。これにより、情報を記録する際に、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）を高電位とし、１対の不純物拡散層６間に電位差を与えた場合において、ゲート電極の電位や１対の不純物拡散層６間の電位差のバラツキ等に影響を受けることなく、確実にシリコン窒化膜４近傍に電子をトラップすることができ、他の領域に電子がトラップされることを抑止することができる。また、データの消去時においても、確実にシリコン窒化膜４近傍に正孔（ホール）をトラップすることができ、他の領域に正孔が捕獲されることを抑止することができる。これにより、必要最小限のキャリアの注入により、安定かつ確実にデータの記録及び消去を行うことが可能となる。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は第２の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第２の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図５は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、第１の実施形態と同様、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。なお、図５において、第１の実施形態と共通の構成要素については図１と同様の符号を記して説明する。
【００４６】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図５（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００４７】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００４８】
次に、図５（ｂ）に示すように、ｐ型シリコン半導体基板１をフッ酸（ＨＦ）溶液に浸し、シリコン酸化膜２を横幅方向に５０ｎｍ程度ウエットエッチングする。このエッチングにより、シリコン酸化膜２の幅がシリコン窒化膜３の幅よりも狭くなる。その後、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層、シリコン酸化膜２のパターン端にかけてシリコン窒化膜４を形成する。ここで、上述したようにシリコン酸化膜２を横幅方向にエッチングしているため、シリコン窒化膜３のパターン端の下層におけるｐ型シリコン半導体基板１１の表面領域にシリコン窒化膜４を確実に形成することができる。また、シリコン酸化膜２の除去量を制御することにより、シリコン窒化膜３の下層におけるシリコン窒化膜４の横幅を高い精度で調整することが可能となる。
【００４９】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００５０】
次に、図５（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。そして、不純物拡散層６はビットラインとして機能するため、図２に示すように、複数本が所定方向に延在するように形成され、各メモリセルと接続される。
【００５１】
次に、図５（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択的に酸化する。この際、図５（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図５（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００５２】
次に、図５（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００５３】
次に、図５（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００５４】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、第１の実施形態と同様に、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００５５】
次に、図５（ｇ）に示すように、ＣＶＤ法により、リン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００５６】
その後、一般的な配線層の形成工程を行い、本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００５７】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。また、第２の実施形態においては、シリコン窒化膜４を形成する際に、シリコン窒化膜３の幅よりも幅狭となるように予めシリコン酸化膜２の両端部を所定量除去しているため、除去した領域に確実にシリコン窒化膜４を形成することができる。そして、シリコン酸化膜２の除去量を制御することによって、ゲート電極下のシリコン窒化膜４の幅を高い精度で調整することが可能となる。
【００５８】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図６は第３の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第２の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図６は不揮発性半導体メモリの１つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、第１の実施形態と同様、図３の一点鎖線Ｉ−Ｉ’に沿った位置に対応する断面を示している。なお、図６において、第１の実施形態と共通の構成要素については図１と同様の符号を記して説明する。
【００５９】
先ず、ｐ型シリコン半導体基板１上に所定のウェルを形成し、更に周辺回路領域の素子分離を行う（不図示）。次に、図６（ａ）に示すように、メモリセルの領域において、熱酸化法によりシリコン酸化膜２を２０ｎｍ程度の膜厚まで成長させ、シリコン酸化膜２上にＣＶＤ法によりシリコン窒化膜３を２００ｎｍ程度の膜厚で堆積する。
【００６０】
その後、フォトリソグラフィー及びこれに続くエッチングにより、メモリセルのチャネル領域となる部位のｐ型シリコン半導体基板１上にはシリコン窒化膜３及びシリコン酸化膜２を残し、その他の領域のシリコン窒化膜３及びシリコン酸化膜２を除去する。
【００６１】
次に、図６（ｂ）に示すように、アンモニア（ＮＨ3 ）ガス雰囲気下において、温度９５０℃程度、時間２０分から１２０分程度の条件にてアニール処理を行い、露出したｐ型シリコン半導体基板１上からシリコン窒化膜３のパターン端部の下層の所定範囲にかけてシリコン窒化膜４を形成する。この際に、表面に露出したｐ型シリコン半導体基板１においては、シリコンとアンモニアガスの直接反応によりシリコン窒化膜４が形成される。また、シリコン窒化膜３のパターン端部下においては、シリコン酸化膜２中を拡散したアンモニアとの反応でシリコン窒化膜４が形成される。シリコン窒化膜４の成膜条件を調整することにより、シリコン窒化膜３のパターン端に形成されるシリコン窒化膜４の幅を制御することが可能である。
【００６２】
なお、シリコン窒化膜４の形成はイオン注入法によって行っても良い。この場合には、窒素（Ｎ2 ）等を含むイオンを、加速エネルギー３０ｋｅＶ程度、ドーズ量１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、アニールすることによりｐ型シリコン半導体基板１の表面付近に窒素を含んだ膜を形成する。この際、ｐ型シリコン半導体基板１に対するイオン注入の角度を制御することで、シリコン窒化膜３のパターン端の下層に形成されるシリコン窒化膜４の幅を制御することができる。
【００６３】
次に、図６（ｃ）に示すように、シリコン窒化膜３をマスクとしてｐ型シリコン半導体基板１の表面領域にイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー５０ｋｅＶ程度、ドーズ量を１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入する。このイオン注入により打ち込まれた不純物は、シリコン窒化膜３の両側のｐ型シリコン半導体基板１の表面領域における、ソース／ドレインとして機能する１対の不純物拡散層６となる。不純物拡散層６はビットラインとして機能するため、図２に示すように、複数本が所定方向に延在するように形成され、各メモリセルと接続される。
【００６４】
次に、図６（ｄ）に示すように、シリコン窒化膜３をマスクとして、熱酸化によりｐ型シリコン半導体基板１の表面を選択酸化する。この際、図６（ｃ）の工程におけるイオン注入によって、砒素が打ち込まれた領域のシリコン窒化膜４の耐酸化性は失われているため、図６（ｄ）に示す工程での熱酸化によりシリコン窒化膜３の下層以外のｐ型シリコン半導体基板１の表面が酸化されて、いわゆるＬＯＣＯＳ素子分離としてのシリコン酸化膜５が成長する。そして、シリコン酸化膜５によってｐ型シリコン半導体基板１上に素子活性領域が画定される。
【００６５】
次に、図６（ｅ）に示すように、ｐ型シリコン半導体基板１を温度１５０℃程度のリン酸溶液中に浸し、シリコン窒化膜３を溶解して除去する。この際、シリコン窒化膜３の下層に形成されているシリコン窒化膜４は、上面がシリコン酸化膜２で覆われて保護されているため、リン酸によって除去されることなくシリコン酸化膜２下に残存する。
【００６６】
次に、図６（ｆ）に示すように、ｐ型シリコン半導体基板１上のシリコン酸化膜２をフッ酸（ＨＦ）溶液に浸して除去する。その後、熱酸化を施して、ゲート絶縁膜としてのシリコン酸化膜７を膜厚１５ｎｍ程度形成する。この際、シリコン窒化膜４が形成されている部位では、シリコン窒化膜４により熱酸化による酸化速度が低下するため、この位置におけるシリコン酸化膜７は他の領域に比して薄く形成される。この熱酸化によってシリコン窒化膜４はシリコン酸化膜７によって覆われ、１対の不純物拡散層６のそれぞれの近傍におけるｐ型シリコン半導体基板１上には、シリコン酸化膜７中にシリコン窒化膜４を含む構造のゲート絶縁膜が形成される。
【００６７】
シリコン窒化膜４はシリコン酸化膜７に比してキャリアトラップ特性が高いため、第１の実施形態と同様に、ゲート絶縁膜として機能するシリコン酸化膜７中の一部にシリコン窒化膜４を含ませることによって、この部位におけるキャリアトラップ特性をシリコン酸化膜７の他の領域に比して向上させることができる。しかも、シリコン窒化膜４が形成されていない領域では、シリコン窒化膜４が形成された領域よりもシリコン酸化膜７が厚く形成されているため、上部に形成するゲート電極に電圧を印加した場合、ゲート酸化膜７へのキャリアトラップが抑制される。従って、チャネル領域の中央近傍に比してチャネル領域端部におけるキャリアトラップ特性を高めることができる。
【００６８】
次に、図６（ｇ）に示すように、ＣＶＤ法により膜厚６ｎｍ程度にシリコン窒化膜１０をシリコン酸化膜７及びシリコン酸化膜５上に形成する。これにより、不純物拡散層６の近傍においては、シリコン酸化膜７、シリコン窒化膜４、シリコン酸化膜７、シリコン窒化膜１０の積層構造から成るトラップ膜が形成される。このように、電荷をトラップする膜としてのシリコン窒化膜を２層形成することによって、不純物拡散層６の近傍におけるキャリアトラップ特性を更に向上させることができる。
【００６９】
その後、ＣＶＤ法により、リン（Ｐ）がドープされた多結晶シリコン膜８をｐ型シリコン半導体基板１上の全面に形成し、更に、ＣＶＤ法により多結晶シリコン膜８上にタングステンシリサイド膜９を膜厚１００ｎｍ程度堆積する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより、多結晶シリコン膜８及びタングステンシリサイド膜９をゲート電極形状にパターニングする。これにより、多結晶シリコン膜８及びタングステンシリサイド膜９から成るポリサイド構造のゲート電極が形成される。そして、以上の工程により、トランジスタの主要部分であるソース／ドレイン拡散層（不純物拡散層６）、ゲート絶縁膜（シリコン酸化膜７、シリコン窒化膜４、シリコン窒化膜１０）、ゲート電極（多結晶シリコン膜８、タングステンシリサイド膜９）の形成が完了する。
【００７０】
その後、一般的な配線層の形成工程を行い、本実施形態に係る不揮発性半導体メモリを完成させる。すなわち、ＣＶＤ法により層間絶縁膜（シリコン酸化膜等）を堆積して、多結晶シリコン膜８及びタングステンシリサイド膜９から成るゲート電極を覆い、フォトリソグラフィー及びこれに続くドライエッチングにより、層間絶縁膜にコンタクトホールを形成する。そして、層間絶縁膜上に配線層として例えばアルミニウム膜をスパッタ法により堆積してコンタクトホールを充填し、フォトリソグラフィー及びこれに続くドライエッチングにより、アルミニウム膜を所定形状にパターニングする。その後、アルミニウム膜を覆うように保護膜を形成する。
【００７１】
以上説明したように、本発明の第３の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜７の両端にキャリアトラップ特性の高いシリコン窒化膜４を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜４の近傍のみにキャリアをトラップすることが可能となる。そして、第３の実施形態においては、シリコン窒化膜４の上層にシリコン窒化膜１０を重ねて形成することにより、ゲート酸化膜７の端部におけるキャリアトラップ特性をより向上させることができ、データの記録及び消去を更に確実に行うことができる。
【００７２】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図７は第４の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。第４の実施形態に係る不揮発性半導体メモリの平面構成は、図２及び図３に示した第１の実施形態に係る不揮発性半導体メモリの平面構成と同様である。ここで、図７は不揮発性半導体メモリの２つのメモリセルに着目し、当該メモリセルの断面を製造工程順に示した図であって、図３の一点鎖線ＩＩ−ＩＩ’に沿った位置に対応する断面を示している。
【００７３】
先ず、図７（ａ）に示すように、ｐ型シリコン半導体基板１１（比抵抗１〜１２Ωｃｍ、ホウ素（Ｂ）含有）の主表面上に、ＣＶＤ法によりシリコン窒化膜１２を膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。
【００７４】
次に、フォトリソグラフィー及びこれに続くドライエッチングにより、ビットライン拡散層を形成する予定の領域上のシリコン窒化膜１２を選択的に除去する。そして、シリコン窒化膜１２をマスクとしてイオン注入を行う。具体的には、ｎ型の不純物である砒素（Ａｓ）を加速エネルギー６０ｋｅＶ〜１００ｋｅＶ程度、ドーズ量１×１０15〜１×１０16（ｉｏｎｓ／ｃｍ2 ）程度の条件でイオン注入し、ビットライン拡散層となる高濃度の不純物拡散層１３を形成する。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤ法によりシリコン酸化膜１４を膜厚３００ｎｍ〜５００ｎｍ程度形成し、ＣＭＰ（化学機械研磨）法又はドライエッチングによりビットライン拡散層（不純物拡散層１３）上のみにシリコン酸化膜１４を残し、その他の領域のシリコン酸化膜１４を除去する。これにより、不純物拡散層１３上のシリコン酸化膜１４の表面がシリコン窒化膜１２の表面と略同一面となる。この図７（ａ）及び図７（ｂ）に示す工程により、不純物拡散層１３とシリコン酸化膜１４を１回のフォトリソグラフィーで自己整合的に形成することができる。
【００７６】
次に、図７（ｃ）に示すように、リン酸等を用いたウエットエッチングによりシリコン窒化膜１２を除去し、下層のｐ型シリコン半導体基板１１の表面を露出させる。その後、ｐ型シリコン半導体基板１１に熱酸化を施して、シリコン窒化膜１２を除去した結果露出したｐ型シリコン半導体基板１１の表面に膜厚１０ｎｍ〜３０ｎｍ程度のシリコン酸化膜１５を形成する。その後、ＣＶＤ法により、シリコン酸化膜１４及びシリコン酸化膜１５上に、キャリアトラップ膜となるシリコン窒化膜１６を膜厚１０ｎｍ〜２０ｎｍ程度形成する。
【００７７】
次に、図７（ｄ）に示すように、ＣＶＤ法により、例えばシリコン酸化膜１７を膜厚３００ｎｍ〜５００ｎｍ程度形成し、ドライエッチングによりシリコン酸化膜１４の側壁にのみに残存するように除去する。これにより、シリコン酸化膜１４の側壁にシリコン酸化膜１７及びシリコン窒化膜１６から成るサイドウォールが形成される。また、このドライエッチングによりサイドウォール間のシリコン窒化膜１６及びシリコン酸化膜１５が除去されてｐ型シリコン半導体基板１１の表面が露出する。
【００７８】
次に、図７（ｅ）に示すように、温度８００〜９００℃程度、時間３０〜９０分程度の条件でｐ型シリコン半導体基板１１の表面に熱酸化を施して、露出しているｐ型シリコン半導体基板１１の表面にシリコン酸化膜１８を形成する。その後、ウエットエッチングによりシリコン酸化膜１７を除去し、熱酸化を施すことによりシリコン窒化膜１６の表面を酸化してシリコン酸化膜１９を形成する。ここで、例えば、シリコン酸化膜１７中に予め不純物（ホウ素、燐）等を含有させておくことにより、シリコン酸化膜１７とシリコン酸化膜１４のエッチングレートを異ならせることができ、シリコン酸化膜１４の除去量を最小限に抑えた状態でシリコン酸化膜１７を除去することが可能である。また、シリコン酸化膜１８は熱酸化により形成した酸化膜であるため、シリコン酸化膜１７とはエッチングレートが異なり、その除去量は最小限に抑えられる。シリコン酸化膜１７の代わりに、シリコン酸化膜１４，１８とはエッチングレートが異なる他の絶縁膜を用いてもよい。
【００７９】
これにより、シリコン酸化膜１８の両側のｐ型シリコン半導体基板１１上において、シリコン窒化膜１６は、下層がシリコン酸化膜１５、上層がシリコン酸化膜１９によって覆われることとなり、ゲート絶縁膜が形成される。シリコン酸化膜１８を形成する熱酸化の際に、シリコン窒化膜１６はシリコン酸化膜１７によって覆われているため、シリコン酸化膜１８の膜厚を独立して制御することが可能である。
【００８０】
なお、シリコン酸化膜１７をウエットエッチングによって除去した後、熱酸化を施してシリコン酸化膜１８とシリコン酸化膜１９を同時に形成してもよい。この場合、シリコン窒化膜１６近傍では熱酸化による酸化速度が低下するため、シリコン酸化膜１９はシリコン酸化膜１８よりも薄く形成される。
【００８１】
次に、図７（ｆ）に示すように、ＣＶＤ法により燐（Ｐ）を２×１０20〜６×１０20（ａｔｍｓ／ｃｍ3 ）程度含有した多結晶シリコン膜２０を、膜厚１００ｎｍ〜２００ｎｍ程度形成し、フォトリソグラフィー及びこれに続くドライエッチングによりワードライン形状にパターニングする。
【００８２】
その後、ｐ型シリコン半導体基板１１中の拡散層の熱処理による活性化、層間絶縁膜の形成、コンタクト孔の開孔、メタル配線の形成等を行い、本実施形態に係る不揮発性半導体メモリを完成させる。
【００８３】
以上説明したように、本発明の第４の実施形態によれば、第１の実施形態と同様に、ゲート酸化膜１８の両端にキャリアトラップ特性の高いシリコン窒化膜１５を形成しているため、構造的に電荷の注入箇所が限定されることとなり、確実にシリコン窒化膜１５の近傍のみにキャリアをトラップすることが可能となる。また、第４の実施形態によれば、不純物拡散層１３と、不純物拡散層１３上のシリコン酸化膜１４を１回のフォトリソグラフィーで自己整合的に形成することができる。これにより、隣接する２つの不純物拡散層１３間にシリコン酸化膜１５，１８，１９及びシリコン窒化膜１６から成るゲート絶縁膜を高い精度で形成することが可能となる。また、シリコン酸化膜１８を形成する場合に、シリコン窒化膜１６をサイドウォールであるシリコン酸化膜１７によって覆うことにより、シリコン酸化膜１８の膜厚を独立して高い精度で形成することが可能となる。
【００８４】
なお、上述の第２〜第４の実施形態に係る不揮発性半導体メモリへのデータの書き込み、消去及び読み出しの各動作については、図４において説明した第１の実施形態と同様に行うことが可能である。
【００８５】
また、上記各実施形態においては、キャリアトラップ膜としてシリコン窒化膜を用い、シリコン窒化膜の形成された部位のキャリアトラップ特性を高めた構成を例示したが、本発明はこれに限定されるものではなく、他の絶縁膜を用いる場合を含め、チャネル領域の端部におけるキャリアトラップ特性を局部的に高めた構成は全て本発明の範疇に属する。
【００８６】
【発明の効果】
本発明によれば、キャリアの注入位置を異ならせて２ビットの情報を記録する半導体記憶装置において、２ビットの情報を安定かつ確実に記録し、保持することが可能となる。従って、書き込み又は消去不良の発生を抑止することができ、信頼性を向上させた半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図２】本発明の各実施形態に係る不揮発性半導体メモリの平面構成を示す概略平面図である。
【図３】本発明の各実施形態に係る不揮発性半導体メモリの平面構成を詳細に示す概略平面図である。
【図４】本発明の各実施形態に係る不揮発性半導体メモリの書き込み、読み出しの動作を示す概略断面図である。
【図５】本発明の第２の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図６】本発明の第３の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図７】本発明の第４の実施形態に係る不揮発性半導体メモリの製造方法を工程順に示す概略断面図である。
【図８】従来の不揮発性半導体メモリの構成を示す概略断面図である。
【符号の説明】
１，１１ ｐ型シリコン半導体基板
２，５，７，１４，１５，１７，１８，１９ シリコン酸化膜
３，４，１０，１２，１６ シリコン窒化膜
６，１３ 不純物拡散層
８，２０ 多結晶シリコン膜
９ タングステンシリサイド膜
Claims (6)
- 半導体基板の表面領域に形成された１対の不純物拡散層と、
前記１対の不純物拡散層間における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート電極に所定電圧を印加することにより前記ゲート絶縁膜にキャリアを捕獲するように成された半導体記憶装置であって、
前記１対の不純物拡散層のそれぞれに近接する位置における前記ゲート絶縁膜中に、前記ゲート絶縁膜に比してキャリアトラップ特性が高い電荷捕獲膜が形成されており、
前記ゲート絶縁膜は、前記１対の不純物拡散層のそれぞれに近接する位置が他の領域に比して薄く形成されており、
ホットエレクトロン又はホットホールからなるキャリアを前記１対の不純物拡散層に近接する位置に形成された２つの前記電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶することを特徴とする半導体記憶装置。 - 前記ゲート絶縁膜上に別の電荷捕獲膜が形成され、前記ゲート絶縁膜上に当該別の電荷捕獲膜を介して前記ゲート電極が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 半導体基板上に第１及び第２の絶縁膜を順次形成する第１の工程と、
前記第１及び第２の絶縁膜を選択的に除去して共にパターニングする第２の工程と、
露出した前記半導体基板上から前記第２の絶縁膜の下方の所定範囲にかけての前記半導体基板上に第３の絶縁膜を形成する第３の工程と、
前記第２の絶縁膜をマスクとして前記半導体基板に不純物を導入し、前記第２の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する第４の工程と、
前記第２の絶縁膜の下方の所定範囲に形成された前記第３の絶縁膜を残し、他の領域の前記第３の絶縁膜を除去して前記半導体基板を露出させる第５の工程と、
露出した前記半導体基板を熱酸化して素子分離膜を形成する第６の工程と、
前記第１及び第２の絶縁膜を除去して、下層の前記半導体基板及び前記第３の絶縁膜を露出させ、当該第３の絶縁膜を電荷捕獲膜とする第７の工程と、
露出した前記半導体基板の表面を熱酸化して第４の絶縁膜を形成し、前記電荷捕獲膜の上層及び下層を当該第４の絶縁膜で覆う第８の工程と、
前記第４の絶縁膜の上層に導電膜を形成する第９の工程と、
前記導電膜をゲート電極形状にパターニングする第１０の工程とを有することを特徴とするホットエレクトロン又はホットホールからなるキャリアを前記一対の不純物拡散層に近接する位置に形成された２つの前記電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体記憶装置の製造方法。 - 前記第２の工程と前記第３の工程の間に、前記第１の絶縁膜をパターン幅方向に所定量除去して、前記第２の絶縁膜のパターン幅よりも幅狭にする第１１の工程を更に有し、
前記第３の工程において、露出した前記半導体基板上及び前記所定量の範囲における前記半導体基板上に前記第３の絶縁膜を形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。 - 前記第８の工程と前記第９の工程の間に、前記第４の絶縁膜上に第５の絶縁膜を形成する第１２の工程を更に有し、
前記第９の工程において前記第４の絶縁膜上に前記第５の絶縁膜を介して前記導電膜を形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を選択的に除去して下層の前記半導体基板を露出させる工程と、
前記第１の絶縁膜をマスクとして露出した前記半導体基板に不純物を導入し、
前記第１の絶縁膜の両側の前記半導体基板の表面領域に各々が独立した一対の不純物拡散層を形成する工程と、
前記不純物拡散層上及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上の前記第２の絶縁膜を除去し、前記第１の絶縁膜を露出させる工程と、
前記第１の絶縁膜を除去して下層の前記半導体基板を露出させ、この領域を素子活性領域とする工程と、
前記素子活性領域における前記半導体基板上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、
前記第４及び第２の絶縁膜を覆うように第５の絶縁膜を形成する工程と、
前記素子活性領域の両側にのみ残存するように前記第５の絶縁膜を除去して、
前記第２の絶縁膜の側壁に前記第５の絶縁膜から成るサイドウォールを形成するとともに、前記素子活性領域における前記半導体基板を露出させる工程と、
露出した前記半導体基板上に第６の絶縁膜を形成する工程と、
前記サイドウォールを除去して前記サイドウォールの下層の前記第４の絶縁膜を露出させ、当該第４の絶縁膜を電荷捕獲膜とする工程と、
前記電荷捕獲膜上に第７の絶縁膜を形成する工程と、
前記第６及び第７の絶縁膜上を覆う導電膜を形成する工程とを有することを特徴とするホットエレクトロン又はホットホールからなるキャリアを前記一対の不純物拡散層に近接する位置に形成された２つの前記電荷捕獲膜にそれぞれ注入することによって２つのビットの情報を記憶する半導体記憶装置の製造方法。
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