JP3983094B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置とその形成方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型トランジスタの不揮発性記憶素子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型トランジスタとの２種類になる。
【０００３】
前者は２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面領域等に情報電荷を蓄積するものである。この型の素子には、その他シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯＳと呼称されるものがある。この他にこれらのシリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わせた構造のものもある。
【０００４】
後者は２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜の複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。ここで、この第２ゲート電極は前記第１ゲート電極を被覆している。
【０００５】
フラッシュメモリと呼ばれる不揮発性メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタあるいはＦＧ型トランジスタをその不揮発性記憶素子として用いることができるが、現在のフラッシュメモリの量産品は全てＦＧ型トランジスタを不揮発性記憶素子として用いている。しかし、ＦＧ型トランジスタでは、情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００６】
これに対して、ＭＮＯＳ型トランジスタでは、半導体基板主面とシリコン窒化膜の間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。この不揮発性記憶素子の情報電荷の書き込み・消去動作は以下の通りである。すなわち、ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、その逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。このような界面領域は電子の捕獲中心となっている。この情報電荷の書き込み状態が記憶情報の論理１に相当し、情報電荷の消去状態が記憶情報の論理０に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性メモリの記憶素子として実用に供すべく、近年において種々の検討が精力的になされてきている。
【０００７】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号に開示された技術（以下、第１の従来例と記す）、２０００年、ヴイ・エル・エス・アイ・シンポジウム・テクニカル・ダイジェスト（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表された技術（以下、第２の従来例と記す）等がある。
【０００８】
そこで、従来の技術として、初めに第１の従来例を図２３乃至図２６に基づいて説明する。図２３はフラッシュメモリの不揮発性記憶素子として提案されたＭＯＮＯＳ型トランジスタの略断面図である。
【０００９】
図２３に示すように、例えばＰ導電型のシリコン基板１０１の主面にＮ＋ 拡散層でもって、第１拡散層１０２および第２拡散層１０３が形成されている。そして、第１拡散層１０２および第２拡散層１０３を挟んでシリコン基板１０１上に、第１シリコン酸化膜１０４、シリコン窒化膜１０５、第２シリコン酸化膜１０６がこの順に積層（ＯＮＯ構造）して形成されている。更に、第２シリコン酸化膜１０６上にはゲート電極１０７が多結晶シリコン等でもって形成されている。これが、ＭＯＮＯＳ型トランジスタの基本構造である。
【００１０】
次に、上記ＭＯＮＯＳ型トランジスタの基本動作について図２４と図２５に基づいて説明する。情報電荷（いまの場合、電子である）の書き込み動作では、図２４（ａ）に示すように、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＷ は４Ｖ程度に、ゲート電極１０７のＶＧＷは６Ｖ程度に設定される。
【００１１】
このような電圧が印加されると、ソースである第１拡散層１０２からドレインである第２拡散層１０３に電子流１０８（チャネル電流）が生じ、第２拡散層１０３の近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部が第１シリコン酸化膜１０４の障壁を越えてシリコン窒化膜１０５のある領域に捕獲される。これが、図２５に示す捕獲領域１０９である。このように、電子の書き込みでは、情報電荷はシリコン窒化膜１０５の第２拡散層１０３端に近い領域に蓄積されることになる。ここで、書き込む電子の量は５００〜１０００個程度であり、その捕獲領域１０９は横方向の幅が１０ｎｍ程度と非常に狭い領域になる。
【００１２】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の消去動作では、図２４（ｂ）に示す構造において、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＥ は５Ｖに、ゲート電極１０７のＶＧＥは−５Ｖ程度に設定される。
【００１３】
このような電圧が印加されると、第２拡散層１０３端部であって、ゲート電極１０７とオーバラップする領域でのバンドベンディングによるバンド間トンネリングで発生する正孔が、上記捕獲領域１０９に注入されて、情報電荷の消去がなされる。すなわち、図に示しているように捕獲領域１０９への正孔注入１１０が生じて、情報電荷である電子が消去されることになる。
【００１４】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の読み出し動作では、図２５に示すように、逆に、第２拡散層１０３がソースとして接地電位に固定され、ドレインとなる第１拡散層１０２のＶＲ は１．５Ｖ程度に、ゲート電極１０７のＶＧＲは２．５Ｖ程度に設定される。なお、ここでシリコン基板１０１は接地電位である。
【００１５】
このようにすると、捕獲領域１０９に電子が書き込まれた論理１の場合には、第１拡散層１０２と第２拡散層１０３間で電流は流れない。これに対して、捕獲領域１０９に電子が書き込まれていない論理０の場合には、第１拡散層１０２と第２拡散層１０３間で電流が流れる。このようにして、書き込み情報の読み出しができることになる。
【００１６】
上記ＭＯＮＯＳ型トランジスタでの情報の保持状態では、図２６に示すように、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＨ は１Ｖ〜５程度に、ゲート電極１０７のＶＧＨは０Ｖ〜６Ｖ程度になる。しかし、従来の技術では、後述するように、シリコン窒化膜１０５中の捕獲領域１０９にある電子は、上記シリコン窒化膜１０５中をドリフト移動する。
【００１７】
次に、従来の技術として、第２の従来例を図２７に基づいて説明する。図２７もフラッシュメモリの不揮発性記憶素子として提案されたＭＯＮＯＳ型トランジスタの略断面図であり、この場合の特徴は、メモリセルのアレイ構造において、ワード線となるワード電極と制御ゲート電極とが形成される点にある。
【００１８】
図２７に示すように、例えばＰ導電型のシリコン基板２０１の主面にＮ＋ 拡散層でもって、第１拡散層２０２および第２拡散層２０３が形成されている。そして、第１拡散層２０２および第２拡散層２０３を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介して、第１制御ゲート電極２０４、第２制御ゲート電極２０５、ワード電極２０６が形成される。ここで、第１（２）制御ゲート電極２０４，２０５とシリコン基板２０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の絶縁膜であり、ワード電極２０６とシリコン基板２０１間の絶縁膜は単層のシリコン酸化膜である。更に、第１（２）制御ゲート電極２０４，２０５とワード電極２０６間も、ＯＮＯ構造の絶縁膜で電気的に分離されている。
【００１９】
このような構造において、情報電荷（電子）の書き込みは、上記第１（２）制御ゲート電極２０４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０８になされることになる。そして、情報電荷の消去動作では、第１（２）制御ゲート電極２０４，２０５と第１（２）拡散層２０２，２０３間に電圧が印加され、第１の従来例で説明したようなバンド間トンネルによる正孔が上記捕獲領域２０７，２０８に注入される。
【００２０】
【発明が解決しようとする課題】
上述した第１の従来例の不揮発性記憶素子においては、情報電荷の蓄積保持時間の規格値を保証するためには、第１シリコン酸化膜１０４、シリコン窒化膜１０５および第２シリコン酸化膜１０６の膜厚の薄膜化に限界が生じる。現在、発明者は、上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特性について種々の試行実験を行っている。その結果、１０年の蓄積保持時間を保証するためには、ＯＮＯ構造の絶縁膜をシリコン酸化膜換算にすると、その薄膜化の下限は８ｎｍ程度になることが判った。そして、高速化が必須となっている最近のフラッシュメモリでは、その読み出し動作での高速化に限界が生じてくることが明らかになってきた。
【００２１】
更には、第１の従来例では、上述したように、情報電荷の捕獲領域１０９に書き込まれた電子は、図２６中の矢印に示すように、電気伝導の比較的に高いシリコン窒化膜１０５を横方向にドリフト移動するようになり、捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００２２】
上記ＭＯＮＯＳ構造の不揮発性記憶素子は、米国特許第５，９６６，６０３号に開示されているようなＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として使用される。この場合には、２ビット／１セルが可能である。しかし、上述したように、捕獲領域１０９が経時時間で拡がると、蓄積情報の読み出しが難しくなる。特に、ＮＲＯＭのような多値化で動作させる場合には、上記捕獲領域の僅かの経時時間変化でも大きな影響がでる。ここでは、書き込む電子の量は５００個程度となり、その電子の捕獲領域は、その横方向の幅が１０ｎｍ程度と非常に狭い領域になるからである。
【００２３】
また、第２の従来例では、上述したように制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、ワード電極を有するＭＯＳトランジスタとが、１個のメモリセルに形成される。ここで、制御ゲート電極は、ワード電極の側壁に形成されるサイドウォール導電膜で構成されている。このような構造であると、制御ゲート電極のチャネル方向の寸法は縮小できるために、実効的なチャネル長が短くなり上述した読み出し動作の高速化が可能になる。
【００２４】
しかし、上述したように、制御ゲート電極はワード電極の側壁に形成される。このために、セルアレイにおいて、制御ゲート電極ラインとワード電極ライン（ワード線）とは同一方向になるように配設される。更には、これらの制御ゲート電極ラインとワード電極ラインとは、第１（２）拡散層で構成されるビット線とも並行に配設されることになる。しかし、メモリセルの周辺回路との関係から、上記ワード線とビット線とは直交するように配設される必要がある。第２の従来例では、このような配設が難しくなる。
【００２５】
また、第２の従来例では、上述したように、制御ゲート電極はワード電極の側壁に形成されるサイドウォール導電膜で構成されている。このために、その電極幅は非常に小さくなり、これを配線として用いるとその配線抵抗は増大し、伝送遅延が増大する。この点からも、メモリセルへの適用が難しくなる。
【００２６】
また、第２の従来例の場合でも、第１の従来例の場合と同様に、情報電荷の捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００２７】
本発明の主目的は、ＭＯＮＯＳ構造の不揮発性記憶素子の情報電荷の保持特性を向上させることにある。そして、フラッシュメモリの大容量化、その動作電圧の低電圧化および動作の高速化を容易にすると共に、その高機能化あるいは多機能化を可能にすることにある。更に、本発明の他の目的は、ＮＲＯＭのような多値化が可能なフラッシュメモリの実用化を容易にすることにある。
【００３２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を形成する工程と、前記溝用絶縁膜を除去した後、前記ゲート電極および前記第３の絶縁層に被着する第２の導電膜を形成する工程と、前記第２の導電膜をエッチバックし前記ゲート電極の側壁部に前記第２の導電膜から成るサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程とを含む。ここで、前記第１の導電膜は高融点金属のポリサイド膜であり、前記第２の導電膜は不純物含有の多結晶シリコン膜である。
【００３３】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記ゲート電極および積層絶縁膜に被着する第２の導電膜を形成する工程と、前記ゲート電極をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極を加工する工程とを含む。
【００３４】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ゲート電極、積層絶縁膜あるいは該積層絶縁膜上に形成する拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程とを含む。
【００３５】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、前記ゲート電極、前記サイドウォール導電膜、前記第１の拡散層と第２の拡散層上の拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程とを含む。
【００３６】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程とを含む。
【００３７】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程とを含む。
【００３８】
ここで、前記第１の導電膜は不純物含有の多結晶シリコン膜であり前記第２の導電膜は高融点金属のポリサイド膜である。また、前記第３の絶縁層と前記溝用絶縁膜あるいは前記ダミー用絶縁膜との間に不純物含有のシリコン層を形成する。また、前記積層絶縁膜は、シリコン酸化膜（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）／シリコン酸化膜（第１の絶縁層）で構成され、前記第５の絶縁層はシリコン酸化膜で構成される。そして、前記第５の絶縁層は、前記第２の絶縁層を活性酸素の雰囲気で熱酸化して形成することで形成される。
【００４１】
上述した本発明の不揮発性半導体記憶装置をフラッシュメモリに適用すると、情報電荷の捕獲領域は絶縁性の高い絶縁膜で封じられるようになる。このために、蓄積する保持特性は大幅に向上するようになる。そして、その動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進される。また、フラッシュメモリでの情報電荷の書き込み動作／消去動作も更に高速にできる。そして、フラッシュメモリの大容量化、高機能化、多機能化が容易になる。更に、本発明によりメモリセルを構成するワード線あるいはビット線の低抵抗化が容易になり、メモリセル領域での伝送遅延が大幅に低減する。
【００４２】
更には、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【００４３】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図８に基づいて説明する。図１は、本発明における不揮発性記憶素子の基本構造の断面図であり、図２は、その基本動作を説明するための断面図である。そして、図３乃至図８は、２種類の具体的な製造方法を説明するための製造工程順の断面図である。
【００４４】
図１に示すように、Ｐ導電型のシリコン基板１の主面にＮ＋ 拡散層でもって、第１拡散層２および第２拡散層３が形成されている。そして、第１拡散層２あるいは第２拡散層３の近傍のシリコン基板１主面に、ＯＮＯ構造の積層絶縁膜が部分的に形成される。すなわち、図１に示すように、第１の絶縁層である第１絶縁膜４，４ａ、第２の絶縁層である第２絶縁膜５，５ａ、第３の絶縁層である第３絶縁膜６，６ａが、トランジスタのチャネル領域全体ではなく、トランジスタのソース／ドレインに隣接する領域に部分的に形成される。更に、上記第２絶縁膜５，５ａの側壁に第５の絶縁層である第４絶縁膜７，７ａがそれぞれ形成される。ここで、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシリコン酸化膜である。このようにして、第２絶縁膜５，５ａの横方向の幅は２０ｎｍ程度に形成される。
【００４５】
そして、チャネル長が０．１μｍ〜０．２μｍとなるチャネルの大部分の領域には上記ＯＮＯ構造の積層絶縁膜とは異なる第４の絶縁層であるゲート絶縁膜８が形成される。このゲート絶縁膜８は膜厚が４ｎｍ〜６ｎｍ程度のシリコン酸化膜あるいは酸窒化膜で構成される。
【００４６】
そして、上記ゲート絶縁膜８および部分的に形成されたＯＮＯ構造の積層絶縁膜を被覆するようにゲート電極９が形成される。ここで、ゲート電極９の断面構造はＴ字形状である。また、ゲート電極９の端部は、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａを介して第１拡散層２あるいは第３拡散層３とオーバラップしている。なお、このゲート電極９は、Ｎ型不純物を含む多結晶シリコン（Ｓｉ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、ポリサイド、ポリメタル等で形成される。
【００４７】
次に、上記不揮発性記憶素子の基本動作について説明する。情報電荷の書き込み動作では、図２（ａ）に示すように、例えば、シリコン基板１の電圧Ｖｓおよび第１拡散層２の電圧Ｖ１ は接地電位にし、第２拡散層３のＶ２ は３Ｖ程度に、ゲート電極９のＶＧ は５Ｖ程度に設定する。このような電圧が印加されると、ソースである第１拡散層２からドレインである第２拡散層３にチャネル電流となる矢印のような電子の流れが生じ、第２拡散層３の近傍でＣＨＥとなり、その一部が第１絶縁膜４の障壁を越えて第２絶縁膜５の捕獲領域１０に情報電荷として書き込まれる。
【００４８】
次に、情報の消去動作では、図２（ｂ）に示す構造において、例えば、シリコン基板１の電圧Ｖｓおよび第１拡散層２の電圧Ｖ１ は接地電位に固定され、第２拡散層３のＶ２ は５Ｖに、ゲート電極９のＶＧ は−５Ｖ程度に設定される。このような電圧が印加されると、第２拡散層３の端部であって、ゲート電極９とオーバラップする領域でのバンド間トンネリングによる正孔が、矢印のように上記捕獲領域１０に注入され、情報電荷の消去がなされる。
【００４９】
次に、情報の読み出し動作では、図２（ｃ）に示すように、シリコン基板１の電圧Ｖｓおよび第２拡散層３のＶ２ が接地電位に固定され、ドレインとなる第１拡散層２のＶ１ は１．５Ｖに、ゲート電極９のＶＧ は３Ｖ程度に設定される。そして、捕獲領域１０に５００個程度の電子が書き込まれた論理１の場合には、第１拡散層２と第２拡散層３間で電流は流れない。これに対して、捕獲領域１０に電子が書き込まれていない論理０の場合には、第１拡散層２と第２拡散層３間で電流が流れる。このようにして、書き込み情報の読み出しができる。
【００５０】
本発明では、図１に示したように、不揮発性記憶素子が上述したような構造であると、ＯＮＯ構造の積層絶縁膜に対して独立にゲート絶縁膜８の膜厚を小さくできる。すなわち、上記ゲート絶縁膜８の単位面積当たりの容量値を上記ＯＮＯ構造の積層絶縁膜の単位面積当たりの容量値より大きくできる。そして、ＯＮＯ構造の積層絶縁膜の情報電荷の保持特性を低下させないで、情報の読み出し動作の速度が向上するようになる。すなわち、動作速度の向上と情報電荷の保持特性の向上とを両立させることができる。
【００５１】
また、本発明では、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがシリコン酸化膜で形成されている。そして、この第４絶縁膜７，７ａが捕獲領域１０に書き込まれた情報電荷のドリフト移動を抑制する。上記第４絶縁膜７，７ａを構成するシリコン酸化膜の絶縁性は、上記第２絶縁膜５，５ａを構成するシリコン窒化膜のそれより１０３ 〜１０４ 倍程度に高いからである。このようにして、情報電荷の保持特性が大幅に向上するようになる。
【００５２】
次に、本発明のＭＯＮＯＳ型トランジスタの不揮発性記憶素子の具体的な製造方法について説明する。
【００５３】
図３（ａ）に示すように、Ｐ導電型のシリコン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形成し第１絶縁膜４を設ける。そして、化学気相成長（ＣＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形成し、その上に膜厚２００ｎｍのシリコン窒化膜あるいはアルミナ膜を成膜し溝用絶縁膜１１を形成する。
【００５４】
次に、図３（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク１２を溝用絶縁膜１１上に形成する。そして、図３（ｃ）に示すように、レジストマスク１２をエッチングマスクにしたドライエッチング技術で、溝用絶縁膜１１、第３絶縁膜６、第２絶縁膜２を順次にエッチングし溝１３を形成する。その後、第１絶縁膜４をウェットエッチングで除去する。
【００５５】
次に、本発明では、溝用絶縁膜１１をマスクにしラジカル酸素の雰囲気で熱酸化を行う。本発明ではラジカル酸素の他に酸素の活性種であればよい。ここで、酸素の活性種とは酸素が励起状態になっているもので、酸素のイオン、酸素の中性ラジカルである。このような酸素の活性種は、酸素をプラズマ励起する、水素と酸素とを減圧下で反応させる、オゾンを熱分解させる等で形成できる。
【００５６】
上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図４（ａ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａが形成される。また、同様にシリコン窒化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜１４が形成される。同時に、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。なお、溝用絶縁膜１１をアルミナ膜で形成すると上記のような側面酸化膜１４は形成されない。
【００５７】
上記いわゆるラジカル酸化ではシリコン窒化膜を７００℃程度の低温で容易に酸化する。また、上述したようにゲート絶縁膜８をラジカル酸化等で行うと、膜中の正孔トラップは減少し、不揮発性記憶素子の書き込み・消去回数が増加するようになる。
【００５８】
次に、ゲート絶縁膜８を被覆し溝１３を充填するように、第１の導電膜であるタングステンポリサイド膜を成膜し、上記側面酸化膜１４あるいは溝用絶縁膜１１を研磨ストッパーとした化学機械研磨（ＣＭＰ）法あるいはドライエッチングで不要部分を除去する。このようにして、図４（ｂ）に示すような埋込み導電膜１５を形成する。
【００５９】
次に、図５（ｃ）に示すように、側面酸化膜１４および溝用絶縁膜１１をウェットエッチングで除去する。このようにして、第３絶縁膜６，６ａ上に突起した埋込み導電膜１５が形成される。そして、埋込み導電膜１５は所定のパターンに加工される。
【００６０】
次に、第２の導電膜として、膜厚が２００ｎｍ程度のＮ型不純物含有の多結晶シリコン膜を全面に堆積させる。そして、上記多結晶シリコン膜のエッチッバックを行い、図５（ａ）に示すように、サイドウォール導電膜として、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成する。
【００６１】
次に、図５（ｂ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。
【００６２】
次に、熱処理を施し上記第１拡散層２、第２拡散層３の不純物拡散を行い、図５（ｃ）に示すように、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂが、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第２拡散層３とオーバラップするようにする。
【００６３】
次に、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜４，４ａを順次にエッチング除去する。そして、再度、上述したのと同様にしてラジカル酸素の雰囲気で熱酸化を行う。このようにして、図５（ｃ）に示すように、第１拡散層２あるいは第２拡散層３側の第２絶縁膜５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるようになる。この熱酸化では、ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡散層２，３表面にも側面酸化膜が形成される。そこで、このような側面酸化膜を除去すると、図１で説明したのと同様な構造の不揮発性記憶素子ができあがる。
【００６４】
次に、本発明の不揮発性記憶素子の別の製造方法について図６乃至図８に基づいて説明する。
【００６５】
図３（ａ）で説明したのと同様に、シリコン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜６を形成し、図６（ａ）に示すように第３絶縁膜上にＮ型不純物含有の多結晶シリコン層１６を堆積させる。ここで、多結晶シリコン層１６の膜厚は５０ｎｍ程度である。更に、多結晶シリコン層１６上に膜厚１５０ｎｍのシリコン窒化膜を成膜し溝用絶縁膜１１を形成する。ここで、多結晶シリコン層の代わりにアモルファス状のシリコン層を形成してもよい。また、アルミナ膜で溝用絶縁膜１１を形成してもよい。
【００６６】
次に、図６（ｂ）に示すように、溝パターンを有するレジストマスク１２を用い、公知のドライエッチング技術で、溝用絶縁膜１１、多結晶シリコン層１６、第３絶縁膜６、第２絶縁膜２を順次にエッチングし溝１３を形成する。その後、図６（ｃ）に示すように、溝用絶縁膜１１をエッチングマスクにしたウェットエッチングでもって第１絶縁膜４を除去し、溝１３部のシリコン基板１表面を露出させる。
【００６７】
次に、図４（ａ）で説明したのと同様に溝用絶縁膜１１をマスクにしたラジカル酸素雰囲気での熱酸化を行う。熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図７（ａ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４絶縁膜７，７ａが形成される。また、同様に、シリコン窒化膜である溝用絶縁膜１１表面、多結晶シリコン層１６の側壁も熱酸化され側面酸化膜１４が形成される。そして、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。
【００６８】
次に、図７（ｂ）に示すように、側面酸化膜１４あるいは溝用絶縁膜１１を研磨ストッパーとしたＣＭＰ法を用い、ゲート絶縁膜８を被覆する埋込み導電膜１５を形成する。
【００６９】
次に、図７（ｃ）に示すように、側面酸化膜１４および溝用絶縁膜１１をドライエッチングで除去し、多結晶シリコン層１６上に突起した埋込み導電膜１５を形成する。そして、埋込み導電膜１５は所定のパターンに加工される。
【００７０】
次に、膜厚が１５０ｎｍ程度のタングステン膜を全面に堆積させる。そして、タングステン膜のエッチッバックと多結晶シリコン層１６のドライエッチングを行い、図８（ａ）に示すように、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成し、同時にパターニングした多結晶シリコン層１６ａ，１６ｂを形成する。ここで、第３絶縁膜６，６ａはエッチングストッパーとなる。
【００７１】
次に、図８（ｂ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。
【００７２】
次に、熱処理を施し上記第１拡散層２、第２拡散層３の不純物拡散を行い、図８（ｃ）に示すように、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂおよび多結晶シリコン層１６ａ，１６ｂが、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第２拡散層３とオーバラップするようにする。
【００７３】
次に、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜４，４ａを順次にエッチング除去する。そして、再度、上述したのと同様にしてラジカル酸素の雰囲気で熱酸化を行う。このようにして、図８（ｃ）に示すように、第１拡散層２あるいは第２拡散層３側になる第２絶縁膜５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるようになる。この熱酸化では、ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡散層２，３表面にも側面酸化膜が形成される。そこで、このような側面酸化膜を除去すると、図１で説明したのと同様の構造の不揮発性記憶素子ができあがる。
【００７４】
この不揮発性記憶素子の製造方法では、ＯＮＯ構造の積層の絶縁膜上に多結晶シリコン層１６，１６ａ，１６ｂを形成する。この多結晶シリコン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等から保護する機能を有する。このために、本発明において信頼性の高い不揮発性記憶素子を形成することが容易になる。
【００７５】
次に、本発明の第２の実施の形態について図９および図１０に基づいて説明する。図９は、フラッシュメモリに用いる本発明における不揮発性記憶素子の基本構造の断面図である。そして、図１０はその製造方法を説明するための製造工程順の断面図である。
【００７６】
第２の実施の形態の不揮発性記憶素子では、ゲート電極９側壁に導電体構成の２重の端部が形成され、更に、拡散層にエクステンション領域が形成されることを特徴としている。
【００７７】
図９に示すように、シリコン基板１の主面に第１拡散層２および第２拡散層３が形成され、第１拡散層２あるいは第２拡散層３にそれぞれ接続する第１エクステンション領域１７と第２エクステンション領域１８が形成されている。
【００７８】
そして、第１エクステンション領域１７と第２エクステンション領域１８の近傍のシリコン基板１主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが積層し部分的に形成される。更に、上記第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがそれぞれ形成される。ここで、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシリコン酸化膜である。
【００７９】
そして、上記ＯＮＯ構造の積層絶縁膜とは異なるゲート絶縁膜８がチャネルの大部分の領域に形成され、ゲート絶縁膜８上にゲート電極９が形成され、更に、上記ＯＮＯ構造の積層絶縁膜を被覆するように第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄが形成される。ここで、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄは、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａを挟んで第１エクステンション領域１７あるいは第２エクステンション領域１８とオーバラップしている。また、ゲート電極９は、ポリサイド、ポリメタル等で形成され、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄはＮ型不純物含有の多結晶Ｓｉあるいは多結晶ＳｉＧｅで形成される。
【００８０】
第２の実施の形態においても、第１の実施の形態で説明したのと同じ効果が生じる。更に、上述したように拡散層がエクステンション領域を有していると、ソース−ドレイン間のパンチスルー耐圧は向上し、バンド間トンネルで正孔が生じ易くなり、フラッシュメモリにおける情報電荷の消去動作が高速になる。
【００８１】
第２の実施の形態の不揮発性記憶素子の製造方法は次のようになる。すなわち、図５（ｂ）で説明した工程までは、第１の実施の形態の場合と同じである。すなわち、図１０（ａ）に示すように、シリコン基板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが形成され、ゲート絶縁膜８上にゲート電極９が形成される。そして、膜厚が２００ｎｍ程度の多結晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエッチッバックを行い、図１０（ａ）に示すように、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成する。ここで、第３絶縁膜６，６ａはエッチングストッパーとなる。
【００８２】
そして、図１０（ａ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行って、シリコン基板１表面に第１エクステンション領域１７と第２エクステンション領域１８を形成する。
【００８３】
次に、再度、膜厚が２００ｎｍ程度の多結晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエッチッバックを行う。このようにして、図１０（ｂ）に示すように、第１ゲート電極端部９ａの側壁に第３ゲート電極端部９ｃを、第２ゲート電極端部９ｂに第４ゲート電極端部９ｄを、それぞれ形成する。
【００８４】
次に、図１０（ｃ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。ここで、第１拡散層２、第２拡散層３はそれぞれ第１エクステンション領域１７、第２エクステンション領域１８に電気接続する。このようにして図９で説明した基本構造の不揮発性記憶素子ができあがる。
【００８５】
次に、本発明の第３の実施の形態について図１１乃至図１４に基づいて説明する。図１１は、フラッシュメモリセルに適用したところの不揮発性記憶素子の断面図である。そして、図１２と図１３はその製造方法を説明するための製造工程順の断面図である。また、図１４は、この不揮発性記憶素子をフラッシュメモリセルに適用する場合の製造工程順の平面図である。
【００８６】
図１１に示すように、２個のメモリセルを形成するために、Ｐ導電型のシリコン基板２１の主面にＮ＋ 拡散層でもって第１拡散層２２，２２ａおよび第２拡散層２３が形成されている。これらの拡散層がメモリセルのビット線になる。そして、第１拡散層２２，２２ａあるいは第２拡散層２３の近傍のシリコン基板２１主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６が、トランジスタのチャネル領域全体ではなく、トランジスタのソース／ドレインに隣接する領域に形成される。そして、チャネルの大部分の領域には上記ＯＮＯ構造の積層絶縁膜とは異なるゲート絶縁膜２８が形成される。ここで、ゲート絶縁膜２８はシリコン酸化膜で構成される。
【００８７】
そして、上記ゲート絶縁膜２８のみを被覆するようにゲート電極２９が形成される。ここで、ゲート電極２９はＮ型不純物含有の多結晶シリコンで構成される。そして、ゲート電極２９に電気接続して、ワード線３１が上記ビット線である拡散層と直交するように配設される。ワード線３１は上記ＯＮＯ構造の積層絶縁膜を被覆し、更に、この積層絶縁膜を挟んで上記拡散層とオーバラップしている。ここで、ワード線３１は高融点金属膜あるいはそのポリサイド膜で構成される。
【００８８】
この場合にも、第１（２）の実施の形態で説明したのと同様に、メモリセルに蓄積する情報電荷の保持特性が大幅に向上するようになる。更に、フラッシュメモリの動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進されるようになる。
【００８９】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法について説明する。この場合、第１の実施の形態で説明したのとほぼ同様であるが、以下に詳細に説明する。
【００９０】
図１２（ａ）に示すように、シリコン基板２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシリコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜２６を形成する。このようにした後、第３絶縁膜２６上に膜厚５０ｎｍのシリコン窒化膜あるいはアルミナ膜を成膜し溝用絶縁膜３２を形成する。
【００９１】
次に、図１２（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク３３を溝用絶縁膜３２上に形成する。そして、図１２（ｃ）に示すように溝用絶縁膜３２、第３絶縁膜２６、第２絶縁膜２５を順にエッチングし短冊状パターンの溝３４を形成する。その後、第１絶縁膜２４をウェットエッチングで除去する。
【００９２】
次に、溝用絶縁膜３２をマスクにしてラジカル酸素の雰囲気で熱酸化を行う。この場合に、ラジカル酸素の他に酸素の活性種であればよい。上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１２（ｄ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４絶縁膜７，７ａが形成される。また、同様にシリコン窒化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜１４が形成される。同時に、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。
【００９３】
次に、ゲート絶縁膜２８を被覆し溝３４を充填するように、第１の導電膜として、Ｎ型不純物含有の多結晶シリコン膜を成膜し、溝用絶縁膜３２を研磨ストッパーとしたＣＭＰ法で不要部分を除去する。このようにして、図１３（ａ）に示すような、短冊状パターンのゲート電極として埋込み導電膜３５を形成する。ここで、埋込み導電膜３５の厚さは５０ｎｍ程度になる。
【００９４】
次に、図１３（ｂ）に示すように、溝用絶縁膜３４をウェットエッチングで除去する。このようにして、第３絶縁膜２６上に突起した埋込み導電膜３５が形成される。
【００９５】
次に、図１３（ｃ）に示すように、第２の導電膜として、膜厚が２００ｎｍ程度のタングステン膜等の導電体膜３６を、埋込み導電膜３５および第３絶縁膜２６上に被着するように全面に堆積させる。
【００９６】
次に、図１３（ｄ）に示すように、上記埋込み導電膜３５をマスクにしてヒ素のイオン３７注入を行う。ここで、イオン注入のエネルギーを適当に選択し、図１３（ｄ）に示すように、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入で、シリコン基板２１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。このイオン注入で、上述した埋込み導電膜３５およびその側壁部の導電体膜３６下のシリコン基板２１表面にはヒ素イオンは導入されない。
【００９７】
次に、リソグラフィ技術とドライエッチング技術とで、上記導電体膜３６および埋込み導電膜３５を加工し、図１１で説明したワード線３１を形成すると同時にゲート電極２９を形成する。このようにして、図１１で説明した構造の不揮発性記憶素子ができあがる。
【００９８】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法をその平面図で概略説明する。
【００９９】
図１４（ａ）に示すように、Ｐ導電型のウェル層３８を形成した後、図１３（ｂ）で説明した工程で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６と埋込み導電膜３５を形成する。
【０１００】
次に、図１４（ｂ）の工程で、埋込み導電膜３５等を被覆するように全面に導電体膜３６を形成する。この工程が図１３（ｃ）の工程に対応する。
【０１０１】
次に、図１４（ｃ）に示すように、全面にヒ素のイオン注入と熱処理を行い、埋込み導電膜３５に並行するように第１拡散層２２，２２ａ、第２拡散層２３，２３ａを形成する。この工程が図１３（ｄ）の工程に対応する。
【０１０２】
次に、１４（ｄ）に示すように、上記導電体膜３６および埋込み導電膜３５を加工し、ワード線３１を形成すると同時にゲート電極２９を形成する。このようにして、第１拡散層２２，２２ａ、第２拡散層２３，２３ａで構成されるビット線とワード線３１は直交して配設されることになる。
【０１０３】
次に、本発明の第４の実施の形態を図１５に基づいて説明する。図１５も、フラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図である。ここで、図１１との構造の違いは、メモリセルのビット線となる第１（２）拡散層２２，２２ａ（２３）とワード線３１間に厚い絶縁膜を形成する点にある。このようにすることで、ビット線とワード線間の寄生容量が大幅に低減する。以下、第３の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１０４】
第３の実施の形態で説明した図１３（ｂ）の工程までは、ほぼ同じ工程を経てる。図１５（ｂ）に示すように、溝用絶縁膜３４をウェットエッチングで除去し、第３絶縁膜２６上に突起した埋込み導電膜３５を形成する。
【０１０５】
次に、膜厚が１００ｎｍ程度のリン不純物を含有する多結晶シリコン膜を全面に堆積させる。そして、この多結晶シリコン膜のエッチッバックを行い、図１５（ａ）に示すように、サイドウォール導電膜として、埋込み導電膜３５の側壁に第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成する。
【０１０６】
次に、図１５（ｂ）に示すように、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入３７を行い、シリコン基板１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。
【０１０７】
次に、熱処理を施し上記第１拡散層２２，２２ａ、第２拡散層２３の不純物拡散を行う。引き続いて、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸化膜を成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反応ガスとしてモノシラン（ＳｉＨ４ ）と亜酸化窒素（Ｎ２ Ｏ）を用い、成膜温度は７００℃〜８００℃と高くする。すなわち、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する。
【０１０８】
このようにして、図１５（ｃ）に示すように、第１拡散層２２，２２ａ、第２拡散層２３上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状導電膜１７ａ間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【０１０９】
次に、図１５（ｃ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線３１を形成する。このワード線３１の形成工程において、埋込み導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲート電極２９、第１ゲート電極端部２９ａ、第２ゲート電極端部２９ｂを形成する。
【０１１０】
このようにして、図１５（ｃ）に示すように、シリコン基板１上に第１拡散層２２，２２ａ、第２拡散層２３等でもってメモリセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線３１が配設され、本発明におけるメモリセルの基本構造ができあがる。
【０１１１】
この場合には、第３の実施の形態で説明したのと同様な効果が生じる上に、拡散層上絶縁膜３９により、ワード線３１とビット線（第１，２拡散層２２，２３）間の寄生容量が低減し、フラッシュメモリの動作が全体的に高速になる。
【０１１２】
次に、本発明の第５の実施の形態を図１６に基づいて説明する。図１６も、図１５で説明したのと同様なフラッシュメモリセルに適用した不揮発性記憶素子の断面図である。ここで、図１５との構造の違いは、第２絶縁膜２５の両端側壁に第４絶縁膜を形成する点にある。以下、第３（４）の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１１３】
第４の実施の形態で説明した図１５（ｂ）の工程までは、ほぼ同じ工程を経てる。すなわち、図１６（ａ）に示すように、埋込み導電膜３５の側壁に第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成する。そして、シリコン基板１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。
【０１１４】
次に、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにして、図１６（ｂ）に示すように、第３絶縁膜２６，第２絶縁膜２５，第１絶縁膜２４を順次にドライエッチングして除去する。
【０１１５】
次に、ラジカル酸素あるいは酸素の活性種の雰囲気で熱酸化を行う。ここで、酸素の活性種とは酸素が励起状態になっているもので、酸素のイオン、酸素の中性ラジカルである。このような酸素の活性種は、酸素をプラズマ励起する、水素と酸素とを減圧下で反応させる、オゾンを熱分解させる等で形成できる。
【０１１６】
上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜２５の側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１６（ｃ）に示すように、シリコン窒化膜から成る第２絶縁膜２５は熱酸化され、この側壁に第４絶縁膜２７が形成される。また、同様に埋込み導電膜３５、第１短冊状導電膜３５ａおよび第２短冊状導電膜３５ｂ表面も熱酸化され側面酸化膜３０が形成される。同時に、第１拡散層２２，２２ａおよび第２拡散層２３表面も熱酸化され酸化膜が形成される。
【０１１７】
引き続いて、第４の実施の形態と同様にして、全面に膜厚３００ｎｍ程度のＨＴＯ膜をＣＶＤ法で成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去する。
【０１１８】
このようにして、図１６（ｄ）に示すように、第１拡散層２２，２２ａ、第２拡散層２３上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状導電膜間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。更に、図１６（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線３１を形成する。このワード線３１の形成工程において、埋込み導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲート電極２９、第１ゲート電極端部２９ａ、第２ゲート電極端部２９ｂを形成する。
【０１１９】
このようにして、図１６（ｄ）に示すように、シリコン基板１上に第１拡散層２２，２２ａ、第２拡散層２３等でもってメモリセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、および、その側壁を第４絶縁膜２７で封じられた第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線３１が配設され、本発明におけるメモリセルの基本構造ができあがる。
【０１２０】
この場合には、第４の実施の形態よりもメモリセルの情報電荷の保持特性が向上する。これは、第２絶縁膜２５の側壁部が完全に第４絶縁膜２７で封じられるからである。
【０１２１】
次に、本発明の第６の実施の形態について図１７乃至図２１に基づいて説明する。図１７乃至図１９は本発明のフラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図であり、図２０と図２１は製造工程順の平面図である。第１乃至第５の実施の形態では、情報電荷の捕獲領域は、ＭＯＮＯＳ型トランジスタの第１および第２拡散層側に設けていた。これに対して、第６の実施の形態では上記情報電荷の捕獲領域はＭＯＮＯＳ型トランジスタの片方の拡散層側に設ける。 なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１２２】
図１７（ａ）に示すように、シリコン基板４１の熱酸化で第１絶縁膜４２を形成し、ＣＶＤ法でシリコン窒化膜を成膜し第２絶縁膜４３を形成し、更に第２絶縁膜４５のラジカル酸素を含む熱酸化で第３絶縁膜４４を形成する。このようにした後、第３絶縁膜４４上に膜厚２０ｎｍの無定型のシリコン層４５を形成する。このようにして後、シリコン窒化膜を成膜しパターニングして短冊形状のダミー絶縁膜４６を形成する。
【０１２３】
次に、図１７（ｂ）に示すように、多結晶シリコン膜の成膜とエッチバックとで上記ダミー絶縁膜４６の側壁に第１サイドウォール導電膜４７を形成すると共に、上記シリコン層４５をドライエッチングしパターニングする。ここで、第１サイドウォール導電膜４７の幅寸法は５０ｎｍ程度にする。
【０１２４】
次に、図１７（ｃ）に示すように、ダミー絶縁膜４６と第１サイドウォール導電膜４７をマスクにして、第３絶縁膜４４、第２絶縁膜４３および第１絶縁膜４２をエッチングする。
【０１２５】
次に、ラジカル酸素あるいは酸素の活性種の雰囲気で熱酸化を行う。上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜４３の側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１７（ｄ）に示すように、シリコン窒化膜から成る第２絶縁膜４３は熱酸化され、この側壁に第４絶縁膜４８が形成される。
【０１２６】
また、同様にシリコン窒化膜であるダミー絶縁膜４６表面および第１サイドウォール導電膜４７表面も熱酸化され側面酸化膜が形成される。同時に、シリコン基板１表面も熱酸化されゲート絶縁膜４９が形成される。ここで、ゲート絶縁膜４９の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。
【０１２７】
次に、再度、多結晶シリコン膜の成膜とエッチバックを行い、図１８（ａ）に示すように、第１サイドウォール導電膜４７の側壁に第２サイドウォール導電膜５０を形成するここで、第２サイドウォール導電膜５０の幅寸法は１００ｎｍ程度にする。
【０１２８】
このようにした後、図１８（ｂ）に示すように、上記側面酸化膜およびダミー絶縁膜４６をエッチング除去しシリコン層４５を露出させる。そして、図１８（ｃ）に示すように、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにして上記シリコン層４５をエッチングし、ＯＮＯ構造の積層する絶縁膜を露出させる。
【０１２９】
次に、図１９（ａ）に示すように、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしてヒ素のイオン注入を行い熱処理を施す。このようにして、シリコン基板４１表面に第１拡散層５１、第２拡散層５２を形成する。
【０１３０】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を研磨ストッパとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を除去する。このようにして、第１拡散層５１、第２拡散層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５３を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記第１サイドウォール導電膜４７間および第２サイドウォール導電膜５０間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【０１３１】
次に、図１９（ｂ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線５４を形成する。このワード線５４の形成工程において、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０も加工しゲート電極５５、ゲート電極端部５６を形成する。ここで、ゲート電極５５およびゲート電極端部５６はワード線５４に接続されている。このようにして、本発明のフラッシュメモリセルに適用した不揮発性記憶素子ができあがる。
【０１３２】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法をその平面図で概略説明する。
【０１３３】
図２０（ａ）に示すように、素子分離領域５７を形成した後、図１７（ａ）で説明したように、第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４とシリコン層４５を形成する。そして、ダミー絶縁膜４６を形成する。
【０１３４】
次に、図２０（ｂ）の工程で、ダミー絶縁膜４６の側壁部に第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を形成する。この工程が図１８（ａ）の工程に対応する。
【０１３５】
次に、図２０（ｃ）に示すように、上記ダミー絶縁膜４６およびシリコン層４５をエッチング除去し、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を残す。この工程が図１８（ｃ）の工程に対応する。
【０１３６】
次に、図２０（ｄ）に示すように、全面にヒ素のイオン注入と熱処理を行い、第１拡散層５１、第２拡散層５２を形成する。この工程が図１９（ａ）の工程に対応する。
【０１３７】
次に、図２１（ａ）に示すように、第１サイドウォール導電膜４７間および第２サイドウォール導電膜５０間に拡散層上絶縁膜５３を充填する。そして、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、図２１（ｂ）に示すようにワード線５４を配設する。更に、図２１（ｃ）に示すように、ワード線５４をマスクにしたドライエッチングで上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をパターニングする。このようにして、ゲート電極５５、ゲート電極端部５６を形成する。
【０１３８】
最後に、全面に層間絶縁膜を成膜し、所定の領域にスルーホールを形成して、図２１（ｄ）に示すように、ビット線５８および接地線５９を配設する。
【０１３９】
この場合には、メモリセルの情報電荷の捕獲領域は１箇所になり、１ビット／１セル構成になる。この場合でも、その保持特性は大幅に向上する。そして、拡散層上絶縁膜５３により、ワード線とビット線間の寄生容量が低減し、フラッシュメモリの動作が全体的に高速になる。
【０１４０】
次に、本発明の第７の実施の形態を図２２に基づいて説明する。図２２も、第６の実施の形態で説明したのと同様なフラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図である。ここで、第６の実施の形態との違いは、第１拡散層５１、第２拡散層５２上のＯＮＯ構造の積層絶縁膜を除去し、第２絶縁膜４３の両端をシリコン酸化膜で封じる点にある。以下、第６の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１４１】
図２２（ａ）および（ｂ）に示す工程までは、第６の実施の形態で説明した図１８（ｃ）までの工程とほぼ同じである。すなわち、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしたエッチングでシリコン層４５を露出させる。更に、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにして上記シリコン層４５をエッチングし、積層する第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４を露出させる。
【０１４２】
そして、図２２（ｃ）に示すように、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしてヒ素のイオン注入を行い熱処理を施す。このようにして、シリコン基板４１表面に第１拡散層５１、第２拡散層５２を形成する。次に、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしたエッチングで、上記第１拡散層５１および第２拡散層５２上に積層する第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４を除去する。このようにして、第２絶縁膜４３の端部を露出させる。
【０１４３】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を研磨ストッパとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を除去する。このようにして、第１拡散層５１、第２拡散層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５３を形成する。この拡散層上絶縁膜５３により上記第２絶縁膜４３の端部は完全にシリコン酸化膜で封じられることになる。
【０１４４】
そして、図２２（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線５４を形成する。このワード線５４の形成工程において、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０も加工しゲート電極５５、ゲート電極端部５６を形成する。ここで、ゲート電極５５およびゲート電極端部５６はワード線５４に接続されている。このようにして、本発明のフラッシュメモリセルに適用した不揮発性記憶素子ができあがる。
【０１４５】
この場合でも、メモリセルの情報電荷の捕獲領域は１箇所になり、１ビット／１セル構成になる。そして、その保持特性は大幅に向上し、ワード線とビット線間の寄生容量が低減してフラッシュメモリの動作が全体的に高速になる。
【０１４６】
上述した実施の形態では、ＭＯＮＯＳ型トランジスタを構成する第１絶縁膜、第３絶縁膜をシリコン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成する場合について説明した。本発明は、このような構成に限定されるものではなく、第２絶縁膜としてタンタル酸化膜、ハフニウム酸化膜のような金属酸化膜を用いてもよい。更には、第２絶縁膜としてシリコン酸化膜の表面を熱窒化した改質層を用いてもよい。
【０１４７】
上述した実施の形態の場合では、不揮発性半導体記憶装置の情報電荷は層状の第２絶縁膜の捕獲領域に捕獲されて保持される。本発明を更に発展させると、情報電荷が上記層状でなく孤立絶縁体（孤立物質体）である例えば半球状あるいはドット状に孤立する絶縁体に捕獲され保持されるようにできる。例えば、孤立絶縁体は径が３ｎｍ程度（１０ｎｍ以下）の半球状のシリコン窒化物である。この半球状のシリコン窒化物は、ジクロールシラン（ＳｉＨ２ ｃｌ２ ）とＮＨ３を反応ガスとする減圧ＣＶＤ法で生成できる。この反応ガスであると、シリコン窒化膜の成膜初期において核形成が起こる。この核が適当な大きさになるところで上記成膜を終えると、上述したような半球状のシリコン窒化物を生成する。
【０１４８】
更には、上記情報電荷の捕獲領域としては、不連続に孤立する、すなわち、半球状あるいはドット状に形成される、シリコン、シリコンゲルマニウムあるいは高融点金属から成る孤立物質体あってもよい。
【０１４９】
上記の場合には、情報電荷の書き込み領域（捕獲領域）は、孤立物質体内に在るトラップ中心あるいは孤立物質体の周囲のシリコン酸化膜との界面領域になる。そして、捕獲領域は高い絶縁性を有するシリコン酸化膜で分離された状態になる。このために、孤立物質体に書き込まれた電子はその領域に閉じこめられ、情報電荷の保持特性が更に向上する。このような孤立物質体は、不連続に孤立して形成される物質体であり、それぞれの物質体は絶縁性の高い別の絶縁材料で互いに分離できるような姿態であればよい。このような孤立物質体としては、半球状あるいはドット状の他に島状、柱状の構造になるものであってもよい。
【０１５０】
上述した実施の形態においては、ＯＮＯ構造の積層の絶縁膜上にシリコン層を形成すると、シリコン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等から保護する機能を有する。そして、本発明において信頼性の高い不揮発性記憶素子を形成することが容易になる。
【０１５１】
また、上述した実施の形態において、ゲート電極材料として、多結晶シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【０１５２】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【０１５３】
【発明の効果】
本発明の不揮発性記憶素子をフラッシュメモリに適用すると、その情報保持の特性が大幅に向上する。そして、その動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進され、フラッシュメモリでの情報電荷の書き込み動作／消去動作は更に高速になる。このようにして、フラッシュメモリの大容量化、高機能化、多機能化が容易になる。また、本発明によりメモリセルを構成するワード線あるいはビット線の低抵抗化が容易になり、メモリセル領域での伝送遅延が大幅に低減する。
【０１５４】
更には、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【０１５５】
そして、上記のようなフラッシュメモリの特性の大幅な向上はこのデバイスの用途を拡大し、新たな用途領域をも開拓する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図２】本発明の不揮発性記憶素子の動作を説明するための断面図である。
【図３】本発明の第１の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図４】上記工程の続きを説明するための不揮発性記憶素子の製造工程順の断面図である。
【図５】上記の続きの製造工程順の断面図である。
【図６】本発明の第１の実施の形態を説明するための不揮発性記憶素子の別の製造工程順の断面図である。
【図７】上記の続きの製造工程順の断面図である。
【図８】上記の続きの製造工程順の断面図である。
【図９】本発明の第２の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図１０】本発明の第２の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１１】本発明の第３の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図１２】本発明の第３の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１３】上記の続きの製造工程順の断面図である。
【図１４】本発明の第３の実施の形態を説明するための不揮発性記憶素子の製造工程順の平面図である。
【図１５】本発明の第４の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１６】本発明の第５の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１７】本発明の第６の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１８】上記の続きの製造工程順の断面図である。
【図１９】上記の続きの製造工程順の断面図である。
【図２０】本発明の第６の実施の形態を説明するための不揮発性記憶素子の製造工程順の平面図である。
【図２１】上記の続きの製造工程順の平面図である。
【図２２】本発明の第７の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図２３】第１の従来例を説明するための不揮発性記憶素子の断面図である。
【図２４】第１の従来例の不揮発性記憶素子の動作を説明するための断面図である。
【図２５】第１の従来例の不揮発性記憶素子の動作を説明するための断面図である。
【図２６】第１の従来例の課題を説明するための断面図である。
【図２７】第２の従来例を説明するための不揮発性記憶素子の断面図である。
【符号の説明】
１，２１，４１ シリコン基板
２，２２，２２ａ，５１ 第１拡散層
３，２３，２３ａ．５２ 第２拡散層
４，４ａ，２４，４２ 第１絶縁膜
５，５ａ，２５，４３ 第２絶縁膜
６，６ａ，２６，４４ 第３絶縁膜
７，７ａ，２７，４８ 第４絶縁膜
８，２８，４９ ゲート絶縁膜
９，２９，５５ ゲート電極
９ａ，２９ａ 第１ゲート電極端部
９ｂ，２９ｂ 第２ゲート電極端部
９ｃ 第３ゲート電極端部
９ｄ 第４ゲート電極端部
１０ 捕獲領域
１１，３２ 溝用絶縁膜
１２，３３ レジストマスク
１３，３４ 溝
１４，３０ 側面酸化膜
１５，３５ 埋込み導電膜
１６，１６ａ，１６ｂ 多結晶シリコン層
１７ 第１エクステンション領域
１８ 第２エクステンション領域
３１，５４ ワード線
３５ａ 第１短冊状導電膜
３５ｂ 第２短冊状導電膜
３６ 導電体膜
３７ イオン
３８ ウェル層
３９，５３ 拡散層上絶縁膜
４６ ダミー絶縁膜
４７ 第１サイドウォール導電膜
５０ 第２サイドウォール導電膜
５６ ゲート電極端部
５７ 素子分離領域
５８ ビット線
５９ 接地線
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置とその形成方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型トランジスタの不揮発性記憶素子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型トランジスタとの２種類になる。
【０００３】
前者は２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面領域等に情報電荷を蓄積するものである。この型の素子には、その他シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯＳと呼称されるものがある。この他にこれらのシリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わせた構造のものもある。
【０００４】
後者は２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜の複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。ここで、この第２ゲート電極は前記第１ゲート電極を被覆している。
【０００５】
フラッシュメモリと呼ばれる不揮発性メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタあるいはＦＧ型トランジスタをその不揮発性記憶素子として用いることができるが、現在のフラッシュメモリの量産品は全てＦＧ型トランジスタを不揮発性記憶素子として用いている。しかし、ＦＧ型トランジスタでは、情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００６】
これに対して、ＭＮＯＳ型トランジスタでは、半導体基板主面とシリコン窒化膜の間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。この不揮発性記憶素子の情報電荷の書き込み・消去動作は以下の通りである。すなわち、ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、その逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。このような界面領域は電子の捕獲中心となっている。この情報電荷の書き込み状態が記憶情報の論理１に相当し、情報電荷の消去状態が記憶情報の論理０に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性メモリの記憶素子として実用に供すべく、近年において種々の検討が精力的になされてきている。
【０００７】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号に開示された技術（以下、第１の従来例と記す）、２０００年、ヴイ・エル・エス・アイ・シンポジウム・テクニカル・ダイジェスト（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表された技術（以下、第２の従来例と記す）等がある。
【０００８】
そこで、従来の技術として、初めに第１の従来例を図２３乃至図２６に基づいて説明する。図２３はフラッシュメモリの不揮発性記憶素子として提案されたＭＯＮＯＳ型トランジスタの略断面図である。
【０００９】
図２３に示すように、例えばＰ導電型のシリコン基板１０１の主面にＮ＋ 拡散層でもって、第１拡散層１０２および第２拡散層１０３が形成されている。そして、第１拡散層１０２および第２拡散層１０３を挟んでシリコン基板１０１上に、第１シリコン酸化膜１０４、シリコン窒化膜１０５、第２シリコン酸化膜１０６がこの順に積層（ＯＮＯ構造）して形成されている。更に、第２シリコン酸化膜１０６上にはゲート電極１０７が多結晶シリコン等でもって形成されている。これが、ＭＯＮＯＳ型トランジスタの基本構造である。
【００１０】
次に、上記ＭＯＮＯＳ型トランジスタの基本動作について図２４と図２５に基づいて説明する。情報電荷（いまの場合、電子である）の書き込み動作では、図２４（ａ）に示すように、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＷ は４Ｖ程度に、ゲート電極１０７のＶＧＷは６Ｖ程度に設定される。
【００１１】
このような電圧が印加されると、ソースである第１拡散層１０２からドレインである第２拡散層１０３に電子流１０８（チャネル電流）が生じ、第２拡散層１０３の近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部が第１シリコン酸化膜１０４の障壁を越えてシリコン窒化膜１０５のある領域に捕獲される。これが、図２５に示す捕獲領域１０９である。このように、電子の書き込みでは、情報電荷はシリコン窒化膜１０５の第２拡散層１０３端に近い領域に蓄積されることになる。ここで、書き込む電子の量は５００〜１０００個程度であり、その捕獲領域１０９は横方向の幅が１０ｎｍ程度と非常に狭い領域になる。
【００１２】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の消去動作では、図２４（ｂ）に示す構造において、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＥ は５Ｖに、ゲート電極１０７のＶＧＥは−５Ｖ程度に設定される。
【００１３】
このような電圧が印加されると、第２拡散層１０３端部であって、ゲート電極１０７とオーバラップする領域でのバンドベンディングによるバンド間トンネリングで発生する正孔が、上記捕獲領域１０９に注入されて、情報電荷の消去がなされる。すなわち、図に示しているように捕獲領域１０９への正孔注入１１０が生じて、情報電荷である電子が消去されることになる。
【００１４】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の読み出し動作では、図２５に示すように、逆に、第２拡散層１０３がソースとして接地電位に固定され、ドレインとなる第１拡散層１０２のＶＲ は１．５Ｖ程度に、ゲート電極１０７のＶＧＲは２．５Ｖ程度に設定される。なお、ここでシリコン基板１０１は接地電位である。
【００１５】
このようにすると、捕獲領域１０９に電子が書き込まれた論理１の場合には、第１拡散層１０２と第２拡散層１０３間で電流は流れない。これに対して、捕獲領域１０９に電子が書き込まれていない論理０の場合には、第１拡散層１０２と第２拡散層１０３間で電流が流れる。このようにして、書き込み情報の読み出しができることになる。
【００１６】
上記ＭＯＮＯＳ型トランジスタでの情報の保持状態では、図２６に示すように、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶＨ は１Ｖ〜５程度に、ゲート電極１０７のＶＧＨは０Ｖ〜６Ｖ程度になる。しかし、従来の技術では、後述するように、シリコン窒化膜１０５中の捕獲領域１０９にある電子は、上記シリコン窒化膜１０５中をドリフト移動する。
【００１７】
次に、従来の技術として、第２の従来例を図２７に基づいて説明する。図２７もフラッシュメモリの不揮発性記憶素子として提案されたＭＯＮＯＳ型トランジスタの略断面図であり、この場合の特徴は、メモリセルのアレイ構造において、ワード線となるワード電極と制御ゲート電極とが形成される点にある。
【００１８】
図２７に示すように、例えばＰ導電型のシリコン基板２０１の主面にＮ＋ 拡散層でもって、第１拡散層２０２および第２拡散層２０３が形成されている。そして、第１拡散層２０２および第２拡散層２０３を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介して、第１制御ゲート電極２０４、第２制御ゲート電極２０５、ワード電極２０６が形成される。ここで、第１（２）制御ゲート電極２０４，２０５とシリコン基板２０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の絶縁膜であり、ワード電極２０６とシリコン基板２０１間の絶縁膜は単層のシリコン酸化膜である。更に、第１（２）制御ゲート電極２０４，２０５とワード電極２０６間も、ＯＮＯ構造の絶縁膜で電気的に分離されている。
【００１９】
このような構造において、情報電荷（電子）の書き込みは、上記第１（２）制御ゲート電極２０４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０８になされることになる。そして、情報電荷の消去動作では、第１（２）制御ゲート電極２０４，２０５と第１（２）拡散層２０２，２０３間に電圧が印加され、第１の従来例で説明したようなバンド間トンネルによる正孔が上記捕獲領域２０７，２０８に注入される。
【００２０】
【発明が解決しようとする課題】
上述した第１の従来例の不揮発性記憶素子においては、情報電荷の蓄積保持時間の規格値を保証するためには、第１シリコン酸化膜１０４、シリコン窒化膜１０５および第２シリコン酸化膜１０６の膜厚の薄膜化に限界が生じる。現在、発明者は、上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特性について種々の試行実験を行っている。その結果、１０年の蓄積保持時間を保証するためには、ＯＮＯ構造の絶縁膜をシリコン酸化膜換算にすると、その薄膜化の下限は８ｎｍ程度になることが判った。そして、高速化が必須となっている最近のフラッシュメモリでは、その読み出し動作での高速化に限界が生じてくることが明らかになってきた。
【００２１】
更には、第１の従来例では、上述したように、情報電荷の捕獲領域１０９に書き込まれた電子は、図２６中の矢印に示すように、電気伝導の比較的に高いシリコン窒化膜１０５を横方向にドリフト移動するようになり、捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００２２】
上記ＭＯＮＯＳ構造の不揮発性記憶素子は、米国特許第５，９６６，６０３号に開示されているようなＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として使用される。この場合には、２ビット／１セルが可能である。しかし、上述したように、捕獲領域１０９が経時時間で拡がると、蓄積情報の読み出しが難しくなる。特に、ＮＲＯＭのような多値化で動作させる場合には、上記捕獲領域の僅かの経時時間変化でも大きな影響がでる。ここでは、書き込む電子の量は５００個程度となり、その電子の捕獲領域は、その横方向の幅が１０ｎｍ程度と非常に狭い領域になるからである。
【００２３】
また、第２の従来例では、上述したように制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、ワード電極を有するＭＯＳトランジスタとが、１個のメモリセルに形成される。ここで、制御ゲート電極は、ワード電極の側壁に形成されるサイドウォール導電膜で構成されている。このような構造であると、制御ゲート電極のチャネル方向の寸法は縮小できるために、実効的なチャネル長が短くなり上述した読み出し動作の高速化が可能になる。
【００２４】
しかし、上述したように、制御ゲート電極はワード電極の側壁に形成される。このために、セルアレイにおいて、制御ゲート電極ラインとワード電極ライン（ワード線）とは同一方向になるように配設される。更には、これらの制御ゲート電極ラインとワード電極ラインとは、第１（２）拡散層で構成されるビット線とも並行に配設されることになる。しかし、メモリセルの周辺回路との関係から、上記ワード線とビット線とは直交するように配設される必要がある。第２の従来例では、このような配設が難しくなる。
【００２５】
また、第２の従来例では、上述したように、制御ゲート電極はワード電極の側壁に形成されるサイドウォール導電膜で構成されている。このために、その電極幅は非常に小さくなり、これを配線として用いるとその配線抵抗は増大し、伝送遅延が増大する。この点からも、メモリセルへの適用が難しくなる。
【００２６】
また、第２の従来例の場合でも、第１の従来例の場合と同様に、情報電荷の捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００２７】
本発明の主目的は、ＭＯＮＯＳ構造の不揮発性記憶素子の情報電荷の保持特性を向上させることにある。そして、フラッシュメモリの大容量化、その動作電圧の低電圧化および動作の高速化を容易にすると共に、その高機能化あるいは多機能化を可能にすることにある。更に、本発明の他の目的は、ＮＲＯＭのような多値化が可能なフラッシュメモリの実用化を容易にすることにある。
【００３２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を形成する工程と、前記溝用絶縁膜を除去した後、前記ゲート電極および前記第３の絶縁層に被着する第２の導電膜を形成する工程と、前記第２の導電膜をエッチバックし前記ゲート電極の側壁部に前記第２の導電膜から成るサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程とを含む。ここで、前記第１の導電膜は高融点金属のポリサイド膜であり、前記第２の導電膜は不純物含有の多結晶シリコン膜である。
【００３３】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記ゲート電極および積層絶縁膜に被着する第２の導電膜を形成する工程と、前記ゲート電極をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極を加工する工程とを含む。
【００３４】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ゲート電極、積層絶縁膜あるいは該積層絶縁膜上に形成する拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程とを含む。
【００３５】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、前記ゲート電極、前記サイドウォール導電膜、前記第１の拡散層と第２の拡散層上の拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程とを含む。
【００３６】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程とを含む。
【００３７】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程とを含む。
【００３８】
ここで、前記第１の導電膜は不純物含有の多結晶シリコン膜であり前記第２の導電膜は高融点金属のポリサイド膜である。また、前記第３の絶縁層と前記溝用絶縁膜あるいは前記ダミー用絶縁膜との間に不純物含有のシリコン層を形成する。また、前記積層絶縁膜は、シリコン酸化膜（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）／シリコン酸化膜（第１の絶縁層）で構成され、前記第５の絶縁層はシリコン酸化膜で構成される。そして、前記第５の絶縁層は、前記第２の絶縁層を活性酸素の雰囲気で熱酸化して形成することで形成される。
【００４１】
上述した本発明の不揮発性半導体記憶装置をフラッシュメモリに適用すると、情報電荷の捕獲領域は絶縁性の高い絶縁膜で封じられるようになる。このために、蓄積する保持特性は大幅に向上するようになる。そして、その動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進される。また、フラッシュメモリでの情報電荷の書き込み動作／消去動作も更に高速にできる。そして、フラッシュメモリの大容量化、高機能化、多機能化が容易になる。更に、本発明によりメモリセルを構成するワード線あるいはビット線の低抵抗化が容易になり、メモリセル領域での伝送遅延が大幅に低減する。
【００４２】
更には、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【００４３】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図８に基づいて説明する。図１は、本発明における不揮発性記憶素子の基本構造の断面図であり、図２は、その基本動作を説明するための断面図である。そして、図３乃至図８は、２種類の具体的な製造方法を説明するための製造工程順の断面図である。
【００４４】
図１に示すように、Ｐ導電型のシリコン基板１の主面にＮ＋ 拡散層でもって、第１拡散層２および第２拡散層３が形成されている。そして、第１拡散層２あるいは第２拡散層３の近傍のシリコン基板１主面に、ＯＮＯ構造の積層絶縁膜が部分的に形成される。すなわち、図１に示すように、第１の絶縁層である第１絶縁膜４，４ａ、第２の絶縁層である第２絶縁膜５，５ａ、第３の絶縁層である第３絶縁膜６，６ａが、トランジスタのチャネル領域全体ではなく、トランジスタのソース／ドレインに隣接する領域に部分的に形成される。更に、上記第２絶縁膜５，５ａの側壁に第５の絶縁層である第４絶縁膜７，７ａがそれぞれ形成される。ここで、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシリコン酸化膜である。このようにして、第２絶縁膜５，５ａの横方向の幅は２０ｎｍ程度に形成される。
【００４５】
そして、チャネル長が０．１μｍ〜０．２μｍとなるチャネルの大部分の領域には上記ＯＮＯ構造の積層絶縁膜とは異なる第４の絶縁層であるゲート絶縁膜８が形成される。このゲート絶縁膜８は膜厚が４ｎｍ〜６ｎｍ程度のシリコン酸化膜あるいは酸窒化膜で構成される。
【００４６】
そして、上記ゲート絶縁膜８および部分的に形成されたＯＮＯ構造の積層絶縁膜を被覆するようにゲート電極９が形成される。ここで、ゲート電極９の断面構造はＴ字形状である。また、ゲート電極９の端部は、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａを介して第１拡散層２あるいは第３拡散層３とオーバラップしている。なお、このゲート電極９は、Ｎ型不純物を含む多結晶シリコン（Ｓｉ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、ポリサイド、ポリメタル等で形成される。
【００４７】
次に、上記不揮発性記憶素子の基本動作について説明する。情報電荷の書き込み動作では、図２（ａ）に示すように、例えば、シリコン基板１の電圧Ｖｓおよび第１拡散層２の電圧Ｖ１ は接地電位にし、第２拡散層３のＶ２ は３Ｖ程度に、ゲート電極９のＶＧ は５Ｖ程度に設定する。このような電圧が印加されると、ソースである第１拡散層２からドレインである第２拡散層３にチャネル電流となる矢印のような電子の流れが生じ、第２拡散層３の近傍でＣＨＥとなり、その一部が第１絶縁膜４の障壁を越えて第２絶縁膜５の捕獲領域１０に情報電荷として書き込まれる。
【００４８】
次に、情報の消去動作では、図２（ｂ）に示す構造において、例えば、シリコン基板１の電圧Ｖｓおよび第１拡散層２の電圧Ｖ１ は接地電位に固定され、第２拡散層３のＶ２ は５Ｖに、ゲート電極９のＶＧ は−５Ｖ程度に設定される。このような電圧が印加されると、第２拡散層３の端部であって、ゲート電極９とオーバラップする領域でのバンド間トンネリングによる正孔が、矢印のように上記捕獲領域１０に注入され、情報電荷の消去がなされる。
【００４９】
次に、情報の読み出し動作では、図２（ｃ）に示すように、シリコン基板１の電圧Ｖｓおよび第２拡散層３のＶ２ が接地電位に固定され、ドレインとなる第１拡散層２のＶ１ は１．５Ｖに、ゲート電極９のＶＧ は３Ｖ程度に設定される。そして、捕獲領域１０に５００個程度の電子が書き込まれた論理１の場合には、第１拡散層２と第２拡散層３間で電流は流れない。これに対して、捕獲領域１０に電子が書き込まれていない論理０の場合には、第１拡散層２と第２拡散層３間で電流が流れる。このようにして、書き込み情報の読み出しができる。
【００５０】
本発明では、図１に示したように、不揮発性記憶素子が上述したような構造であると、ＯＮＯ構造の積層絶縁膜に対して独立にゲート絶縁膜８の膜厚を小さくできる。すなわち、上記ゲート絶縁膜８の単位面積当たりの容量値を上記ＯＮＯ構造の積層絶縁膜の単位面積当たりの容量値より大きくできる。そして、ＯＮＯ構造の積層絶縁膜の情報電荷の保持特性を低下させないで、情報の読み出し動作の速度が向上するようになる。すなわち、動作速度の向上と情報電荷の保持特性の向上とを両立させることができる。
【００５１】
また、本発明では、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがシリコン酸化膜で形成されている。そして、この第４絶縁膜７，７ａが捕獲領域１０に書き込まれた情報電荷のドリフト移動を抑制する。上記第４絶縁膜７，７ａを構成するシリコン酸化膜の絶縁性は、上記第２絶縁膜５，５ａを構成するシリコン窒化膜のそれより１０３ 〜１０４ 倍程度に高いからである。このようにして、情報電荷の保持特性が大幅に向上するようになる。
【００５２】
次に、本発明のＭＯＮＯＳ型トランジスタの不揮発性記憶素子の具体的な製造方法について説明する。
【００５３】
図３（ａ）に示すように、Ｐ導電型のシリコン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形成し第１絶縁膜４を設ける。そして、化学気相成長（ＣＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形成し、その上に膜厚２００ｎｍのシリコン窒化膜あるいはアルミナ膜を成膜し溝用絶縁膜１１を形成する。
【００５４】
次に、図３（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク１２を溝用絶縁膜１１上に形成する。そして、図３（ｃ）に示すように、レジストマスク１２をエッチングマスクにしたドライエッチング技術で、溝用絶縁膜１１、第３絶縁膜６、第２絶縁膜２を順次にエッチングし溝１３を形成する。その後、第１絶縁膜４をウェットエッチングで除去する。
【００５５】
次に、本発明では、溝用絶縁膜１１をマスクにしラジカル酸素の雰囲気で熱酸化を行う。本発明ではラジカル酸素の他に酸素の活性種であればよい。ここで、酸素の活性種とは酸素が励起状態になっているもので、酸素のイオン、酸素の中性ラジカルである。このような酸素の活性種は、酸素をプラズマ励起する、水素と酸素とを減圧下で反応させる、オゾンを熱分解させる等で形成できる。
【００５６】
上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図４（ａ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａが形成される。また、同様にシリコン窒化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜１４が形成される。同時に、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。なお、溝用絶縁膜１１をアルミナ膜で形成すると上記のような側面酸化膜１４は形成されない。
【００５７】
上記いわゆるラジカル酸化ではシリコン窒化膜を７００℃程度の低温で容易に酸化する。また、上述したようにゲート絶縁膜８をラジカル酸化等で行うと、膜中の正孔トラップは減少し、不揮発性記憶素子の書き込み・消去回数が増加するようになる。
【００５８】
次に、ゲート絶縁膜８を被覆し溝１３を充填するように、第１の導電膜であるタングステンポリサイド膜を成膜し、上記側面酸化膜１４あるいは溝用絶縁膜１１を研磨ストッパーとした化学機械研磨（ＣＭＰ）法あるいはドライエッチングで不要部分を除去する。このようにして、図４（ｂ）に示すような埋込み導電膜１５を形成する。
【００５９】
次に、図５（ｃ）に示すように、側面酸化膜１４および溝用絶縁膜１１をウェットエッチングで除去する。このようにして、第３絶縁膜６，６ａ上に突起した埋込み導電膜１５が形成される。そして、埋込み導電膜１５は所定のパターンに加工される。
【００６０】
次に、第２の導電膜として、膜厚が２００ｎｍ程度のＮ型不純物含有の多結晶シリコン膜を全面に堆積させる。そして、上記多結晶シリコン膜のエッチッバックを行い、図５（ａ）に示すように、サイドウォール導電膜として、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成する。
【００６１】
次に、図５（ｂ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。
【００６２】
次に、熱処理を施し上記第１拡散層２、第２拡散層３の不純物拡散を行い、図５（ｃ）に示すように、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂが、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第２拡散層３とオーバラップするようにする。
【００６３】
次に、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜４，４ａを順次にエッチング除去する。そして、再度、上述したのと同様にしてラジカル酸素の雰囲気で熱酸化を行う。このようにして、図５（ｃ）に示すように、第１拡散層２あるいは第２拡散層３側の第２絶縁膜５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるようになる。この熱酸化では、ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡散層２，３表面にも側面酸化膜が形成される。そこで、このような側面酸化膜を除去すると、図１で説明したのと同様な構造の不揮発性記憶素子ができあがる。
【００６４】
次に、本発明の不揮発性記憶素子の別の製造方法について図６乃至図８に基づいて説明する。
【００６５】
図３（ａ）で説明したのと同様に、シリコン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜６を形成し、図６（ａ）に示すように第３絶縁膜上にＮ型不純物含有の多結晶シリコン層１６を堆積させる。ここで、多結晶シリコン層１６の膜厚は５０ｎｍ程度である。更に、多結晶シリコン層１６上に膜厚１５０ｎｍのシリコン窒化膜を成膜し溝用絶縁膜１１を形成する。ここで、多結晶シリコン層の代わりにアモルファス状のシリコン層を形成してもよい。また、アルミナ膜で溝用絶縁膜１１を形成してもよい。
【００６６】
次に、図６（ｂ）に示すように、溝パターンを有するレジストマスク１２を用い、公知のドライエッチング技術で、溝用絶縁膜１１、多結晶シリコン層１６、第３絶縁膜６、第２絶縁膜２を順次にエッチングし溝１３を形成する。その後、図６（ｃ）に示すように、溝用絶縁膜１１をエッチングマスクにしたウェットエッチングでもって第１絶縁膜４を除去し、溝１３部のシリコン基板１表面を露出させる。
【００６７】
次に、図４（ａ）で説明したのと同様に溝用絶縁膜１１をマスクにしたラジカル酸素雰囲気での熱酸化を行う。熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図７（ａ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４絶縁膜７，７ａが形成される。また、同様に、シリコン窒化膜である溝用絶縁膜１１表面、多結晶シリコン層１６の側壁も熱酸化され側面酸化膜１４が形成される。そして、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。
【００６８】
次に、図７（ｂ）に示すように、側面酸化膜１４あるいは溝用絶縁膜１１を研磨ストッパーとしたＣＭＰ法を用い、ゲート絶縁膜８を被覆する埋込み導電膜１５を形成する。
【００６９】
次に、図７（ｃ）に示すように、側面酸化膜１４および溝用絶縁膜１１をドライエッチングで除去し、多結晶シリコン層１６上に突起した埋込み導電膜１５を形成する。そして、埋込み導電膜１５は所定のパターンに加工される。
【００７０】
次に、膜厚が１５０ｎｍ程度のタングステン膜を全面に堆積させる。そして、タングステン膜のエッチッバックと多結晶シリコン層１６のドライエッチングを行い、図８（ａ）に示すように、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成し、同時にパターニングした多結晶シリコン層１６ａ，１６ｂを形成する。ここで、第３絶縁膜６，６ａはエッチングストッパーとなる。
【００７１】
次に、図８（ｂ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。
【００７２】
次に、熱処理を施し上記第１拡散層２、第２拡散層３の不純物拡散を行い、図８（ｃ）に示すように、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂおよび多結晶シリコン層１６ａ，１６ｂが、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第２拡散層３とオーバラップするようにする。
【００７３】
次に、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜４，４ａを順次にエッチング除去する。そして、再度、上述したのと同様にしてラジカル酸素の雰囲気で熱酸化を行う。このようにして、図８（ｃ）に示すように、第１拡散層２あるいは第２拡散層３側になる第２絶縁膜５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるようになる。この熱酸化では、ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡散層２，３表面にも側面酸化膜が形成される。そこで、このような側面酸化膜を除去すると、図１で説明したのと同様の構造の不揮発性記憶素子ができあがる。
【００７４】
この不揮発性記憶素子の製造方法では、ＯＮＯ構造の積層の絶縁膜上に多結晶シリコン層１６，１６ａ，１６ｂを形成する。この多結晶シリコン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等から保護する機能を有する。このために、本発明において信頼性の高い不揮発性記憶素子を形成することが容易になる。
【００７５】
次に、本発明の第２の実施の形態について図９および図１０に基づいて説明する。図９は、フラッシュメモリに用いる本発明における不揮発性記憶素子の基本構造の断面図である。そして、図１０はその製造方法を説明するための製造工程順の断面図である。
【００７６】
第２の実施の形態の不揮発性記憶素子では、ゲート電極９側壁に導電体構成の２重の端部が形成され、更に、拡散層にエクステンション領域が形成されることを特徴としている。
【００７７】
図９に示すように、シリコン基板１の主面に第１拡散層２および第２拡散層３が形成され、第１拡散層２あるいは第２拡散層３にそれぞれ接続する第１エクステンション領域１７と第２エクステンション領域１８が形成されている。
【００７８】
そして、第１エクステンション領域１７と第２エクステンション領域１８の近傍のシリコン基板１主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが積層し部分的に形成される。更に、上記第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがそれぞれ形成される。ここで、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシリコン酸化膜である。
【００７９】
そして、上記ＯＮＯ構造の積層絶縁膜とは異なるゲート絶縁膜８がチャネルの大部分の領域に形成され、ゲート絶縁膜８上にゲート電極９が形成され、更に、上記ＯＮＯ構造の積層絶縁膜を被覆するように第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄが形成される。ここで、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄは、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａを挟んで第１エクステンション領域１７あるいは第２エクステンション領域１８とオーバラップしている。また、ゲート電極９は、ポリサイド、ポリメタル等で形成され、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄはＮ型不純物含有の多結晶Ｓｉあるいは多結晶ＳｉＧｅで形成される。
【００８０】
第２の実施の形態においても、第１の実施の形態で説明したのと同じ効果が生じる。更に、上述したように拡散層がエクステンション領域を有していると、ソース−ドレイン間のパンチスルー耐圧は向上し、バンド間トンネルで正孔が生じ易くなり、フラッシュメモリにおける情報電荷の消去動作が高速になる。
【００８１】
第２の実施の形態の不揮発性記憶素子の製造方法は次のようになる。すなわち、図５（ｂ）で説明した工程までは、第１の実施の形態の場合と同じである。すなわち、図１０（ａ）に示すように、シリコン基板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが形成され、ゲート絶縁膜８上にゲート電極９が形成される。そして、膜厚が２００ｎｍ程度の多結晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエッチッバックを行い、図１０（ａ）に示すように、ゲート電極９の側壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂを形成する。ここで、第３絶縁膜６，６ａはエッチングストッパーとなる。
【００８２】
そして、図１０（ａ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行って、シリコン基板１表面に第１エクステンション領域１７と第２エクステンション領域１８を形成する。
【００８３】
次に、再度、膜厚が２００ｎｍ程度の多結晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエッチッバックを行う。このようにして、図１０（ｂ）に示すように、第１ゲート電極端部９ａの側壁に第３ゲート電極端部９ｃを、第２ゲート電極端部９ｂに第４ゲート電極端部９ｄを、それぞれ形成する。
【００８４】
次に、図１０（ｃ）に示すように、上記ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端部９ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入を行い、シリコン基板１表面に第１拡散層２、第２拡散層３を形成する。ここで、第１拡散層２、第２拡散層３はそれぞれ第１エクステンション領域１７、第２エクステンション領域１８に電気接続する。このようにして図９で説明した基本構造の不揮発性記憶素子ができあがる。
【００８５】
次に、本発明の第３の実施の形態について図１１乃至図１４に基づいて説明する。図１１は、フラッシュメモリセルに適用したところの不揮発性記憶素子の断面図である。そして、図１２と図１３はその製造方法を説明するための製造工程順の断面図である。また、図１４は、この不揮発性記憶素子をフラッシュメモリセルに適用する場合の製造工程順の平面図である。
【００８６】
図１１に示すように、２個のメモリセルを形成するために、Ｐ導電型のシリコン基板２１の主面にＮ＋ 拡散層でもって第１拡散層２２，２２ａおよび第２拡散層２３が形成されている。これらの拡散層がメモリセルのビット線になる。そして、第１拡散層２２，２２ａあるいは第２拡散層２３の近傍のシリコン基板２１主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６が、トランジスタのチャネル領域全体ではなく、トランジスタのソース／ドレインに隣接する領域に形成される。そして、チャネルの大部分の領域には上記ＯＮＯ構造の積層絶縁膜とは異なるゲート絶縁膜２８が形成される。ここで、ゲート絶縁膜２８はシリコン酸化膜で構成される。
【００８７】
そして、上記ゲート絶縁膜２８のみを被覆するようにゲート電極２９が形成される。ここで、ゲート電極２９はＮ型不純物含有の多結晶シリコンで構成される。そして、ゲート電極２９に電気接続して、ワード線３１が上記ビット線である拡散層と直交するように配設される。ワード線３１は上記ＯＮＯ構造の積層絶縁膜を被覆し、更に、この積層絶縁膜を挟んで上記拡散層とオーバラップしている。ここで、ワード線３１は高融点金属膜あるいはそのポリサイド膜で構成される。
【００８８】
この場合にも、第１（２）の実施の形態で説明したのと同様に、メモリセルに蓄積する情報電荷の保持特性が大幅に向上するようになる。更に、フラッシュメモリの動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進されるようになる。
【００８９】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法について説明する。この場合、第１の実施の形態で説明したのとほぼ同様であるが、以下に詳細に説明する。
【００９０】
図１２（ａ）に示すように、シリコン基板２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシリコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜２６を形成する。このようにした後、第３絶縁膜２６上に膜厚５０ｎｍのシリコン窒化膜あるいはアルミナ膜を成膜し溝用絶縁膜３２を形成する。
【００９１】
次に、図１２（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク３３を溝用絶縁膜３２上に形成する。そして、図１２（ｃ）に示すように溝用絶縁膜３２、第３絶縁膜２６、第２絶縁膜２５を順にエッチングし短冊状パターンの溝３４を形成する。その後、第１絶縁膜２４をウェットエッチングで除去する。
【００９２】
次に、溝用絶縁膜３２をマスクにしてラジカル酸素の雰囲気で熱酸化を行う。この場合に、ラジカル酸素の他に酸素の活性種であればよい。上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１２（ｄ）に示すように、シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４絶縁膜７，７ａが形成される。また、同様にシリコン窒化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜１４が形成される。同時に、シリコン基板１表面も熱酸化され溝１３部のシリコン基板１表面にゲート絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。
【００９３】
次に、ゲート絶縁膜２８を被覆し溝３４を充填するように、第１の導電膜として、Ｎ型不純物含有の多結晶シリコン膜を成膜し、溝用絶縁膜３２を研磨ストッパーとしたＣＭＰ法で不要部分を除去する。このようにして、図１３（ａ）に示すような、短冊状パターンのゲート電極として埋込み導電膜３５を形成する。ここで、埋込み導電膜３５の厚さは５０ｎｍ程度になる。
【００９４】
次に、図１３（ｂ）に示すように、溝用絶縁膜３４をウェットエッチングで除去する。このようにして、第３絶縁膜２６上に突起した埋込み導電膜３５が形成される。
【００９５】
次に、図１３（ｃ）に示すように、第２の導電膜として、膜厚が２００ｎｍ程度のタングステン膜等の導電体膜３６を、埋込み導電膜３５および第３絶縁膜２６上に被着するように全面に堆積させる。
【００９６】
次に、図１３（ｄ）に示すように、上記埋込み導電膜３５をマスクにしてヒ素のイオン３７注入を行う。ここで、イオン注入のエネルギーを適当に選択し、図１３（ｄ）に示すように、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入で、シリコン基板２１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。このイオン注入で、上述した埋込み導電膜３５およびその側壁部の導電体膜３６下のシリコン基板２１表面にはヒ素イオンは導入されない。
【００９７】
次に、リソグラフィ技術とドライエッチング技術とで、上記導電体膜３６および埋込み導電膜３５を加工し、図１１で説明したワード線３１を形成すると同時にゲート電極２９を形成する。このようにして、図１１で説明した構造の不揮発性記憶素子ができあがる。
【００９８】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法をその平面図で概略説明する。
【００９９】
図１４（ａ）に示すように、Ｐ導電型のウェル層３８を形成した後、図１３（ｂ）で説明した工程で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６と埋込み導電膜３５を形成する。
【０１００】
次に、図１４（ｂ）の工程で、埋込み導電膜３５等を被覆するように全面に導電体膜３６を形成する。この工程が図１３（ｃ）の工程に対応する。
【０１０１】
次に、図１４（ｃ）に示すように、全面にヒ素のイオン注入と熱処理を行い、埋込み導電膜３５に並行するように第１拡散層２２，２２ａ、第２拡散層２３，２３ａを形成する。この工程が図１３（ｄ）の工程に対応する。
【０１０２】
次に、１４（ｄ）に示すように、上記導電体膜３６および埋込み導電膜３５を加工し、ワード線３１を形成すると同時にゲート電極２９を形成する。このようにして、第１拡散層２２，２２ａ、第２拡散層２３，２３ａで構成されるビット線とワード線３１は直交して配設されることになる。
【０１０３】
次に、本発明の第４の実施の形態を図１５に基づいて説明する。図１５も、フラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図である。ここで、図１１との構造の違いは、メモリセルのビット線となる第１（２）拡散層２２，２２ａ（２３）とワード線３１間に厚い絶縁膜を形成する点にある。このようにすることで、ビット線とワード線間の寄生容量が大幅に低減する。以下、第３の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１０４】
第３の実施の形態で説明した図１３（ｂ）の工程までは、ほぼ同じ工程を経てる。図１５（ｂ）に示すように、溝用絶縁膜３４をウェットエッチングで除去し、第３絶縁膜２６上に突起した埋込み導電膜３５を形成する。
【０１０５】
次に、膜厚が１００ｎｍ程度のリン不純物を含有する多結晶シリコン膜を全面に堆積させる。そして、この多結晶シリコン膜のエッチッバックを行い、図１５（ａ）に示すように、サイドウォール導電膜として、埋込み導電膜３５の側壁に第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成する。
【０１０６】
次に、図１５（ｂ）に示すように、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注入３７を行い、シリコン基板１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。
【０１０７】
次に、熱処理を施し上記第１拡散層２２，２２ａ、第２拡散層２３の不純物拡散を行う。引き続いて、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸化膜を成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反応ガスとしてモノシラン（ＳｉＨ４ ）と亜酸化窒素（Ｎ２ Ｏ）を用い、成膜温度は７００℃〜８００℃と高くする。すなわち、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する。
【０１０８】
このようにして、図１５（ｃ）に示すように、第１拡散層２２，２２ａ、第２拡散層２３上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状導電膜１７ａ間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【０１０９】
次に、図１５（ｃ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線３１を形成する。このワード線３１の形成工程において、埋込み導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲート電極２９、第１ゲート電極端部２９ａ、第２ゲート電極端部２９ｂを形成する。
【０１１０】
このようにして、図１５（ｃ）に示すように、シリコン基板１上に第１拡散層２２，２２ａ、第２拡散層２３等でもってメモリセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線３１が配設され、本発明におけるメモリセルの基本構造ができあがる。
【０１１１】
この場合には、第３の実施の形態で説明したのと同様な効果が生じる上に、拡散層上絶縁膜３９により、ワード線３１とビット線（第１，２拡散層２２，２３）間の寄生容量が低減し、フラッシュメモリの動作が全体的に高速になる。
【０１１２】
次に、本発明の第５の実施の形態を図１６に基づいて説明する。図１６も、図１５で説明したのと同様なフラッシュメモリセルに適用した不揮発性記憶素子の断面図である。ここで、図１５との構造の違いは、第２絶縁膜２５の両端側壁に第４絶縁膜を形成する点にある。以下、第３（４）の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１１３】
第４の実施の形態で説明した図１５（ｂ）の工程までは、ほぼ同じ工程を経てる。すなわち、図１６（ａ）に示すように、埋込み導電膜３５の側壁に第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成する。そして、シリコン基板１表面に第１拡散層２２，２２ａ、第２拡散層２３を形成する。
【０１１４】
次に、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにして、図１６（ｂ）に示すように、第３絶縁膜２６，第２絶縁膜２５，第１絶縁膜２４を順次にドライエッチングして除去する。
【０１１５】
次に、ラジカル酸素あるいは酸素の活性種の雰囲気で熱酸化を行う。ここで、酸素の活性種とは酸素が励起状態になっているもので、酸素のイオン、酸素の中性ラジカルである。このような酸素の活性種は、酸素をプラズマ励起する、水素と酸素とを減圧下で反応させる、オゾンを熱分解させる等で形成できる。
【０１１６】
上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜２５の側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１６（ｃ）に示すように、シリコン窒化膜から成る第２絶縁膜２５は熱酸化され、この側壁に第４絶縁膜２７が形成される。また、同様に埋込み導電膜３５、第１短冊状導電膜３５ａおよび第２短冊状導電膜３５ｂ表面も熱酸化され側面酸化膜３０が形成される。同時に、第１拡散層２２，２２ａおよび第２拡散層２３表面も熱酸化され酸化膜が形成される。
【０１１７】
引き続いて、第４の実施の形態と同様にして、全面に膜厚３００ｎｍ程度のＨＴＯ膜をＣＶＤ法で成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去する。
【０１１８】
このようにして、図１６（ｄ）に示すように、第１拡散層２２，２２ａ、第２拡散層２３上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状導電膜間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。更に、図１６（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線３１を形成する。このワード線３１の形成工程において、埋込み導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲート電極２９、第１ゲート電極端部２９ａ、第２ゲート電極端部２９ｂを形成する。
【０１１９】
このようにして、図１６（ｄ）に示すように、シリコン基板１上に第１拡散層２２，２２ａ、第２拡散層２３等でもってメモリセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、および、その側壁を第４絶縁膜２７で封じられた第３絶縁膜４でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線３１が配設され、本発明におけるメモリセルの基本構造ができあがる。
【０１２０】
この場合には、第４の実施の形態よりもメモリセルの情報電荷の保持特性が向上する。これは、第２絶縁膜２５の側壁部が完全に第４絶縁膜２７で封じられるからである。
【０１２１】
次に、本発明の第６の実施の形態について図１７乃至図２１に基づいて説明する。図１７乃至図１９は本発明のフラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図であり、図２０と図２１は製造工程順の平面図である。第１乃至第５の実施の形態では、情報電荷の捕獲領域は、ＭＯＮＯＳ型トランジスタの第１および第２拡散層側に設けていた。これに対して、第６の実施の形態では上記情報電荷の捕獲領域はＭＯＮＯＳ型トランジスタの片方の拡散層側に設ける。 なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１２２】
図１７（ａ）に示すように、シリコン基板４１の熱酸化で第１絶縁膜４２を形成し、ＣＶＤ法でシリコン窒化膜を成膜し第２絶縁膜４３を形成し、更に第２絶縁膜４５のラジカル酸素を含む熱酸化で第３絶縁膜４４を形成する。このようにした後、第３絶縁膜４４上に膜厚２０ｎｍの無定型のシリコン層４５を形成する。このようにして後、シリコン窒化膜を成膜しパターニングして短冊形状のダミー絶縁膜４６を形成する。
【０１２３】
次に、図１７（ｂ）に示すように、多結晶シリコン膜の成膜とエッチバックとで上記ダミー絶縁膜４６の側壁に第１サイドウォール導電膜４７を形成すると共に、上記シリコン層４５をドライエッチングしパターニングする。ここで、第１サイドウォール導電膜４７の幅寸法は５０ｎｍ程度にする。
【０１２４】
次に、図１７（ｃ）に示すように、ダミー絶縁膜４６と第１サイドウォール導電膜４７をマスクにして、第３絶縁膜４４、第２絶縁膜４３および第１絶縁膜４２をエッチングする。
【０１２５】
次に、ラジカル酸素あるいは酸素の活性種の雰囲気で熱酸化を行う。上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第２絶縁膜４３の側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図１７（ｄ）に示すように、シリコン窒化膜から成る第２絶縁膜４３は熱酸化され、この側壁に第４絶縁膜４８が形成される。
【０１２６】
また、同様にシリコン窒化膜であるダミー絶縁膜４６表面および第１サイドウォール導電膜４７表面も熱酸化され側面酸化膜が形成される。同時に、シリコン基板１表面も熱酸化されゲート絶縁膜４９が形成される。ここで、ゲート絶縁膜４９の膜厚は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。
【０１２７】
次に、再度、多結晶シリコン膜の成膜とエッチバックを行い、図１８（ａ）に示すように、第１サイドウォール導電膜４７の側壁に第２サイドウォール導電膜５０を形成するここで、第２サイドウォール導電膜５０の幅寸法は１００ｎｍ程度にする。
【０１２８】
このようにした後、図１８（ｂ）に示すように、上記側面酸化膜およびダミー絶縁膜４６をエッチング除去しシリコン層４５を露出させる。そして、図１８（ｃ）に示すように、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにして上記シリコン層４５をエッチングし、ＯＮＯ構造の積層する絶縁膜を露出させる。
【０１２９】
次に、図１９（ａ）に示すように、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしてヒ素のイオン注入を行い熱処理を施す。このようにして、シリコン基板４１表面に第１拡散層５１、第２拡散層５２を形成する。
【０１３０】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を研磨ストッパとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を除去する。このようにして、第１拡散層５１、第２拡散層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５３を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記第１サイドウォール導電膜４７間および第２サイドウォール導電膜５０間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【０１３１】
次に、図１９（ｂ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線５４を形成する。このワード線５４の形成工程において、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０も加工しゲート電極５５、ゲート電極端部５６を形成する。ここで、ゲート電極５５およびゲート電極端部５６はワード線５４に接続されている。このようにして、本発明のフラッシュメモリセルに適用した不揮発性記憶素子ができあがる。
【０１３２】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法をその平面図で概略説明する。
【０１３３】
図２０（ａ）に示すように、素子分離領域５７を形成した後、図１７（ａ）で説明したように、第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４とシリコン層４５を形成する。そして、ダミー絶縁膜４６を形成する。
【０１３４】
次に、図２０（ｂ）の工程で、ダミー絶縁膜４６の側壁部に第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を形成する。この工程が図１８（ａ）の工程に対応する。
【０１３５】
次に、図２０（ｃ）に示すように、上記ダミー絶縁膜４６およびシリコン層４５をエッチング除去し、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を残す。この工程が図１８（ｃ）の工程に対応する。
【０１３６】
次に、図２０（ｄ）に示すように、全面にヒ素のイオン注入と熱処理を行い、第１拡散層５１、第２拡散層５２を形成する。この工程が図１９（ａ）の工程に対応する。
【０１３７】
次に、図２１（ａ）に示すように、第１サイドウォール導電膜４７間および第２サイドウォール導電膜５０間に拡散層上絶縁膜５３を充填する。そして、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、図２１（ｂ）に示すようにワード線５４を配設する。更に、図２１（ｃ）に示すように、ワード線５４をマスクにしたドライエッチングで上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をパターニングする。このようにして、ゲート電極５５、ゲート電極端部５６を形成する。
【０１３８】
最後に、全面に層間絶縁膜を成膜し、所定の領域にスルーホールを形成して、図２１（ｄ）に示すように、ビット線５８および接地線５９を配設する。
【０１３９】
この場合には、メモリセルの情報電荷の捕獲領域は１箇所になり、１ビット／１セル構成になる。この場合でも、その保持特性は大幅に向上する。そして、拡散層上絶縁膜５３により、ワード線とビット線間の寄生容量が低減し、フラッシュメモリの動作が全体的に高速になる。
【０１４０】
次に、本発明の第７の実施の形態を図２２に基づいて説明する。図２２も、第６の実施の形態で説明したのと同様なフラッシュメモリセルに適用した不揮発性記憶素子の製造工程順の断面図である。ここで、第６の実施の形態との違いは、第１拡散層５１、第２拡散層５２上のＯＮＯ構造の積層絶縁膜を除去し、第２絶縁膜４３の両端をシリコン酸化膜で封じる点にある。以下、第６の実施の形態と同様のものは同一符号で示す。なお、本発明の不揮発性記憶素子の構造は、その製造方法の説明の中で示される。
【０１４１】
図２２（ａ）および（ｂ）に示す工程までは、第６の実施の形態で説明した図１８（ｃ）までの工程とほぼ同じである。すなわち、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしたエッチングでシリコン層４５を露出させる。更に、第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにして上記シリコン層４５をエッチングし、積層する第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４を露出させる。
【０１４２】
そして、図２２（ｃ）に示すように、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしてヒ素のイオン注入を行い熱処理を施す。このようにして、シリコン基板４１表面に第１拡散層５１、第２拡散層５２を形成する。次に、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０をマスクにしたエッチングで、上記第１拡散層５１および第２拡散層５２上に積層する第１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４を除去する。このようにして、第２絶縁膜４３の端部を露出させる。
【０１４３】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０を研磨ストッパとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を除去する。このようにして、第１拡散層５１、第２拡散層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５３を形成する。この拡散層上絶縁膜５３により上記第２絶縁膜４３の端部は完全にシリコン酸化膜で封じられることになる。
【０１４４】
そして、図２２（ｄ）に示すように、第２の導電層として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線５４を形成する。このワード線５４の形成工程において、上記第１サイドウォール導電膜４７および第２サイドウォール導電膜５０も加工しゲート電極５５、ゲート電極端部５６を形成する。ここで、ゲート電極５５およびゲート電極端部５６はワード線５４に接続されている。このようにして、本発明のフラッシュメモリセルに適用した不揮発性記憶素子ができあがる。
【０１４５】
この場合でも、メモリセルの情報電荷の捕獲領域は１箇所になり、１ビット／１セル構成になる。そして、その保持特性は大幅に向上し、ワード線とビット線間の寄生容量が低減してフラッシュメモリの動作が全体的に高速になる。
【０１４６】
上述した実施の形態では、ＭＯＮＯＳ型トランジスタを構成する第１絶縁膜、第３絶縁膜をシリコン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成する場合について説明した。本発明は、このような構成に限定されるものではなく、第２絶縁膜としてタンタル酸化膜、ハフニウム酸化膜のような金属酸化膜を用いてもよい。更には、第２絶縁膜としてシリコン酸化膜の表面を熱窒化した改質層を用いてもよい。
【０１４７】
上述した実施の形態の場合では、不揮発性半導体記憶装置の情報電荷は層状の第２絶縁膜の捕獲領域に捕獲されて保持される。本発明を更に発展させると、情報電荷が上記層状でなく孤立絶縁体（孤立物質体）である例えば半球状あるいはドット状に孤立する絶縁体に捕獲され保持されるようにできる。例えば、孤立絶縁体は径が３ｎｍ程度（１０ｎｍ以下）の半球状のシリコン窒化物である。この半球状のシリコン窒化物は、ジクロールシラン（ＳｉＨ２ ｃｌ２ ）とＮＨ３を反応ガスとする減圧ＣＶＤ法で生成できる。この反応ガスであると、シリコン窒化膜の成膜初期において核形成が起こる。この核が適当な大きさになるところで上記成膜を終えると、上述したような半球状のシリコン窒化物を生成する。
【０１４８】
更には、上記情報電荷の捕獲領域としては、不連続に孤立する、すなわち、半球状あるいはドット状に形成される、シリコン、シリコンゲルマニウムあるいは高融点金属から成る孤立物質体あってもよい。
【０１４９】
上記の場合には、情報電荷の書き込み領域（捕獲領域）は、孤立物質体内に在るトラップ中心あるいは孤立物質体の周囲のシリコン酸化膜との界面領域になる。そして、捕獲領域は高い絶縁性を有するシリコン酸化膜で分離された状態になる。このために、孤立物質体に書き込まれた電子はその領域に閉じこめられ、情報電荷の保持特性が更に向上する。このような孤立物質体は、不連続に孤立して形成される物質体であり、それぞれの物質体は絶縁性の高い別の絶縁材料で互いに分離できるような姿態であればよい。このような孤立物質体としては、半球状あるいはドット状の他に島状、柱状の構造になるものであってもよい。
【０１５０】
上述した実施の形態においては、ＯＮＯ構造の積層の絶縁膜上にシリコン層を形成すると、シリコン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等から保護する機能を有する。そして、本発明において信頼性の高い不揮発性記憶素子を形成することが容易になる。
【０１５１】
また、上述した実施の形態において、ゲート電極材料として、多結晶シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【０１５２】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【０１５３】
【発明の効果】
本発明の不揮発性記憶素子をフラッシュメモリに適用すると、その情報保持の特性が大幅に向上する。そして、その動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進され、フラッシュメモリでの情報電荷の書き込み動作／消去動作は更に高速になる。このようにして、フラッシュメモリの大容量化、高機能化、多機能化が容易になる。また、本発明によりメモリセルを構成するワード線あるいはビット線の低抵抗化が容易になり、メモリセル領域での伝送遅延が大幅に低減する。
【０１５４】
更には、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【０１５５】
そして、上記のようなフラッシュメモリの特性の大幅な向上はこのデバイスの用途を拡大し、新たな用途領域をも開拓する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図２】本発明の不揮発性記憶素子の動作を説明するための断面図である。
【図３】本発明の第１の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図４】上記工程の続きを説明するための不揮発性記憶素子の製造工程順の断面図である。
【図５】上記の続きの製造工程順の断面図である。
【図６】本発明の第１の実施の形態を説明するための不揮発性記憶素子の別の製造工程順の断面図である。
【図７】上記の続きの製造工程順の断面図である。
【図８】上記の続きの製造工程順の断面図である。
【図９】本発明の第２の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図１０】本発明の第２の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１１】本発明の第３の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図１２】本発明の第３の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１３】上記の続きの製造工程順の断面図である。
【図１４】本発明の第３の実施の形態を説明するための不揮発性記憶素子の製造工程順の平面図である。
【図１５】本発明の第４の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１６】本発明の第５の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１７】本発明の第６の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１８】上記の続きの製造工程順の断面図である。
【図１９】上記の続きの製造工程順の断面図である。
【図２０】本発明の第６の実施の形態を説明するための不揮発性記憶素子の製造工程順の平面図である。
【図２１】上記の続きの製造工程順の平面図である。
【図２２】本発明の第７の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図２３】第１の従来例を説明するための不揮発性記憶素子の断面図である。
【図２４】第１の従来例の不揮発性記憶素子の動作を説明するための断面図である。
【図２５】第１の従来例の不揮発性記憶素子の動作を説明するための断面図である。
【図２６】第１の従来例の課題を説明するための断面図である。
【図２７】第２の従来例を説明するための不揮発性記憶素子の断面図である。
【符号の説明】
１，２１，４１ シリコン基板
２，２２，２２ａ，５１ 第１拡散層
３，２３，２３ａ．５２ 第２拡散層
４，４ａ，２４，４２ 第１絶縁膜
５，５ａ，２５，４３ 第２絶縁膜
６，６ａ，２６，４４ 第３絶縁膜
７，７ａ，２７，４８ 第４絶縁膜
８，２８，４９ ゲート絶縁膜
９，２９，５５ ゲート電極
９ａ，２９ａ 第１ゲート電極端部
９ｂ，２９ｂ 第２ゲート電極端部
９ｃ 第３ゲート電極端部
９ｄ 第４ゲート電極端部
１０ 捕獲領域
１１，３２ 溝用絶縁膜
１２，３３ レジストマスク
１３，３４ 溝
１４，３０ 側面酸化膜
１５，３５ 埋込み導電膜
１６，１６ａ，１６ｂ 多結晶シリコン層
１７ 第１エクステンション領域
１８ 第２エクステンション領域
３１，５４ ワード線
３５ａ 第１短冊状導電膜
３５ｂ 第２短冊状導電膜
３６ 導電体膜
３７ イオン
３８ ウェル層
３９，５３ 拡散層上絶縁膜
４６ ダミー絶縁膜
４７ 第１サイドウォール導電膜
５０ 第２サイドウォール導電膜
５６ ゲート電極端部
５７ 素子分離領域
５８ ビット線
５９ 接地線
Claims (11)
- 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、
前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を形成する工程と、
前記溝用絶縁膜を除去した後、前記ゲート電極および前記第３の絶縁層に被着する第２の導電膜を形成する工程と、
前記第２の導電膜をエッチバックし前記ゲート電極の側壁部に前記第２の導電膜から成るサイドウォール導電膜を形成する工程と、
前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の導電膜は高融点金属のポリサイド膜であり、前記第２の導電膜は不純物含有の多結晶シリコン膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、
前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、
前記溝用絶縁膜を除去した後、前記ゲート電極および積層絶縁膜に被着する第２の導電膜を形成する工程と、
前記ゲート電極をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、
前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、
前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、
前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記ゲート電極、積層絶縁膜あるいは該積層絶縁膜上に形成する拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程と、
前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面および露出した前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記熱酸化後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨あるいはエッチングし不要部を除去して前記溝部にゲート電極を埋め込んで形成する工程と、
前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極の側壁部にサイドウォール導電膜を形成する工程と、
前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記ゲート電極および前記サイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、
前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、
前記ゲート電極、前記サイドウォール導電膜、前記第１の拡散層と第２の拡散層上の拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前記ゲート電極と前記サイドウォール導電膜を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、
前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、
前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、
前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板表面に第１の絶縁層、第２の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形成し前記第３の絶縁層上に所定のパターンを有するダミー用絶縁膜を形成する工程と、
前記ダミー用絶縁膜の側壁に第１のサイドウォール導電膜を形成した後、前記ダミー用絶縁膜および前記第１のサイドウォール導電膜をマスクにしたエッチングで前記積層絶縁膜を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面およびエッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程と、
前記第４の絶縁層上であって前記第１のサイドウォール導電膜の側壁に第２のサイドウォール導電膜を形成する工程と、
前記ダミー用絶縁膜を除去した後、前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記第１のサイドウォール導電膜および前記第２のサイドウォール導電膜をマスクにしたエッチングで所定領域の積層絶縁膜を除去して前記第１の拡散層と第２の拡散層を露出させる工程と、
前記所定領域の露出した前記第１の拡散層と第２の拡散層表面および前記エッチングで露出する前記第２の絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の絶縁層を形成する工程と、
前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を形成する工程と、
前記第１のサイドウォール導電膜、前記第２のサイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前記第１のサイドウォール導電膜および第２のサイドウォール導電膜を加工する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の導電膜は不純物含有の多結晶シリコン膜であり前記第２の導電膜は高融点金属のポリサイド膜であることを特徴とする請求項３、請求項４または請求項５記載の不揮発性半導体記憶装置の製造方法。
- 前記第３の絶縁層と前記溝用絶縁膜あるいは前記ダミー用絶縁膜との間に不純物含有のシリコン層を形成することを特徴とする請求項１から請求項８のうち１つの請求項に記載の不揮発性半導体記憶装置の製造方法。
- 前記積層絶縁膜は、シリコン酸化膜（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）／シリコン酸化膜（第１の絶縁層）で構成され、前記第５の絶縁層はシリコン酸化膜で構成されることを特徴とする請求項１から請求項９のうち１つの請求項に記載の不揮発性半導体記憶装置の製造方法。
- 前記第５の絶縁層は、前記第２の絶縁層を活性酸素の雰囲気で熱酸化して形成することを特徴とする請求項１から請求項１０のうち１つの請求項に記載の不揮発性半導体記憶装置の製造方法。
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