JP6001933B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明に係る実施の形態1の半導体記憶装置1の構成の一例を概略的に示すブロック図である。図1に示されるように、半導体記憶装置1は、不揮発性(電源電圧が供給されない状態でもデータを保持し得る特性)を有し、複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ11を備えている。半導体記憶装置1は、さらに、メモリセルアレイ11内のメモリセルを選択的に駆動する駆動回路として、アドレスバッファ回路12、行デコーダ回路13、列デコーダ回路14、ゲート回路15、書き込み回路(プログラミング回路)16、読み出し回路17、電源回路18及び制御部20を備えている。制御部20は、これらアドレスバッファ回路12,行デコーダ回路13,列デコーダ回路14,書き込み回路16,読み出し回路17及び電源回路18の動作を個別に制御することができる。電源回路18は、メモリセルアレイ11、行デコーダ回路13、列デコーダ回路14、書き込み回路16及び読み出し回路17の動作にそれぞれ必要な電源電圧を供給する。
x_Write:x回目に電荷蓄積層51のみに電荷が蓄積された状態、
x_All:x回目に電荷蓄積層51,52の双方に電荷が蓄積された状態、
x_Erase:x回目に電荷蓄積層51,52の双方から電荷が消去された状態。
次に、本発明に係る実施の形態2について説明する。図17は、実施の形態2のメモリセルを構成する半導体記憶素子TRd(n,m)の概略断面図である。実施の形態2の半導体記憶装置の構成は、図17の半導体記憶素子TRd(n,m)の構成を除いて、実施の形態1の半導体記憶装置1の構成と同じである。
Claims (12)
- N型導電性の半導体基板の主面に沿って配列された複数のメモリセルと、前記複数のメモリセルを選択的に駆動する駆動回路とを備えた半導体記憶装置であって、
前記各メモリセルは、
前記半導体基板の主面上に形成されたゲート絶縁膜を構成する積層膜と、
前記積層膜上に形成され、所定のゲート長を有する制御ゲート電極と、
前記制御ゲート電極のゲート長方向両側で前記半導体基板内の前記主面の近傍に形成された一対のP型不純物拡散領域と
を有し、
前記積層膜は、
前記制御ゲート電極の前記ゲート長方向における一端部付近に局所的に形成され、前記制御ゲート電極の前記主面側の端面よりも前記主面側に配置され、トラップ準位を有する第1の電荷蓄積層と、
前記第1の電荷蓄積層と前記制御ゲート電極との間に介在する第1の上部絶縁膜と、
前記第1の電荷蓄積層と前記主面との間に介在する第1の下部絶縁膜と、
前記制御ゲート電極の前記ゲート長方向における他端部付近に局所的に形成され、前記制御ゲート電極の前記主面側の端面よりも前記主面側に配置され、トラップ準位を有する第2の電荷蓄積層と、
前記第2の電荷蓄積層と前記制御ゲート電極との間に介在する第2の上部絶縁膜と、
前記第2の電荷蓄積層と前記主面との間に介在する第2の下部絶縁膜と、
前記第1の電荷蓄積層と前記第2の電荷蓄積層との間であって前記制御ゲート電極の前記ゲート長方向における中央部の直下に形成され、前記制御ゲート電極と前記主面との間に介在する中央ゲート絶縁膜と
を含み、
前記駆動回路は、前記第1の電荷蓄積層に対する書き込み動作時に、前記一対のP型不純物拡散領域のうち前記制御ゲート電極の当該一端部側の一方のP型不純物拡散領域にドレイン電圧を供給し、前記一対のP型不純物拡散領域のうちの他方のP型不純物拡散領域に前記ドレイン電圧よりも高いソース電圧を供給し、前記制御ゲート電極に前記ドレイン電圧よりも高いゲート電圧を供給することにより、前記他方のP型不純物拡散領域から前記一方のP型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第1の電荷蓄積層に注入し、
前記駆動回路は、前記第2の電荷蓄積層に対する書き込み動作時に、前記他方のP型不純物拡散領域に前記ドレイン電圧を供給し、前記一方のP型不純物拡散領域に前記ソース電圧を供給し、前記制御ゲート電極に前記ゲート電圧を供給することにより、前記一方のP型不純物拡散領域から前記他方のP型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第2の電荷蓄積層に注入し、
前記制御ゲート電極の当該一端部は、前記一方のP型不純物拡散領域のゲート長方向における一部とオーバラップしており、
前記第1の電荷蓄積層は、前記制御ゲート電極における前記一方のP型不純物拡散領域とのオーバラップ領域よりも前記ゲート長方向内側の領域に延在しており、
前記制御ゲート電極の当該他端部は、前記他方のP型不純物拡散領域のゲート長方向における一部とオーバラップしており、
前記第2の電荷蓄積層は、前記制御ゲート電極における前記他方のP型不純物拡散領域のオーバラップ領域よりも前記ゲート長方向内側の領域に延在している
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記第1の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第1の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置であって、
前記各メモリセルは、前記制御ゲート電極の当該一端部の下方で前記半導体基板内に前記一方のP型不純物拡散領域よりも低い不純物濃度を有するN型不純物拡散領域からなる第1のポケット領域をさらに有し、
前記第1のポケット領域は、前記一方のP型不純物拡散領域の先端部と接合する
ことを特徴とする半導体記憶装置。 - 請求項1から3のうちのいずれか1項に記載の半導体記憶装置であって、
前記第1の電荷蓄積層は、前記一方のP型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。 - 請求項1から4のうちのいずれか1項に記載の半導体記憶装置であって、
前記中央ゲート絶縁膜の厚みは、前記第1の下部絶縁膜、前記第1の電荷蓄積層及び前記第1の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。 - 請求項1から5のうちのいずれか1項に記載の半導体記憶装置であって、
前記第1の上部絶縁膜の厚みは、前記第1の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記第2の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第2の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。 - 請求項1または7に記載の半導体記憶装置であって、
前記各メモリセルは、前記制御ゲート電極の当該他端部の下方で前記半導体基板内に前記他方のP型不純物拡散領域よりも低い不純物濃度を有するN型不純物拡散領域からなる第2のポケット領域をさらに有し、
前記第2のポケット領域は、前記他方のP型不純物拡散領域の先端部と接合する
ことを特徴とする半導体記憶装置。 - 請求項1、7、及び8のうちのいずれか1項に記載の半導体記憶装置であって、
前記第2の電荷蓄積層は、前記他方のP型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。 - 請求項1及び7から9のうちのいずれか1項に記載の半導体記憶装置であって、
前記中央ゲート絶縁膜の厚みは、前記第2の下部絶縁膜、前記第2の電荷蓄積層及び前記第2の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。 - 請求項1及び7から10のうちのいずれか1項に記載の半導体記憶装置であって、
前記第2の上部絶縁膜の厚みは、前記第2の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。 - 請求項1から11のうちのいずれか1項に記載の半導体記憶装置であって、
前記半導体基板上に形成され、前記駆動回路に接続された少なくとも1本のワード線と、
前記ワード線と離間して交差するように前記半導体基板上に形成され、前記駆動回路に接続された複数本のビット線と
をさらに備え、
前記複数のメモリセルは、前記ワード線と前記複数本のビット線との交差点付近の領域にそれぞれ形成されており、
前記複数のメモリセルの当該制御ゲート電極は、前記ワード線と電気的に並列に接続され、
前記各メモリセルの当該一対のP型不純物拡散領域は、前記複数のビット線のうち隣り合う2本のビット線とそれぞれ電気的に接続されている
ことを特徴とする半導体記憶装置。
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