JP3016607B2 - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有しポリ層間膜として窒化シリコン膜を含む絶縁膜を
有する、データ保持性に優れた不揮発性メモリの製造方
法に関するものである。
を有しポリ層間膜として窒化シリコン膜を含む絶縁膜を
有する、データ保持性に優れた不揮発性メモリの製造方
法に関するものである。
【０００２】
【従来の技術】従来のＥ2 ＰＲＯＭの構造とその製造方
法を図２によって説明する。尚、図２は従来のＥ2 ＰＲ
ＯＭの断面図である。
法を図２によって説明する。尚、図２は従来のＥ2 ＰＲ
ＯＭの断面図である。
【０００３】Ｅ2 ＰＲＯＭは、外部端子を持たないフロ
ーティングゲート８の上に、書き込み、消去に際して、
フローティングゲート８への電荷の出入りを助けるコン
トロールゲート１３を持つ。そして、フローティングゲ
ート８とコントロールゲート１３を絶縁するために、酸
化シリコン膜９−窒化シリコン膜１０−酸化シリコン膜
１１（総称してＯ−Ｎ−Ｏ膜９，１０，１１）からなる
絶縁膜を、フローティングゲート８とコントロールゲー
ト１３の間に持つ。また、フローティングゲート８の下
部には、トンネリングによるフローティングゲート８へ
の電子の注入と放出を容易にするために、酸化シリコン
膜を薄くしたトンネル酸化膜６を持つ。
ーティングゲート８の上に、書き込み、消去に際して、
フローティングゲート８への電荷の出入りを助けるコン
トロールゲート１３を持つ。そして、フローティングゲ
ート８とコントロールゲート１３を絶縁するために、酸
化シリコン膜９−窒化シリコン膜１０−酸化シリコン膜
１１（総称してＯ−Ｎ−Ｏ膜９，１０，１１）からなる
絶縁膜を、フローティングゲート８とコントロールゲー
ト１３の間に持つ。また、フローティングゲート８の下
部には、トンネリングによるフローティングゲート８へ
の電子の注入と放出を容易にするために、酸化シリコン
膜を薄くしたトンネル酸化膜６を持つ。
【０００４】このＥ2 ＰＲＯＭの製造方法は、先ずＰ型
シリコン基板上に酸化膜を形成する。そして、基板表面
部に低濃度のｎ型トンネル拡散領域を形成する。
シリコン基板上に酸化膜を形成する。そして、基板表面
部に低濃度のｎ型トンネル拡散領域を形成する。
【０００５】その後、ゲート酸化膜を形成する。そし
て、このゲート酸化膜のトンネル拡散領域上の部分をエ
ッチング除去し、この除去部分に薄膜のトンネル酸化膜
６を形成する。
て、このゲート酸化膜のトンネル拡散領域上の部分をエ
ッチング除去し、この除去部分に薄膜のトンネル酸化膜
６を形成する。
【０００６】更に、上記トンネル酸化膜６を含むゲート
酸化膜の上に、フローティングゲート８とＯ−Ｎ−Ｏ膜
９，１０，１１から成る絶縁膜を形成し、次いで、コン
トロールゲート電極１３を形成する。
酸化膜の上に、フローティングゲート８とＯ−Ｎ−Ｏ膜
９，１０，１１から成る絶縁膜を形成し、次いで、コン
トロールゲート電極１３を形成する。
【０００７】その後ＢＰＳＧ膜１６を全面に形成しフロ
ーした後、コンタクトホールを形成する。それから、Ａ
ｌ−Ｓｉにより、外部引き出し電極１７を形成する。
ーした後、コンタクトホールを形成する。それから、Ａ
ｌ−Ｓｉにより、外部引き出し電極１７を形成する。
【０００８】次にＰＳＧ膜１８を生成し、さらにその上
にＳｉＯＮ膜１９を形成しパッシベーション膜とする。
にＳｉＯＮ膜１９を形成しパッシベーション膜とする。
【０００９】次に引き出し電極１７にパッドを形成する
ために、パッシベーション膜のパターニングを行う。
ために、パッシベーション膜のパターニングを行う。
【００１０】最後に、蓄積電荷の安定化のために、４０
０℃程度のＮ2 雰囲気中でアニールを行う。
０℃程度のＮ2 雰囲気中でアニールを行う。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＥ2 ＰＲＯＭの製造方法では、以下の様な問題
点があった。
た従来のＥ2 ＰＲＯＭの製造方法では、以下の様な問題
点があった。
【００１２】すなわち、パッシベーション膜の形成及び
パターニング（以下、パッシベーション工程という）を
行うと、フローティングゲートに電荷が蓄積する。そし
てその状態でアニールを行うと、ポリ層間絶縁膜のＯ−
Ｎ−Ｏ膜を構成する窒化シリコン膜中に電荷が入り込
み、Ｅ2 ＰＲＯＭセルのデータ保持特性を劣化させる。
パターニング（以下、パッシベーション工程という）を
行うと、フローティングゲートに電荷が蓄積する。そし
てその状態でアニールを行うと、ポリ層間絶縁膜のＯ−
Ｎ−Ｏ膜を構成する窒化シリコン膜中に電荷が入り込
み、Ｅ2 ＰＲＯＭセルのデータ保持特性を劣化させる。
【００１３】図３にパッシベーション工程とその後のア
ニール工程を行ったセルと、パッシベーション工程を行
わないセルとのデータ保持特性の比較を行ったグラフを
示す。●が、パッシベーション工程及びアニール工程を
行ったセルの、時間経過に対する蓄積電荷の変化を表わ
しており、○が、パッシベーション工程を行っていない
セルの、時間経過に対する蓄積電荷の変化を表わしてい
る。ERASE VtとWRITEVtの値の差が大きいほどデータ保
持特性が優れていることを示しており、図３に示される
とおり、パッシベーション工程及びアニール工程を行う
ことによって、セルのデータ保持特性が劣化する。
ニール工程を行ったセルと、パッシベーション工程を行
わないセルとのデータ保持特性の比較を行ったグラフを
示す。●が、パッシベーション工程及びアニール工程を
行ったセルの、時間経過に対する蓄積電荷の変化を表わ
しており、○が、パッシベーション工程を行っていない
セルの、時間経過に対する蓄積電荷の変化を表わしてい
る。ERASE VtとWRITEVtの値の差が大きいほどデータ保
持特性が優れていることを示しており、図３に示される
とおり、パッシベーション工程及びアニール工程を行う
ことによって、セルのデータ保持特性が劣化する。
【００１４】図４にパッシベーションアニール前のセル
電荷（Ｖｔ）の、２００℃、１０時間経過後のセル電荷
変動量（ΔＶｔ）のグラフに表わす。従来のＥ2 ＰＲＯ
Ｍでは、蓄積された電荷がない状態でのセル電荷が１Ｖ
となるように設計されており、セル電荷が１Ｖであれば
高温状態で放置しても電荷の変動が起こらない。一方、
１Ｖより高い値でも低い値でも電荷の変動が起こり、し
かも１Ｖの値から離れるに従って電荷の変動量（ΔＶ
ｔ）の大きさが大きくなっていることが判る。
電荷（Ｖｔ）の、２００℃、１０時間経過後のセル電荷
変動量（ΔＶｔ）のグラフに表わす。従来のＥ2 ＰＲＯ
Ｍでは、蓄積された電荷がない状態でのセル電荷が１Ｖ
となるように設計されており、セル電荷が１Ｖであれば
高温状態で放置しても電荷の変動が起こらない。一方、
１Ｖより高い値でも低い値でも電荷の変動が起こり、し
かも１Ｖの値から離れるに従って電荷の変動量（ΔＶ
ｔ）の大きさが大きくなっていることが判る。
【００１５】図４に示される関係からも判るように、セ
ル電荷１Ｖの状態でパッシベーション工程を行えばセル
電荷の変動の少ない優れたデータ保持特性のメモリセル
が製造可能である。
ル電荷１Ｖの状態でパッシベーション工程を行えばセル
電荷の変動の少ない優れたデータ保持特性のメモリセル
が製造可能である。
【００１６】前記したように、パッシベーション工程前
のセル電荷（Ｖｔ）は１Ｖとなるように設計されてお
り、この状態のままであれば優れたデータ保持特性のメ
モリセルと成るが、前記したパッシベーション工程及び
アニール工程による、Ｏ−Ｎ−Ｏ膜を構成する窒化シリ
コン膜への電荷の蓄積によって、見かけ上のセル電荷
（Ｖｔ）が１Ｖから変動し、図３に示すようなデータ保
持特性の劣化が発生する。
のセル電荷（Ｖｔ）は１Ｖとなるように設計されてお
り、この状態のままであれば優れたデータ保持特性のメ
モリセルと成るが、前記したパッシベーション工程及び
アニール工程による、Ｏ−Ｎ−Ｏ膜を構成する窒化シリ
コン膜への電荷の蓄積によって、見かけ上のセル電荷
（Ｖｔ）が１Ｖから変動し、図３に示すようなデータ保
持特性の劣化が発生する。
【００１７】更に、ウエハプロセスの工程中、フローテ
ィングゲート内の電荷による電界がトンネル酸化膜にか
かり続けるため、良質なトンネル酸化膜を形成すること
ができない。
ィングゲート内の電荷による電界がトンネル酸化膜にか
かり続けるため、良質なトンネル酸化膜を形成すること
ができない。
【００１８】本発明は、以上述べた不揮発性メモリ素子
のデータ保持特性の劣化と、良質なトンネル酸化膜が形
成できないという問題点を除去するために、パッシベー
ションアニーリング前に紫外線照射を行い、フローティ
ングゲート中に電荷が無い状態でアニーリングすること
によって、データ保持特性に優れ、良質のトンネル酸化
膜を有する不揮発性メモリ素子を提供することを目的と
する。
のデータ保持特性の劣化と、良質なトンネル酸化膜が形
成できないという問題点を除去するために、パッシベー
ションアニーリング前に紫外線照射を行い、フローティ
ングゲート中に電荷が無い状態でアニーリングすること
によって、データ保持特性に優れ、良質のトンネル酸化
膜を有する不揮発性メモリ素子を提供することを目的と
する。
【００１９】
【課題を解決するための手段】本発明は、不揮発性メモ
リの製造方法に於いて、パッシベーション工程終了後の
アニーリングを行う前に紫外線照射を行い、フローティ
ングゲート及び窒化膜中の電荷を除去する工程を設けた
ものである。
リの製造方法に於いて、パッシベーション工程終了後の
アニーリングを行う前に紫外線照射を行い、フローティ
ングゲート及び窒化膜中の電荷を除去する工程を設けた
ものである。
【００２０】
【作用】電気的な電子の除去に比べて大きなエネルギー
を与えることが可能な紫外線をセルに照射することによ
って、従来のＥＰＲＯＭに於けるメモリ消去の原理と同
様に、フローティングゲート及び窒化シリコン膜中に蓄
積された電荷を、紫外線照射による光励起の作用によっ
て周囲の酸化シリコンの伝導帯に放出する。この作用に
よって、セル内部に余計な電荷の蓄積がない状態でのア
ニールが可能となる。
を与えることが可能な紫外線をセルに照射することによ
って、従来のＥＰＲＯＭに於けるメモリ消去の原理と同
様に、フローティングゲート及び窒化シリコン膜中に蓄
積された電荷を、紫外線照射による光励起の作用によっ
て周囲の酸化シリコンの伝導帯に放出する。この作用に
よって、セル内部に余計な電荷の蓄積がない状態でのア
ニールが可能となる。
【００２１】
【実施例】本発明の実施例を図１（ａ）〜（ｉ）により
説明する。尚、図１（ａ）〜（ｉ）は工程断面図であ
り、従来のＥ2 ＰＲＯＭと同様の構成要件については同
一の記号で説明する。
説明する。尚、図１（ａ）〜（ｉ）は工程断面図であ
り、従来のＥ2 ＰＲＯＭと同様の構成要件については同
一の記号で説明する。
【００２２】先ず、Ｐ型シリコン基板１上に素子分離酸
化膜２を形成した後、前記基板１の能動体領域表面に酸
化膜３を形成する。そして、これらの酸化膜２，３上に
前記基板１のトンネル拡散領域予定形成部上を開口した
レジスト４を塗布する（図１（ａ））。
化膜２を形成した後、前記基板１の能動体領域表面に酸
化膜３を形成する。そして、これらの酸化膜２，３上に
前記基板１のトンネル拡散領域予定形成部上を開口した
レジスト４を塗布する（図１（ａ））。
【００２３】次に、前記レジスト４をマスクとして、全
面にヒ素又はリンを注入し、前記基板１表面部に低濃度
のｎ型トンネル拡散領域５を形成する（図１（ｂ））。
面にヒ素又はリンを注入し、前記基板１表面部に低濃度
のｎ型トンネル拡散領域５を形成する（図１（ｂ））。
【００２４】その後、前記レジスト４及び前記酸化膜３
を除去し、前記基板１の能動領域表面にゲート酸化膜７
を形成する。そして、このゲート酸化膜７のトンネル拡
散領域上の部分をエッチング除去し、この除去部分に薄
膜のトンネル酸化膜６を形成する。（図１（ｃ））更
に、上記トンネル酸化膜６を含むゲート酸化膜７の上に
リンドープポリシリコン膜８と、酸化シリコン膜９−窒
化シリコン膜１０−酸化シリコン膜１１（総称してＯ−
Ｎ−Ｏ膜９，１０，１１）から成る絶縁膜を形成し、パ
ターニングを行うことによりフローティングゲートを形
成する。絶縁膜として、単一の酸化シリコン膜ではな
く、三層膜であるＯ−Ｎ−Ｏ膜９，１０，１１を形成す
ることによって、単一の酸化シリコン膜に比べて有効膜
厚が大きくなり、Ｅ2 ＰＲＯＭの電荷保持特性が良くな
るからである。（図１（ｄ））続いて、このフローティ
ングゲート電極８の側面を熱酸化し、酸化膜１２を形成
する。（図１（ｅ））次いで、上記酸化膜１２及びＯ−
Ｎ−Ｏ膜９，１０，１１上にリンドープポリシリコンか
ら成るコントロールゲート電極１３を形成する。（図１
（ｆ））しかる後、全面の酸化膜７をエッチングし、新
たに熱酸化によって酸化膜１４を形成する。そして、そ
の酸化膜１４をマスクにして、セルフアラインによりＮ
+ ソースドレイン領域をイオン注入法によって形成す
る。（図１（ｇ））その後ＢＰＳＧ膜１６を全面に形成
しフローした後、上記ソースドレイン領域及びゲート
に、外部引き出し電極用にコンタクトホールを形成す
る。それから、Ａｌ−Ｓｉにより、外部引き出し電極１
７を形成する。（図１（ｈ））次にＰＳＧ膜１８を生成
し、さらにその上にＳｉＯＮ膜１９を形成しパッシベー
ション膜とする。次に引き出し電極１７にパッドを形成
するために、パッシベーション膜のパターニングを行
う。尚、このパターニングには、ドライエッチングを用
いた。（図１（ｉ））次に、プラズマＳｉＯＮ膜生成工
程及びパッシベーションＳｉＯＮ膜，ＰＳＧ膜のエッチ
ング工程時に蓄積した電荷を除去するために、紫外線照
射を行う。その条件は、例えば紫外線源の強度１００Ｗ
／ｃｍ2 以上で３０分の処理である。
を除去し、前記基板１の能動領域表面にゲート酸化膜７
を形成する。そして、このゲート酸化膜７のトンネル拡
散領域上の部分をエッチング除去し、この除去部分に薄
膜のトンネル酸化膜６を形成する。（図１（ｃ））更
に、上記トンネル酸化膜６を含むゲート酸化膜７の上に
リンドープポリシリコン膜８と、酸化シリコン膜９−窒
化シリコン膜１０−酸化シリコン膜１１（総称してＯ−
Ｎ−Ｏ膜９，１０，１１）から成る絶縁膜を形成し、パ
ターニングを行うことによりフローティングゲートを形
成する。絶縁膜として、単一の酸化シリコン膜ではな
く、三層膜であるＯ−Ｎ−Ｏ膜９，１０，１１を形成す
ることによって、単一の酸化シリコン膜に比べて有効膜
厚が大きくなり、Ｅ2 ＰＲＯＭの電荷保持特性が良くな
るからである。（図１（ｄ））続いて、このフローティ
ングゲート電極８の側面を熱酸化し、酸化膜１２を形成
する。（図１（ｅ））次いで、上記酸化膜１２及びＯ−
Ｎ−Ｏ膜９，１０，１１上にリンドープポリシリコンか
ら成るコントロールゲート電極１３を形成する。（図１
（ｆ））しかる後、全面の酸化膜７をエッチングし、新
たに熱酸化によって酸化膜１４を形成する。そして、そ
の酸化膜１４をマスクにして、セルフアラインによりＮ
+ ソースドレイン領域をイオン注入法によって形成す
る。（図１（ｇ））その後ＢＰＳＧ膜１６を全面に形成
しフローした後、上記ソースドレイン領域及びゲート
に、外部引き出し電極用にコンタクトホールを形成す
る。それから、Ａｌ−Ｓｉにより、外部引き出し電極１
７を形成する。（図１（ｈ））次にＰＳＧ膜１８を生成
し、さらにその上にＳｉＯＮ膜１９を形成しパッシベー
ション膜とする。次に引き出し電極１７にパッドを形成
するために、パッシベーション膜のパターニングを行
う。尚、このパターニングには、ドライエッチングを用
いた。（図１（ｉ））次に、プラズマＳｉＯＮ膜生成工
程及びパッシベーションＳｉＯＮ膜，ＰＳＧ膜のエッチ
ング工程時に蓄積した電荷を除去するために、紫外線照
射を行う。その条件は、例えば紫外線源の強度１００Ｗ
／ｃｍ2 以上で３０分の処理である。
【００２５】その後、約４００℃、Ｎ2 雰囲気にてアニ
ーリングを行い、蓄積電荷の制御安定化を図り、±２〜
３Ｖあった電荷蓄積量のばらつきを±０．２〜０．３Ｖ
に抑え完成となる。
ーリングを行い、蓄積電荷の制御安定化を図り、±２〜
３Ｖあった電荷蓄積量のばらつきを±０．２〜０．３Ｖ
に抑え完成となる。
【００２６】
【発明の効果】以上、詳細に説明したように本発明の製
造方法によれば、パッシベーションアニーリング前に紫
外線照射によってフローティングゲート中に蓄積した電
荷を除去したので、アニーリング工程中の、窒化シリコ
ン膜を含む絶縁膜、例えばＯ−Ｎ−Ｏ膜を構成する窒化
シリコン膜への電荷の誘起が発生しない。
造方法によれば、パッシベーションアニーリング前に紫
外線照射によってフローティングゲート中に蓄積した電
荷を除去したので、アニーリング工程中の、窒化シリコ
ン膜を含む絶縁膜、例えばＯ−Ｎ−Ｏ膜を構成する窒化
シリコン膜への電荷の誘起が発生しない。
【００２７】更に、フローティングゲート中の電荷を除
去したので、ウエハプロセス中にトンネル酸化膜にかか
り続ける電界を除くことができるために、良質なトンネ
ル酸化膜が得られる。
去したので、ウエハプロセス中にトンネル酸化膜にかか
り続ける電界を除くことができるために、良質なトンネ
ル酸化膜が得られる。
【００２８】その結果、従来の工程の間に簡易な工程を
加えるだけで、データ保持特性に優れた不揮発性メモリ
素子を製造することが可能となる。
加えるだけで、データ保持特性に優れた不揮発性メモリ
素子を製造することが可能となる。
【図１】本発明の実施例の工程断面図。
【図２】従来のＥ2 ＰＲＯＭの断面図。
【図３】パッシベーション工程及びアニール工程を行っ
たＥ2 ＰＲＯＭセルと、パッシベーション工程を行わな
いＥ2 ＰＲＯＭセルのデータ保持特性の比較を示すグラ
フ。
たＥ2 ＰＲＯＭセルと、パッシベーション工程を行わな
いＥ2 ＰＲＯＭセルのデータ保持特性の比較を示すグラ
フ。
【図４】パッシベーションアニール前のセル電荷（Ｖ
ｔ）と、高温放置後のセル電荷変動量（ΔＶｔ）の関係
を表わすグラフ。
ｔ）と、高温放置後のセル電荷変動量（ΔＶｔ）の関係
を表わすグラフ。
６ トンネル酸化膜 ８ フローティングゲート電極 ９ 酸化シリコン膜 １０ 窒化シリコン膜 １１ 酸化シリコン膜 １３ コントロールゲート電極 １６ ＢＰＳＧ膜 １８ ＰＳＧ膜 １９ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に第１の電極を形成する工程と、 前記第１の電極上に窒化シリコン膜を含む第２の絶縁膜
を介して第２の電極を形成する工程と、 パッシベーション膜のパターニング後に紫外線照射を行
う工程と、 前記紫外線を照射後に熱処理を施す工程と、 を含むことを特徴とする不揮発性メモリ素子の製造方
法。 - 【請求項２】 前記第２の絶縁膜は、酸化シリコン膜−
窒化シリコン膜−酸化シリコン膜から成ることを特徴と
する請求項１記載の不揮発性メモリ素子の製造方法。 - 【請求項３】 前記第１の絶縁膜は、第１の厚さを有す
る第１の領域と、前記第１の厚さよりも薄い第２の厚さ
を有する第２の領域とを含むことを特徴とする請求項１
記載の不揮発性メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011947A JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011947A JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246865A JPH04246865A (ja) | 1992-09-02 |
| JP3016607B2 true JP3016607B2 (ja) | 2000-03-06 |
Family
ID=11791836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011947A Expired - Fee Related JP3016607B2 (ja) | 1991-02-01 | 1991-02-01 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016607B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666596B2 (ja) * | 1991-04-15 | 1997-10-22 | 株式会社デンソー | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
| EP0848422B1 (en) * | 1996-12-16 | 2002-03-27 | STMicroelectronics S.r.l. | Process for the manufacture of floating-gate non-volatile memories |
| KR100572327B1 (ko) * | 2004-07-06 | 2006-04-18 | 삼성전자주식회사 | 불휘발성 메모리 소자의 터널링 절연막을 형성하는 방법 |
-
1991
- 1991-02-01 JP JP3011947A patent/JP3016607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04246865A (ja) | 1992-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
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