JP2666596B2 - 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 - Google Patents
酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- Y10S438/91—Controlling charging state at semiconductor-insulator interface
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に形成した酸
化膜中のトラップ密度低減方法に係り、特に不揮発性メ
モリセルを製造する上で採用して好適な方法に関する。
化膜中のトラップ密度低減方法に係り、特に不揮発性メ
モリセルを製造する上で採用して好適な方法に関する。
【０００２】
【従来の技術】不揮発性メモリセルとして例えばコント
ロールゲート電極の下に絶縁層（酸化物）を介してフロ
ーティングゲート電極の設けられたフローティングゲー
ト構造ＥＥＰＲＯＭが知られている。
ロールゲート電極の下に絶縁層（酸化物）を介してフロ
ーティングゲート電極の設けられたフローティングゲー
ト構造ＥＥＰＲＯＭが知られている。
【０００３】このものは、ドレインとフローティングゲ
ート電極との間に一部酸化膜厚の薄い領域（トンネル領
域）が設けられており、この薄い酸化膜（トンネル酸化
膜）中を電子をトンネルさせることにより、フローティ
ングゲートに電子を注入したり、逆にフローティングゲ
ートから電子を除去したりして、情報の消去および書込
みを行っている。
ート電極との間に一部酸化膜厚の薄い領域（トンネル領
域）が設けられており、この薄い酸化膜（トンネル酸化
膜）中を電子をトンネルさせることにより、フローティ
ングゲートに電子を注入したり、逆にフローティングゲ
ートから電子を除去したりして、情報の消去および書込
みを行っている。
【０００４】
【発明が解決しようとする課題】ところで、この情報の
書込み，消去はこの薄いトンネル酸化膜に高電界を加え
ることにより電子をトンネルさせて行うようにしてい
る。そのため、トンネル酸化膜が何回もの高電界印加に
耐え得ることが、このメモリセルのエンデュランス特性
（データの書換え可能回数）向上の条件となる。
書込み，消去はこの薄いトンネル酸化膜に高電界を加え
ることにより電子をトンネルさせて行うようにしてい
る。そのため、トンネル酸化膜が何回もの高電界印加に
耐え得ることが、このメモリセルのエンデュランス特性
（データの書換え可能回数）向上の条件となる。
【０００５】すなわち、データ書換時に印加される高電
界が薄いトンネル酸化膜において局所的に集中して該ト
ンネル酸化膜が破壊されてしまうことを防止するように
すればよく、エンデュランス特性向上のため、トンネル
酸化膜の膜質を均一に構成することが有効と考えられ
る。
界が薄いトンネル酸化膜において局所的に集中して該ト
ンネル酸化膜が破壊されてしまうことを防止するように
すればよく、エンデュランス特性向上のため、トンネル
酸化膜の膜質を均一に構成することが有効と考えられ
る。
【０００６】ここで、酸化膜の膜質を向上する方法とし
て、１０００℃程度のＮ2 雰囲気中での高温アニールが
行われている。しかしながら、パッシベーション膜とし
て吸湿性に優れる窒化膜（ＳｉＮ）をプラズマＣＶＤ法
等により堆積形成することが行われており、このプラズ
マ処理時にトンネル酸化膜がダメージを受け、トラップ
サイトが形成されることが本発明者らの実験的考察によ
り明らかとなった。
て、１０００℃程度のＮ2 雰囲気中での高温アニールが
行われている。しかしながら、パッシベーション膜とし
て吸湿性に優れる窒化膜（ＳｉＮ）をプラズマＣＶＤ法
等により堆積形成することが行われており、このプラズ
マ処理時にトンネル酸化膜がダメージを受け、トラップ
サイトが形成されることが本発明者らの実験的考察によ
り明らかとなった。
【０００７】上述のように、ＥＥＰＲＯＭのデータ書換
え時にはトンネル酸化膜中をトンネル電流が流れるが、
ここにトラップサイトが存在すると電子がトラップされ
易く、このトラップされた電子の量が増加するに従いト
ンネル酸化膜中の内部電界が増大し、遂には破壊に到っ
てしまうことになる。
え時にはトンネル酸化膜中をトンネル電流が流れるが、
ここにトラップサイトが存在すると電子がトラップされ
易く、このトラップされた電子の量が増加するに従いト
ンネル酸化膜中の内部電界が増大し、遂には破壊に到っ
てしまうことになる。
【０００８】そして、このパッシベーション膜形成時に
受けたダメージ回復は、Ａｌ電極形成後であるため、上
述の高温アニール処理を採用することはできない。本発
明は上記実情に鑑みてなされたものであり、パッシベー
ション膜形成工程を含むウエハ工程完了後に、例えば不
揮発性メモリセルにおいてはトンネル酸化膜の受けたダ
メージを回復することができる方法を提供することをそ
の目的とするものである。
受けたダメージ回復は、Ａｌ電極形成後であるため、上
述の高温アニール処理を採用することはできない。本発
明は上記実情に鑑みてなされたものであり、パッシベー
ション膜形成工程を含むウエハ工程完了後に、例えば不
揮発性メモリセルにおいてはトンネル酸化膜の受けたダ
メージを回復することができる方法を提供することをそ
の目的とするものである。
【０００９】
【課題を解決するための手段】本願発明者らが実験した
結果、酸化膜を形成後にプラズマ処理を与えることによ
って、酸化膜中のトラップ密度が急激に増加することが
わかった（図１９参照）。そして、そのトラップ密度が
４５０℃以下の低温にて熱処理を行うことによって低減
することがわかった。そして、その処理時間が２０時間
以上行うことで、特にトラップ密度低減の効果が得られ
ることもわかった。従って、酸化膜中のトラップ密度の
低減方法として、４５０℃以下の温度で２０時間以上の
熱処理を行うことを特徴とする。また、本発明の半導体
装置の製造方法は、プラズマ処理によりパッシベーショ
ン膜形成後に４５０℃以下の熱処理を行うことを特徴と
している。
結果、酸化膜を形成後にプラズマ処理を与えることによ
って、酸化膜中のトラップ密度が急激に増加することが
わかった（図１９参照）。そして、そのトラップ密度が
４５０℃以下の低温にて熱処理を行うことによって低減
することがわかった。そして、その処理時間が２０時間
以上行うことで、特にトラップ密度低減の効果が得られ
ることもわかった。従って、酸化膜中のトラップ密度の
低減方法として、４５０℃以下の温度で２０時間以上の
熱処理を行うことを特徴とする。また、本発明の半導体
装置の製造方法は、プラズマ処理によりパッシベーショ
ン膜形成後に４５０℃以下の熱処理を行うことを特徴と
している。
【００１０】
【実施例】以下、本発明を実施例に基づいて詳細に説明
する。図１は本発明一実施例を適用して製造したＦＬＯ
ＴＯＸ構造ＥＥＰＲＯＭの断面図である。なお、図にお
いて、メモリトランジスタ１０ａのソース層は紙面に対
して垂直方向に外れた位置にあり図示していない。以下
本発明一実施例のメモリセル製造方法を図２〜図１５を
用いて説明する。
する。図１は本発明一実施例を適用して製造したＦＬＯ
ＴＯＸ構造ＥＥＰＲＯＭの断面図である。なお、図にお
いて、メモリトランジスタ１０ａのソース層は紙面に対
して垂直方向に外れた位置にあり図示していない。以下
本発明一実施例のメモリセル製造方法を図２〜図１５を
用いて説明する。
【００１１】まず、Ｓｉ基板１にＰ- ，Ｎ- ｗｅｌｌ層
を形成（図示略）した後に、図２に示すように、４００
〜５００Å程度のパッド酸化膜２を熱酸化にて形成し、
トンネル酸化膜下の埋め込みＮ+ 層形成予定位置が開口
されたレジストパターン３０をマスクとして、Ａｓ（ヒ
素）を例えば１５０ＫｅＶ，１〜３×１０15／ｃｍ2 の
条件でイオン注入し、フローティングゲートに電子を供
給するための埋め込みＮ+ 層３を形成する。埋め込みＮ
+ 層３は、図１に示すように、メモリトランジスタ１０
ａのドレイン層および選択トランジスタ１１ａのソース
層として接続形成されるようにパターン形成されてい
る。なお、埋め込みＮ+ 層３の表面濃度は１０18〜１０
19／ｃｍ3 程度である。その後レジスト３０を剥離す
る。
を形成（図示略）した後に、図２に示すように、４００
〜５００Å程度のパッド酸化膜２を熱酸化にて形成し、
トンネル酸化膜下の埋め込みＮ+ 層形成予定位置が開口
されたレジストパターン３０をマスクとして、Ａｓ（ヒ
素）を例えば１５０ＫｅＶ，１〜３×１０15／ｃｍ2 の
条件でイオン注入し、フローティングゲートに電子を供
給するための埋め込みＮ+ 層３を形成する。埋め込みＮ
+ 層３は、図１に示すように、メモリトランジスタ１０
ａのドレイン層および選択トランジスタ１１ａのソース
層として接続形成されるようにパターン形成されてい
る。なお、埋め込みＮ+ 層３の表面濃度は１０18〜１０
19／ｃｍ3 程度である。その後レジスト３０を剥離す
る。
【００１２】次に全面にシリコン窒化膜（以下Ｓｉ3 Ｎ
4 膜とする）４を１０００〜２０００Å程度堆積させ、
ＬＯＣＯＳによるフィールド酸化膜形成予定位置が開口
されたレジストパターンをマスクとしてＳｉ3Ｎ4 膜４
を選択的にプラズマエッチングし、レジストを剥離す
る。つまり、図３に示すように、トンネル領域となる部
分にＳｉ3 Ｎ4 膜４が形成されることになる。さらに、
Ｎ+ ，Ｐ+ チャネルストッパをイオン注入にて形成する
（図示略）。
4 膜とする）４を１０００〜２０００Å程度堆積させ、
ＬＯＣＯＳによるフィールド酸化膜形成予定位置が開口
されたレジストパターンをマスクとしてＳｉ3Ｎ4 膜４
を選択的にプラズマエッチングし、レジストを剥離す
る。つまり、図３に示すように、トンネル領域となる部
分にＳｉ3 Ｎ4 膜４が形成されることになる。さらに、
Ｎ+ ，Ｐ+ チャネルストッパをイオン注入にて形成する
（図示略）。
【００１３】次に例えば９５０℃，７時間のウェット酸
化により、図４に示すように、ＬＯＣＯＳによるフィー
ルド酸化膜５が５０００〜１００００Å程度形成され
る。続いて、Ｓｉ3 Ｎ4 膜４をＨ3 ＰＯ4 水溶液で、パ
ッド酸化膜２をＨＦ水溶液にて除去する（図５参照）。
化により、図４に示すように、ＬＯＣＯＳによるフィー
ルド酸化膜５が５０００〜１００００Å程度形成され
る。続いて、Ｓｉ3 Ｎ4 膜４をＨ3 ＰＯ4 水溶液で、パ
ッド酸化膜２をＨＦ水溶液にて除去する（図５参照）。
【００１４】次に、選択トランジスタ１１ａ等の周辺ト
ランジスタのゲート酸化膜８を１０００℃で３００〜５
００Å程度形成する（図６参照）。この時、トンネル領
域６にもゲート酸化膜８が形成されているため、図７に
示すように、トンネル酸化膜形成予定位置が開口したレ
ジストパターン３１を形成し、ＨＦ溶液中で酸化膜８の
エッチングを行い、前記埋め込みＮ+ 層３上に開口部を
形成する。その後、レジスト３１を剥離して、ハロゲン
ランプ１１５０℃，１０〜４０秒，Ｏ2 中で前記開口部
に５０〜１５０Åの薄い酸化膜７を形成する（図８参
照）。この酸化膜７がフローティングゲートに対する電
子の注入，抽出を行うトンネル酸化膜である。
ランジスタのゲート酸化膜８を１０００℃で３００〜５
００Å程度形成する（図６参照）。この時、トンネル領
域６にもゲート酸化膜８が形成されているため、図７に
示すように、トンネル酸化膜形成予定位置が開口したレ
ジストパターン３１を形成し、ＨＦ溶液中で酸化膜８の
エッチングを行い、前記埋め込みＮ+ 層３上に開口部を
形成する。その後、レジスト３１を剥離して、ハロゲン
ランプ１１５０℃，１０〜４０秒，Ｏ2 中で前記開口部
に５０〜１５０Åの薄い酸化膜７を形成する（図８参
照）。この酸化膜７がフローティングゲートに対する電
子の注入，抽出を行うトンネル酸化膜である。
【００１５】次に図９に示すように、全面に多結晶シリ
コン膜を２０００Å程度形成し、９８０℃の下で１０〜
３０分程度リン拡散を行い、続いて図１０に示すよう
に、この多結晶シリコン膜のエッチングにより、フロー
ティングゲート９を形成する。その後、図１１に示すよ
うに、酸化膜１２（フローティングゲートとコントロー
ルゲート間の酸化膜）を６５０Å形成する。なお、図１
０に示す状態で、例えばＨＦ溶液により酸化膜８を除去
し、酸化膜１２を形成すると同時に酸化膜８を再形成し
ても良い。さらに４０００Å程度の多結晶シリコン膜を
堆積し、リン拡散を９８０℃で例えば２０分程度行う。
そして、この多結晶シリコン膜のエッチングを行い、図
１２に示すように、コントロールゲート１０および選択
トランジスタ１１ａの選択ゲート１１を形成する。
コン膜を２０００Å程度形成し、９８０℃の下で１０〜
３０分程度リン拡散を行い、続いて図１０に示すよう
に、この多結晶シリコン膜のエッチングにより、フロー
ティングゲート９を形成する。その後、図１１に示すよ
うに、酸化膜１２（フローティングゲートとコントロー
ルゲート間の酸化膜）を６５０Å形成する。なお、図１
０に示す状態で、例えばＨＦ溶液により酸化膜８を除去
し、酸化膜１２を形成すると同時に酸化膜８を再形成し
ても良い。さらに４０００Å程度の多結晶シリコン膜を
堆積し、リン拡散を９８０℃で例えば２０分程度行う。
そして、この多結晶シリコン膜のエッチングを行い、図
１２に示すように、コントロールゲート１０および選択
トランジスタ１１ａの選択ゲート１１を形成する。
【００１６】その後、図１３に示すように、酸化膜１３
を８００Å程度形成し、Ａｓ等をイオン注入することに
よって選択トランジスタ１１ａのＮ+ ドレイン層１４お
よびメモリトランジスタ１０ａのソース層（図示略）を
形成する。なお、選択トランジスタのドレインにおいて
高耐圧化のためＮ- オフセット領域を形成するようにし
てもよい。そして、図１４に示すように、ＰＳＧ等より
なる層間絶縁膜１５を形成し、コンタクトホール１６の
開口，金属配線材料としてＡｌ膜を堆積して配線パター
ン１７形成後、表面保護用に窒化膜（Ｐ−ＳｉＮ）をプ
ラズマＣＶＤ法により堆積してパッシベーション膜１８
とする。
を８００Å程度形成し、Ａｓ等をイオン注入することに
よって選択トランジスタ１１ａのＮ+ ドレイン層１４お
よびメモリトランジスタ１０ａのソース層（図示略）を
形成する。なお、選択トランジスタのドレインにおいて
高耐圧化のためＮ- オフセット領域を形成するようにし
てもよい。そして、図１４に示すように、ＰＳＧ等より
なる層間絶縁膜１５を形成し、コンタクトホール１６の
開口，金属配線材料としてＡｌ膜を堆積して配線パター
ン１７形成後、表面保護用に窒化膜（Ｐ−ＳｉＮ）をプ
ラズマＣＶＤ法により堆積してパッシベーション膜１８
とする。
【００１７】このパッシベーション膜１８まで形成した
Ｓｉ基板１をパッシベーションアニールを行った後、図
１５に示すように、基板ホルダ２１に保持せしめて例え
ば恒温槽２０に搬送する。そして、この恒温槽２０内に
て、例えば２５０℃，５０時間の低温熱処理を行うこと
で上述の図９〜図１４に示すウエハ工程でトンネル酸化
膜７が受けたダメージは回復され、図１に示すＥＥＰＲ
ＯＭが製造される。なお、恒温槽２０内はＮ2 等の不活
性ガス雰囲気とされている。
Ｓｉ基板１をパッシベーションアニールを行った後、図
１５に示すように、基板ホルダ２１に保持せしめて例え
ば恒温槽２０に搬送する。そして、この恒温槽２０内に
て、例えば２５０℃，５０時間の低温熱処理を行うこと
で上述の図９〜図１４に示すウエハ工程でトンネル酸化
膜７が受けたダメージは回復され、図１に示すＥＥＰＲ
ＯＭが製造される。なお、恒温槽２０内はＮ2 等の不活
性ガス雰囲気とされている。
【００１８】次に、この低温熱処理について説明する。
ドライエッチング，イオン注入，プラズマ処理等のウエ
ハプロセスは酸化膜にダメージを与えやすく、特にトン
ネル酸化膜のように膜厚が１００Å程度と薄くなるにつ
れてそのダメージは信頼性上無視できなくなる。ここ
で、Ａｌ配線形成以前に受けたダメージなら、上述のよ
うに１０００℃程度の高温Ｎ2 アニールをＡｌ配線工程
前に実施することで回復することができる。しかしなが
ら、パッシベーション膜のようにその形成工程がＡｌ配
線工程後になるものにおいて、その形成時に酸化膜が受
けたダメージはこの高温Ｎ2 アニールを適用することが
できない。
ドライエッチング，イオン注入，プラズマ処理等のウエ
ハプロセスは酸化膜にダメージを与えやすく、特にトン
ネル酸化膜のように膜厚が１００Å程度と薄くなるにつ
れてそのダメージは信頼性上無視できなくなる。ここ
で、Ａｌ配線形成以前に受けたダメージなら、上述のよ
うに１０００℃程度の高温Ｎ2 アニールをＡｌ配線工程
前に実施することで回復することができる。しかしなが
ら、パッシベーション膜のようにその形成工程がＡｌ配
線工程後になるものにおいて、その形成時に酸化膜が受
けたダメージはこの高温Ｎ2 アニールを適用することが
できない。
【００１９】本発明者らが実験的考察を重ねた結果、こ
の高温熱処理に代えて、パッシベーション形成後、即ち
ウエハ工程完了後に低温熱処理を行うことにより、メモ
リセルの寿命向上効果および寿命のロット間ばらつきの
低減効果が奏されることが判明した。
の高温熱処理に代えて、パッシベーション形成後、即ち
ウエハ工程完了後に低温熱処理を行うことにより、メモ
リセルの寿命向上効果および寿命のロット間ばらつきの
低減効果が奏されることが判明した。
【００２０】図１６には、２５０℃の低温熱処理を行っ
た場合の熱処理時間に対するトンネル酸化膜の経時破壊
寿命の変化を示す。図からわかるように、５０時間，２
５０℃の熱処理を加えることにより破壊寿命は約２倍向
上されている。
た場合の熱処理時間に対するトンネル酸化膜の経時破壊
寿命の変化を示す。図からわかるように、５０時間，２
５０℃の熱処理を加えることにより破壊寿命は約２倍向
上されている。
【００２１】また、２５０℃，５０時間の低温熱処理を
施した試料のエンデュランス試験をした結果を図１７に
示す。なお、エンデュランス試験は測定温度１１０℃に
て所定のパルス周期にてストレスを与えてスクリーニン
グしたもので、図１７は横軸に書き換え可能回数，縦軸
に不良ビット発生確率をとったワイブル確率図を示し、
上記条件の低温熱処理を加えた試料の試験結果を特性線
Ｘに、低温熱処理を加えなかった試料の試験結果を特性
線Ｙとしてあらわしている。この図１７において明らか
なように、本低温熱処理を加えることにより、書き換え
可能回数は約５倍程度向上され、エンデュランス特性の
優れたものとなっている。
施した試料のエンデュランス試験をした結果を図１７に
示す。なお、エンデュランス試験は測定温度１１０℃に
て所定のパルス周期にてストレスを与えてスクリーニン
グしたもので、図１７は横軸に書き換え可能回数，縦軸
に不良ビット発生確率をとったワイブル確率図を示し、
上記条件の低温熱処理を加えた試料の試験結果を特性線
Ｘに、低温熱処理を加えなかった試料の試験結果を特性
線Ｙとしてあらわしている。この図１７において明らか
なように、本低温熱処理を加えることにより、書き換え
可能回数は約５倍程度向上され、エンデュランス特性の
優れたものとなっている。
【００２２】さらに、この書き換え可能回数はウエハ工
程を編成する各ロット間で大きくばらついているが、図
１８に示すようにウエハ工程後に本低温熱処理を加える
ことにより、書き換え可能回数を向上させるとともに、
ロット間ばらつきを低減することができる。なお、図１
８はＡ〜Ｄの各ロットにおける書き換え可能回数を示す
グラフであり、特性線ｘに２５０℃，５０ｈの低温熱処
理後の試験結果、特性線ｙに該低温熱処理前の試験結果
を示している。
程を編成する各ロット間で大きくばらついているが、図
１８に示すようにウエハ工程後に本低温熱処理を加える
ことにより、書き換え可能回数を向上させるとともに、
ロット間ばらつきを低減することができる。なお、図１
８はＡ〜Ｄの各ロットにおける書き換え可能回数を示す
グラフであり、特性線ｘに２５０℃，５０ｈの低温熱処
理後の試験結果、特性線ｙに該低温熱処理前の試験結果
を示している。
【００２３】次に、この低温熱処理によって寿命が向上
する理由について説明する。パッシベーション膜として
メモリセルにおいては窒化膜が一般的に使用されてお
り、４００℃以下で形成できるため膜形成にはプラズマ
ＣＶＤ法が用いられているが、上述のようにこのパッシ
ベーション膜形成のプラズマ処理時に、トンネル酸化膜
がダメージを受けることが明らかとなった。トンネル酸
化膜にダメージが入るとトラップサイトが形成される。
ＥＥＰＲＯＭの書き換えを行う際には、トンネル酸化膜
中をトンネル電流が流れる。ここで、トラップサイトが
存在していると、電子がトラップされやすく、このトラ
ップされた電子の量が増加するに従ってトンネル酸化膜
中の内部電界が増大し、遂には膜が破壊に至り書き換え
が不可能となってしまう。このことから膜中のトラップ
サイトを減少もしくは消滅させれば、電子のトラップは
起こりにくくなり、膜寿命を向上させることが可能とな
る。
する理由について説明する。パッシベーション膜として
メモリセルにおいては窒化膜が一般的に使用されてお
り、４００℃以下で形成できるため膜形成にはプラズマ
ＣＶＤ法が用いられているが、上述のようにこのパッシ
ベーション膜形成のプラズマ処理時に、トンネル酸化膜
がダメージを受けることが明らかとなった。トンネル酸
化膜にダメージが入るとトラップサイトが形成される。
ＥＥＰＲＯＭの書き換えを行う際には、トンネル酸化膜
中をトンネル電流が流れる。ここで、トラップサイトが
存在していると、電子がトラップされやすく、このトラ
ップされた電子の量が増加するに従ってトンネル酸化膜
中の内部電界が増大し、遂には膜が破壊に至り書き換え
が不可能となってしまう。このことから膜中のトラップ
サイトを減少もしくは消滅させれば、電子のトラップは
起こりにくくなり、膜寿命を向上させることが可能とな
る。
【００２４】ところで、このトラップサイトの生成に
は、プロセスによるダメージで形成される初期トラップ
サイトと、書き換え作動時に形成される生成トラップサ
イトの２つの生成パターンがあり、低温熱処理を行うこ
とによりこの初期トラップサイトが低減もしくは消滅す
るものと考えられる。すなわち、低温熱処理で寿命が向
上するのは、主に初期トラップサイトの低減もしくは消
滅によるものであり、その結果、寿命向上（エンデュラ
ンス特性向上）とロット間ばらつきの低減が実現される
と考えられる。
は、プロセスによるダメージで形成される初期トラップ
サイトと、書き換え作動時に形成される生成トラップサ
イトの２つの生成パターンがあり、低温熱処理を行うこ
とによりこの初期トラップサイトが低減もしくは消滅す
るものと考えられる。すなわち、低温熱処理で寿命が向
上するのは、主に初期トラップサイトの低減もしくは消
滅によるものであり、その結果、寿命向上（エンデュラ
ンス特性向上）とロット間ばらつきの低減が実現される
と考えられる。
【００２５】図１９に、低温熱処理の温度，処理時間に
対するトンネル酸化膜の初期トラップサイト量の評価結
果を示す。図１９より明らかなように、プラズマ処理に
より初期トラップサイト量は増大し、低温熱処理を加え
ることにより初期トラップサイト量は回復している。ま
た、熱処理温度が２５０℃の場合、５０時間程度で初期
トラップサイト量は極小となり、図１６の破壊寿命とほ
ぼ一致していることがわかる。
対するトンネル酸化膜の初期トラップサイト量の評価結
果を示す。図１９より明らかなように、プラズマ処理に
より初期トラップサイト量は増大し、低温熱処理を加え
ることにより初期トラップサイト量は回復している。ま
た、熱処理温度が２５０℃の場合、５０時間程度で初期
トラップサイト量は極小となり、図１６の破壊寿命とほ
ぼ一致していることがわかる。
【００２６】さらに、図１９より低温熱処理の熱処理温
度によって最適な熱処理時間があることがわかる。図２
０に、熱処理温度とこの最適な熱処理時間との関係を示
す。なお、図２０において境界線Ｚは、その熱処理温度
に対してトラップ密度が極小、即ち破壊寿命が最大とな
る最適な熱処理時間を示すものである。
度によって最適な熱処理時間があることがわかる。図２
０に、熱処理温度とこの最適な熱処理時間との関係を示
す。なお、図２０において境界線Ｚは、その熱処理温度
に対してトラップ密度が極小、即ち破壊寿命が最大とな
る最適な熱処理時間を示すものである。
【００２７】図２０より２５０℃，５０ｈの低温熱処理
条件の他には、最適条件として例えば１５０℃，１００
ｈもしくは３５０℃，２０ｈ等が挙げられ、その場合に
おいてもほぼ等しい寿命向上効果が実現される。なお、
この境界線Ｚよりも下の領域（斜線部分）においては、
トラップ密度が減少されてある程度の寿命向上は期待さ
れるものの極小までには至っておらず、熱処理が不十分
と考えられる。一方、境界線よりも上の領域において
は、逆に除々にトラップ密度量が増加する傾向にあり、
熱処理のやり過ぎが考えられ、この境界線Ｚに示す最適
条件をあまり大きく超えないように、低温熱処理条件を
設定する必要があることが窺える。例えば、熱処理温度
としては１５０〜３５０℃が望ましく、その場合、有効
な熱処理時間は図２０の境界線Ｚより両側領域にある程
度許容範囲を持たせて設定するようにすればよく、熱処
理温度Ｔに対して最大（５００−Ｔ）／２〔ｈ〕まであ
る程度の効果が得られることが確認された。
条件の他には、最適条件として例えば１５０℃，１００
ｈもしくは３５０℃，２０ｈ等が挙げられ、その場合に
おいてもほぼ等しい寿命向上効果が実現される。なお、
この境界線Ｚよりも下の領域（斜線部分）においては、
トラップ密度が減少されてある程度の寿命向上は期待さ
れるものの極小までには至っておらず、熱処理が不十分
と考えられる。一方、境界線よりも上の領域において
は、逆に除々にトラップ密度量が増加する傾向にあり、
熱処理のやり過ぎが考えられ、この境界線Ｚに示す最適
条件をあまり大きく超えないように、低温熱処理条件を
設定する必要があることが窺える。例えば、熱処理温度
としては１５０〜３５０℃が望ましく、その場合、有効
な熱処理時間は図２０の境界線Ｚより両側領域にある程
度許容範囲を持たせて設定するようにすればよく、熱処
理温度Ｔに対して最大（５００−Ｔ）／２〔ｈ〕まであ
る程度の効果が得られることが確認された。
【００２８】なお、上述した一実施例はフローティング
ゲート構造のＥＥＰＲＯＭに本発明を適用した例を示し
たが、本発明は電界が印加される酸化膜，特にトンネル
酸化膜のように極薄の酸化膜の膜質改善に用いて好適な
ものであり、上記例に限らず、例えば薄い酸化膜を介し
て窒化膜に電荷を蓄積するＭＮＯＳ形のＥＥＰＲＯＭに
採用してもよく、さらには、基板温度を高くすることの
できない液晶駆動用ＴＦＴのゲート酸化膜の膜質改善に
用いるようにしてもその効果が発揮されるものである。
また、ＦＬＯＴＯＸ構造ＥＥＰＲＯＭの製造方法も上述
の順序に限るものでなく、トンネル酸化膜形成後にメモ
リトランジスタのドレインを形成するようにしてもよ
い。
ゲート構造のＥＥＰＲＯＭに本発明を適用した例を示し
たが、本発明は電界が印加される酸化膜，特にトンネル
酸化膜のように極薄の酸化膜の膜質改善に用いて好適な
ものであり、上記例に限らず、例えば薄い酸化膜を介し
て窒化膜に電荷を蓄積するＭＮＯＳ形のＥＥＰＲＯＭに
採用してもよく、さらには、基板温度を高くすることの
できない液晶駆動用ＴＦＴのゲート酸化膜の膜質改善に
用いるようにしてもその効果が発揮されるものである。
また、ＦＬＯＴＯＸ構造ＥＥＰＲＯＭの製造方法も上述
の順序に限るものでなく、トンネル酸化膜形成後にメモ
リトランジスタのドレインを形成するようにしてもよ
い。
【００２９】
【発明の効果】 以上述べたように、本発明は例えばト
ンネル酸化膜が製造工程中にダメージを受けるとトラッ
プサイトがトンネル酸化膜中に生成されることに着目
し、４５０℃以下の低温熱処理を行うことによりこのト
ラップ密度量が低減されるという新たな見知に基づいて
試されたものであり、低温熱処理によってトラップ密度
を低減することによりトンネル酸化膜等の酸化膜の寿命
が向上する。また、酸化膜中のトラップ密度はプラズマ
処理によって急激に増加することを見いだし、プラズマ
処理後に低温熱処理を行うことで、トラップ密度を低減
することができ、酸化膜の寿命を向上させることができ
る。従って、例えば不揮発性メモリにおいては、その寿
命を向上させることができる。
ンネル酸化膜が製造工程中にダメージを受けるとトラッ
プサイトがトンネル酸化膜中に生成されることに着目
し、４５０℃以下の低温熱処理を行うことによりこのト
ラップ密度量が低減されるという新たな見知に基づいて
試されたものであり、低温熱処理によってトラップ密度
を低減することによりトンネル酸化膜等の酸化膜の寿命
が向上する。また、酸化膜中のトラップ密度はプラズマ
処理によって急激に増加することを見いだし、プラズマ
処理後に低温熱処理を行うことで、トラップ密度を低減
することができ、酸化膜の寿命を向上させることができ
る。従って、例えば不揮発性メモリにおいては、その寿
命を向上させることができる。
【００３０】従って、本発明に関わる半導体装置の製造
方法によれば、比較的低い熱処理温度でトンネル酸化膜
等の酸化膜に生成されたトラップサイトを低減すること
ができ、しかして、パッシベーション膜形成工程を含む
ウエハ工程完了後であっても酸化膜の受けたダメージを
回復することができるという優れた効果が奏される。
方法によれば、比較的低い熱処理温度でトンネル酸化膜
等の酸化膜に生成されたトラップサイトを低減すること
ができ、しかして、パッシベーション膜形成工程を含む
ウエハ工程完了後であっても酸化膜の受けたダメージを
回復することができるという優れた効果が奏される。
【図１】本発明一実施例を適用して製造したＦＬＯＴＯ
Ｘ構造ＥＥＰＲＯＭの断面図である。
Ｘ構造ＥＥＰＲＯＭの断面図である。
【図２】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図３】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図４】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図５】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図６】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図７】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図８】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図９】本発明一実施例のメモリセル製造方法を説明す
るために供する半導体装置断面図である。
るために供する半導体装置断面図である。
【図１０】本発明一実施例のメモリセル製造方法を説明
するために供する半導体装置断面図である。
するために供する半導体装置断面図である。
【図１１】本発明一実施例のメモリセル製造方法を説明
するために供する半導体装置断面図である。
するために供する半導体装置断面図である。
【図１２】本発明一実施例のメモリセル製造方法を説明
するために供する半導体装置断面図である。
するために供する半導体装置断面図である。
【図１３】本発明一実施例のメモリセル製造方法を説明
するために供する半導体装置断面図である。
するために供する半導体装置断面図である。
【図１４】本発明一実施例のメモリセル製造方法を説明
するために供する半導体装置断面図である。
するために供する半導体装置断面図である。
【図１５】本発明一実施例におけるウエハ工程の完了し
た基板の低温熱処理に用いる装置の模式構成図である。
た基板の低温熱処理に用いる装置の模式構成図である。
【図１６】熱処理温度２５０℃で行った低温熱処理の熱
処理時間に対する経時破壊寿命の変化を示す特性図であ
る。
処理時間に対する経時破壊寿命の変化を示す特性図であ
る。
【図１７】ＥＥＰＲＯＭのエンデュランス特性の試験結
果を示す特性図である。
果を示す特性図である。
【図１８】各ロット間における書き換え寿命のばらつき
を示すグラフである。
を示すグラフである。
【図１９】トンネル酸化膜の初期トラップサイト量のウ
エハ工程後の変化の様子を示す特性図である。
エハ工程後の変化の様子を示す特性図である。
【図２０】最適な熱処理条件を説明するために供する特
性図である。
性図である。
１ Ｓｉ基板 ３ 埋め込みＮ+ 層 ６ トンネル領域 ７ トンネル酸化膜 ８ ゲート酸化膜 ９ フローティングゲート １０ コントロールゲート １０ａ メモリトランジスタ １１ 選択ゲート １１ａ 選択トランジスタ １７ Ａｌ配線 １８ パッシベーション膜 ２０ 恒温槽
Claims (7)
- 【請求項１】 電界が印加される酸化膜を有する半導体
装置を熱処理して前記酸化膜中に生成されたトラップ密
度を低減するものであり、 前記熱処理における熱処理温度を４５０℃以下とし、そ
の処理時間を２０時間以上とすることを特徴とする トラ
ップ密度低減方法。 - 【請求項２】 前記熱処理において、その最大時間が前
記熱処理の温度をＴ〔℃〕としたときに（５００−Ｔ）
／２〔時間〕以下とすることを特徴とする請求項１に記
載のトラップ密度低減方法。 - 【請求項３】 上記熱処理は、該半導体装置のアルミニ
ウム配線保護のためのパッシベーション膜形成後に行わ
れる工程であることを特徴とする請求項１または２に記
載のトラップ密度低減方法。 - 【請求項４】 半導体基板上に酸化膜を形成する酸化膜
形成工程と、 該酸化膜形成工程以降の工程であって、前記酸化膜が形
成された前記半導体基板にプラズマ処理によりパッシベ
ーション膜を形成する工程とを有する半導体装置の製造
方法において、 該パッシベーション膜をアニールするパッシベーション
アニール工程と、 ４５０℃以下の温度にて熱処理することにより、前記酸
化膜中に生成されたトラップ密度を低減するための熱処
理工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記酸化膜は不揮発性メモリのトンネル
酸化膜であることを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 前記熱処理工程の処理時間を２０時間以
上としたことを特徴とする請求項４あるいは５に記載の
半導体装置の製造方法。 - 【請求項７】 前記熱処理工程の処理時間を、この熱処
理の温度をＴ〔℃〕としたときに（５００−Ｔ）／２
〔時間〕以下としたことを特徴とする請求項４から６の
いずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082548A JP2666596B2 (ja) | 1991-04-15 | 1991-04-15 | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
| US07/868,572 US5279981A (en) | 1991-04-15 | 1992-04-15 | Method of reducing the trap density of an oxide film for application to fabricating a nonvolatile memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082548A JP2666596B2 (ja) | 1991-04-15 | 1991-04-15 | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315476A JPH04315476A (ja) | 1992-11-06 |
| JP2666596B2 true JP2666596B2 (ja) | 1997-10-22 |
Family
ID=13777559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082548A Expired - Lifetime JP2666596B2 (ja) | 1991-04-15 | 1991-04-15 | 酸化膜中のトラップ密度低減方法、及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5279981A (ja) |
| JP (1) | JP2666596B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496753A (en) * | 1992-05-29 | 1996-03-05 | Citizen Watch, Co., Ltd. | Method of fabricating a semiconductor nonvolatile storage device |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| US5801076A (en) * | 1995-02-21 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of making non-volatile memory device having a floating gate with enhanced charge retention |
| EP0848422B1 (en) * | 1996-12-16 | 2002-03-27 | STMicroelectronics S.r.l. | Process for the manufacture of floating-gate non-volatile memories |
| JPH10189579A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| JP3613072B2 (ja) * | 1999-06-02 | 2005-01-26 | 株式会社デンソー | 不揮発性半導体メモリの電荷保持寿命評価方法 |
| US6607957B1 (en) * | 2002-07-31 | 2003-08-19 | Macronix International Co., Ltd. | Method for fabricating nitride read only memory |
| US6610586B1 (en) * | 2002-09-04 | 2003-08-26 | Macronix International Co., Ltd. | Method for fabricating nitride read-only memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4154873A (en) * | 1977-11-10 | 1979-05-15 | Burr-Brown Research Corporation | Method of increasing field inversion threshold voltage and reducing leakage current and electrical noise in semiconductor devices |
| DE2932569C2 (de) * | 1979-08-10 | 1983-04-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen |
| US4447272A (en) * | 1982-11-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating MNOS structures utilizing hydrogen ion implantation |
| US5010024A (en) * | 1987-03-04 | 1991-04-23 | Advanced Micro Devices, Inc. | Passivation for integrated circuit structures |
| JP2745131B2 (ja) * | 1988-06-22 | 1998-04-28 | 松下電子工業株式会社 | トンネル注入型不揮発性メモリの書き換え方法 |
| US5017979A (en) * | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| US5019533A (en) * | 1989-05-26 | 1991-05-28 | The United States Of America As Represented By The Adminstrator Of The National Aeronautics And Space Administration | Thermal treatment of silicon integrated circuit chips to prevent and heal voids in aluminum metallization |
| JPH0817210B2 (ja) * | 1989-08-31 | 1996-02-21 | 松下電子工業株式会社 | 半導体記憶装置の製造方法 |
| JP3016607B2 (ja) * | 1991-02-01 | 2000-03-06 | 沖電気工業株式会社 | 不揮発性メモリの製造方法 |
-
1991
- 1991-04-15 JP JP3082548A patent/JP2666596B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-15 US US07/868,572 patent/US5279981A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5279981A (en) | 1994-01-18 |
| JPH04315476A (ja) | 1992-11-06 |
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