JP2001135729A

JP2001135729A - 不揮発性半導体記憶装置及びその製造方法

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Publication number: JP2001135729A
Application number: JP31150699A
Authority: JP
Inventors: Nobufumi Tanaka; 伸史田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2001-05-18

Abstract

(57)【要約】【課題】良好な保持特性を有し、有効書き換え回数を
充分に確保することができると共に、工程数の増加や半
導体基板表面等の汚染を生じることなく製造を行うこと
ができる不揮発性半導体記憶装置及びその製造方法を提
供する。【解決手段】半導体領域の表面に形成されたソース領
域１２及びドレイン領域１３と、それらに挟まれたチャ
ネル領域１１Ｃの上方にトンネル絶縁膜１４を介して形
成されたフローティングゲート１５と、その上方に絶縁
膜１６を介して形成されたコントロールゲート１７とを
有して成り、フローティングゲート１５のトンネル絶縁
膜１４側の界面１５Ａが１つもしくは複数の凹凸形状を
有する不揮発性半導体記憶装置１を構成する。また、こ
の不揮発性半導体記憶装置１を製造するにあたり、トン
ネル絶縁膜１４となる絶縁膜を形成した後に、フローテ
ィングゲート１５となる電極層を触媒ＣＶＤ法により堆
積形成する工程を有して製造を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特に電気的に情報の書
き込み及び消去を行うことができる不揮発性半導体記憶
装置に係わる。

【０００２】

【従来の技術】以下、ＮＡＮＤ型フラッシュメモリの場
合を例として、従来の不揮発性半導体記憶装置の消去動
作及び書き込み動作について説明する。ここで、消去動
作とは、複数のメモリセルの閾値電圧を一括して所定の
状態に変えることを言い、書き込み動作とは、選択され
たメモリセルの閾値をもう１つの所定の状態に変えるこ
とを言う。

【０００３】図９にＮＡＮＤ型フラッシュメモリに用い
られる一般的なスタックゲート型メモリセル（メモリト
ランジスタ）の断面構造を示す。半導体基体１０１例え
ばｐ型半導体ウエル領域もしくはｐ型半導体基板の主表
面に、所定の間隔をもって２つのｎ⁺の不純物領域が形
成され、その一方がソース領域１０２を構成し、他方が
ドレイン領域１０３を構成している。これらソース領域
１０２とドレイン領域１０３との間のチャネル領域１０
１Ｃの上に、極めて薄いシリコン酸化膜、シリコン窒化
酸化膜等からなるトンネル絶縁膜１０４が、例えば２０
ｎｍ以下の膜厚で形成されている。このトンネル絶縁膜
１０４の上には、電荷蓄積層となるフローティングゲー
ト（浮遊ゲート）１０５が形成され、さらにその上に絶
縁膜１０６を介して、コントロールゲート（制御ゲー
ト）１０７が形成されている。このように、メモリセル
は通常フローティングゲートとコントロールゲートの二
重ゲート構造を有している。

【０００４】そして、このようなフラッシュメモリで
は、フローティングゲート１０５に電子が注入されてい
る状態か、或いはフローティングゲート１０５から電子
が放出されている状態か、という状態の変化を情報とし
て、この情報（データ）がメモリセル内に記憶される。
フローティングゲート１０５に注入された電子は、その
ままでは半永久的に（少なくとも１０年程度は）消えな
いため、記憶されたデータも半永久的（少なくとも１０
年程度は）保持される。

【０００５】メモリセルにおける情報の消去動作及び書
き込み動作には、トンネル絶縁膜１０４に高電界を印加
することによって発生するＦＮ（Fowler-Nordheim ）ト
ンネル電流を用いる。

【０００６】まず、情報の消去動作は次のように行われ
る。図１０Ａに示すように、半導体基体１０１に消去電
圧として正の高電圧Ｖｇ（＞０）を印加すると共にコン
トロールゲート１０７を接地電位とすることにより、フ
ローティングゲート１０５から半導体基体１０１に向か
って電子が移動するようにトンネル絶縁膜１０４に電界
が加えられＦＮトンネル電流Ｉが流れる。これにより、
フローティングゲート１０５から電子ｅ^-が引き抜か
れ、情報の消去を行うことができる。

【０００７】一方、情報の書き込み動作は次のように行
われる。図１０Ｂに示すように、コントロールゲート１
０７に書き込み電圧として正の高電圧Ｖｇ（＞０）を印
加すると共に半導体基体１０１を接地電位とすることに
より、半導体基体１０１からフローティングゲート１０
５に向かって電子が移動するようにトンネル絶縁膜１０
４に電界が加えられＦＮトンネル電流Ｉが流れる。これ
により、フローティングゲート１０５に電子ｅ^-が注入
され、情報の書き込みを行うことができる。

【０００８】メモリセルに記録された情報の読み出し
は、フローティングゲート１０５に電子が注入されてい
る状態と、フローティングゲート１０５から電子が放出
されている状態との２つの状態に対して、コントロール
ゲート１０７に読み出し電圧を印加することにより２つ
の状態のいずれかであるかを検出することにより行われ
る。即ち、読み出し電圧として一定の電圧（上述の高電
圧Ｖｇよりは低い正の電圧）をコントロールゲート１０
７に印加して、メモリセルがオン状態になりソース領域
１０２からドレイン領域１０３に電流が流れるか、或い
はメモリセルがオフ状態で電流が流れないかを検知す
る。具体的にはメモリセルの外部にこの電流を検知する
検知部を設けて検知を行う。

【０００９】上述した情報の消去動作や情報の書き込み
動作において必要になる高電圧Ｖｇは、一般に不揮発性
半導体記憶装置中に昇圧回路（図示せず）を設け、これ
により電源電圧を昇圧することにより生成される。

【００１０】

【発明が解決しようとする課題】しかしながら、昇圧回
路を不揮発性半導体装置内に設けるためには、そのため
の領域を半導体基体１０１に確保する必要があるので、
その分、不揮発性半導体装置の小型化や高集積化を進め
る上で支障になる。従って、昇圧回路を省略して不揮発
半導体記憶装置を構成することが望まれている。

【００１１】昇圧回路を省略するためには、情報の消去
電圧及び書き込み電圧を低電圧化させる必要がある。そ
のための一つの方法として、トンネル絶縁膜１０４の薄
膜化が考えられる。しかし、トンネル絶縁膜１０４の薄
膜化を進めると、トンネル絶縁膜１０４の絶縁破壊が発
生しやすくなること、及びリーク電流が増加すること等
の問題が生じる。

【００１２】この問題に対して、例えばトンネル絶縁膜
１０４として用いられるシリコン酸化膜をさらにＮＯ，
ＮＯ₂，Ｎ₂Ｏガスでアニールする方法（特開平５−２
５１２８号参照）等、トンネル絶縁膜１０４を改質する
ことによって、絶縁耐性を強化したり、リーク電流を抑
制する方法が検討されている。

【００１３】ところで、情報の消去や書き込みの際にト
ンネル絶縁膜１０４に電荷を通過させることにより、ト
ンネル絶縁膜１０４はストレスを受ける。このトンネル
絶縁膜１０４が受けるストレスは電荷通過回数と共に増
加するため、情報の保持特性の劣化や有効書き換え回数
の低下等の問題が生じる。これら情報の保持特性や有効
書き換え回数は、トンネル絶縁膜１０４の膜厚と深い相
関があり、一般にトンネル絶縁膜１０４の膜厚が小さけ
れば小さいほど、保持特性が劣り、有効書き換え回数が
減少してしまう。即ち、低電圧化を図るためにトンネル
絶縁膜１０４の薄膜化を進めると、メモリの信頼性の劣
化につながってしまう。

【００１４】上述したトンネル絶縁膜をＮＯ，ＮＯ₂，
Ｎ₂Ｏガスでアニールする方法を採用すると、多少の改
善はみられるものの、メモリの信頼性を確保するには充
分ではない。

【００１５】これらの課題に対して、図１１に示すよう
に、トンネル絶縁膜に凸状部分を設けることが提案され
ている（特開平７−１０６４４２号参照）。即ち半導体
基体１０１のメモリセルが形成される部分の中央部に凸
状部分１１１を形成し、これの上にトンネル絶縁膜１０
４，フローティングゲート１０５，絶縁膜１０６，コン
トロールゲート１０７からなるスタックゲート型のメモ
リセルを形成している。これにより、半導体基体１０１
の凸状部分１１１上のトンネル絶縁膜１０４及びフロー
ティングゲート１０５についても凸状部分が形成され
る。尚、図１１中、１１２は素子分離層、１１３はソー
ス領域１０２及びドレイン領域１０３の電極引き出し
層、１１４は絶縁膜、１１５は層間絶縁層、１１６は引
き出し電極をそれぞれ示す。また、ＰＧはコントロール
ゲートにパルス状の電圧を印加するパルス電源を示す。

【００１６】この場合、凸状部分では他の部分よりも電
界強度が高くなるため、昇圧することなく、低電圧でも
ＦＮトンネル電流が発生し情報の消去や書き込みが可能
になるとされている。従って、昇圧回路を用いなくとも
電界強度を高くすることができるため、トンネル絶縁膜
１０４を薄くする必要がなく、情報の保持特性や書き換
え回数を低下させることがない利点がある。

【００１７】しかしながら、この構成にはトンネル絶縁
膜１０４下の半導体基体１０１に凸状部分１１１を形成
する工程を追加する必要がある。しかも、特開平７−１
０６４４２号において提案されている凸状部分１１１の
形成方法では、半導体基板１０１の表面に凸状形状を形
成するために、フォトレジスト膜の形成及びそのパター
ニング、シリコン基板のエッチング、フォトレジスト膜
の除去等、工程の大幅な増加が必要となるため、製造コ
ストの増大やスループットの低下につながってしまう。

【００１８】さらに、半導体基板１０１に凸状部分１１
１のパターンを形成するためにレジスト膜を塗布するこ
とにより、半導体基板１０１の表面が汚染されるため、
レジスト膜を除去した後にトンネル絶縁膜１０４を形成
した際に、同時にトンネル絶縁膜も汚染される可能性が
高く、その場合にはトンネル絶縁膜１０４の絶縁耐圧特
性や保持特性等の信頼性が劣化してしまう。

【００１９】また、トンネル絶縁膜１０４に代えて半導
体基体とフローティングゲートとの間を真空とするか又
は気体を充填する構成も提案されている（特開平８−１
７９４７号参照）。尚、この特開平８−１７９４７号の
実施例の１つにおいて、図１２に示すように、フローテ
ィングゲート１０５の半導体基体１０１側の面即ち真空
或いは気体が充填された空間１２０に接する面１０５Ａ
に凹凸を形成するとしているが、この凹凸を有する構造
を形成するためには、煩雑な工程が大幅に増加し、製造
コストの増大やスループットの低下につながってしま
う。

【００２０】上述した問題の解決のために、本発明にお
いては、良好な保持特性を有し、有効書き換え回数を充
分に確保することができると共に、工程数の増加や半導
体基板表面を汚染する等の問題を生じることなく製造を
行うことができる不揮発性半導体記憶装置及びその製造
方法を提供するものである。

【００２１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体領域の表面に形成されたソース領域
及びドレイン領域と、それらに挟まれたチャネル領域の
上方にトンネル絶縁膜を介して形成されたフローティン
グゲートと、このフローティングゲートの上方に絶縁膜
を介して形成されたコントロールゲートとを有して成
り、フローティングゲートのトンネル絶縁膜側の界面が
１つもしくは複数の凹凸形状を有するものである。

【００２２】本発明の不揮発性半導体記憶装置の製造方
法は、半導体領域の表面に形成されたソース領域及びド
レイン領域と、それらに挟まれたチャネル領域の上方に
トンネル絶縁膜を介して形成されたフローティングゲー
トと、このフローティングゲートの上方に絶縁膜を介し
て形成されたコントロールゲートとを有する構成の不揮
発性半導体記憶装置を製造するにあたり、トンネル絶縁
膜となる絶縁膜を形成した後に、フローティングゲート
となる電極層を触媒ＣＶＤ（化学的気相成長）法により
堆積形成する工程を有するものである。

【００２３】上述の本発明の不揮発性半導体記憶装置の
構成によれば、フローティングゲートのトンネル絶縁膜
側の界面に１つもしくは複数の凹凸形状を有することに
より、この凹凸形状の部分により凹凸がない場合と比較
して電界強度が増加するため、低い書き込み電圧・消去
電圧で情報の書き込み動作や消去動作を行うことができ
る。

【００２４】また、上述の本発明製法によれば、フロー
ティングゲートとなる電極層を触媒ＣＶＤ法により堆積
形成する工程によって、通常と同様に形成したトンネル
絶縁膜上に、トンネル絶縁膜側の界面が凹凸形状を有す
る電極層が形成されるため、トンネル絶縁膜側の界面に
凹凸形状を有するフローティングゲートを形成すること
ができる。

【００２５】

【発明の実施の形態】本発明は、半導体領域の表面に形
成されたソース領域及びドレイン領域と、ソース領域と
ドレイン領域とに挟まれたチャネル領域の上方にトンネ
ル絶縁膜を介して形成されたフローティングゲートと、
フローティングゲートの上方に絶縁膜を介して形成され
たコントロールゲートとを有する不揮発性半導体記憶装
置であって、フローティングゲートのトンネル絶縁膜側
の界面が、１つもしくは複数の凹凸形状を有する不揮発
性半導体記憶装置である。

【００２６】本発明は、半導体領域の表面に形成された
ソース領域及びドレイン領域と、ソース領域とドレイン
領域とに挟まれたチャネル領域の上方にトンネル絶縁膜
を介して形成されたフローティングゲートと、フローテ
ィングゲートの上方に絶縁膜を介して形成されたコント
ロールゲートとを有する不揮発性半導体記憶装置を製造
するにあたり、トンネル絶縁膜となる絶縁膜を形成した
後に、フローティングゲートとなる電極層を触媒ＣＶＤ
（化学的気相成長）法により堆積形成する工程を有する
不揮発性半導体記憶装置の製造方法である。

【００２７】また本発明は、上記不揮発性半導体記憶装
置の製造方法において、フローティングゲートとなる電
極層を触媒ＣＶＤ法により堆積形成する工程で、電極層
のトンネル絶縁膜側の界面に凹凸形状を形成する。

【００２８】図１は本発明の不揮発性半導体記憶装置の
一実施の形態として、スタックゲート型メモリセル（メ
モリトランジスタ）１の概略断面図を示す。このスタッ
クゲート型メモリセル１では、半導体基体１１例えばｐ
型半導体ウエル領域もしくはｐ型半導体基板の、ＬＯＣ
ＯＳ酸化膜からなる素子分離層１８によって分離された
領域の主表面に、所定の間隔をもって２つのｎ⁺の不純
物領域即ちソース領域１２及びドレイン領域１３が形成
されている。これらソース領域１２とドレイン領域１３
との間のチャネル領域１１Ｃ上には、極めて薄いシリコ
ン酸化膜、シリコン窒化酸化膜等からなるトンネル絶縁
膜１４が、例えば２０ｎｍ以下の膜厚で形成されてい
る。

【００２９】さらにトンネル絶縁膜１４の上には、電荷
蓄積層となるフローティングゲート（浮遊ゲート）１５
が形成され、さらにその上に絶縁膜１６を介して、コン
トロールゲート（制御ゲート）１７が形成されている。
即ちこのメモリセル１では、図９の従来構成と同様に、
フローティングゲート１５とコントロールゲート１７と
の二重ゲート構造を有している。

【００３０】さらに、本実施の形態のメモリセル１で
は、特にフローティングゲート１５の半導体基体１１側
の面、即ちフローティングゲート１５のトンネル絶縁膜
１４との界面１５Ａに、凹凸形状が形成されて構成され
る。

【００３１】これにより、後述するようにトンネル絶縁
膜１４にかかる電界をフローティングゲート１５の凹凸
形状の周辺で強めることができるため、メモリセル１に
印加される電圧を低電圧にしても充分なトンネル電流が
得られる電界を形成することができる。

【００３２】このメモリセル１における情報の書き込み
動作と消去動作は次のようにして行われる。動作の概略
は図１０Ａ及び図１０Ｂに示した従来構成における動作
と同様である。

【００３３】まず、情報の消去動作は次のようにして行
う。図２に示すように、コントロールゲート１７を接地
電位として、半導体基体１１・ソース領域１２・ドレイ
ン領域１３に正の電圧パルス、例えば＋５Ｖを印加す
る。これにより、フローティングゲート１５に蓄積され
ていた電子ｅ^-が、ＦＮトンネル電流Ｉにより半導体基
体１１へと放出される。

【００３４】一方、情報の書き込み動作は次のようにし
て行う。図３に示すように、半導体基体１１・ソース領
域１２・ドレイン領域１３を接地電位とし、コントロー
ルゲート１７に正のパルス例えば＋５Ｖを印加する。こ
れにより、半導体基体１１側の電子ｅ^-がＦＮトンネル
電流Ｉによりフローティングゲート１５に注入される。

【００３５】そして、これら情報の消去動作及び書き込
み動作において、トンネル絶縁膜１４には電界がかかる
が、トンネル絶縁膜１４とフローティングゲートの界面
１５Ａには上述した凹凸形状があるために電界は一様で
はなく、電界の集中により他の部分よりも高い電界がか
かる部分が生じるため、この部分でＦＮトンネル電流Ｉ
の発生が容易になる。

【００３６】従って、昇圧回路を用いて電源電圧を例え
ば従来のような十数Ｖの高電圧に昇圧することなく、＋
５Ｖ程度の比較的低い電圧でＦＮトンネル電流Ｉを発生
させて、情報の消去動作及び書き込み動作を行うことが
できる。

【００３７】また、情報の読み出しには、コントロール
ゲート１７に読み出し電圧として書き込み電圧の＋５Ｖ
より小さい電圧を印加する。

【００３８】次に、上述の本実施の形態のメモリセル１
の製造方法を説明する。まず、例えば結晶方位が（１０
０）面であるｐ型シリコン基板から成る半導体基体１１
の表面に、図４Ａに示すように、公知の方法によりＬＯ
ＣＯＳ酸化膜から成る素子分離層１８を形成する。そし
て、素子分離層１８により分離された領域に、例えばｐ
型半導体ウエル領域を形成するイオン注入工程、チャネ
ルストップ領域を形成するイオン注入工程、閾値を調整
するイオン注入工程等を順次行う。尚、素子分離層は、
ＬＯＣＯＳ酸化膜により形成する代わりに、半導体基体
１１に溝を形成してその溝内に絶縁層を充填して形成し
たいわゆるトレンチ構造としてもよい。

【００３９】その後、ＮＨ₄ＯＨ／Ｈ₂Ｏ₂水溶液、さ
らにＨＣｌ／Ｈ₂Ｏ₂水溶液による例えばいわゆるＲＣ
Ａ洗浄をシリコン基板に施す。そして、０．１％フッ化
水素酸水溶液による洗浄を行うことにより、半導体基体
１１の表面のシリコンの結合の手に水素を付けて終端さ
せる。

【００４０】その後、図４Ｂに示すように、表面を覆っ
てトンネル絶縁膜１４を形成する。例えば通常の縦型拡
散炉を用いて、拡散炉内に水素ガスと酸素ガスを導入
し、例えば８５０℃で７分前後の熱処理をするパイロジ
ェニック酸化（いわゆる熱酸化）を行うことによって、
膜厚２０ｎｍ以下、より好ましくは膜厚１５ｎｍ以下の
トンネル絶縁膜１４を得ることができる。

【００４１】続いて、これを触媒ＣＶＤ（化学的気相成
長）炉内に導入して、触媒ＣＶＤ（化学的気相成長）法
を行うことにより、図４Ｃに示すように、トンネル絶縁
膜１４上に多結晶シリコンからなるフローティングゲー
ト１５の電極層を形成する。

【００４２】図６に触媒ＣＶＤ装置の概略構成図を示
す。この触媒ＣＶＤ装置は、触媒ＣＶＤ炉２０１に排気
装置２０２、原料ガス導入経路２０３、触媒体２０４、
触媒体電力供給装置２０５、基板ホルダー２０６、基板
加熱装置２０７を備えたものである。触媒体電力供給装
置２０５から電力を投入し高温に加熱した触媒体２０４
に対して、原料ガス導入経路２０３から導入した原料ガ
スを吹き付け、原料ガスの接触分解反応によって分解し
た原料を例えば２００℃の低温に加熱してある基板ホル
ダー２０６上の基板２０９上に堆積させることにより、
半導体薄膜を形成することができる。

【００４３】本実施の形態においては、例えば以下の条
件で触媒ＣＶＤ法を行う。原料ガスは、シラン（ＳｉＨ
₄）と水素と酸素を用いる。触媒ＣＶＤ炉２０１内のガ
ス圧力は、数Ｐａ程度になるように真空排気を行う。触
媒体２０４にはタングステンを使用して、触媒体電力供
給装置２０５から数百Ｗ〜数ｋＷの電力を供給し、触媒
体２０４の温度を１７００℃程度とする。この条件で１
０分程度成膜を行うことにより、２００ｎｍ程度の厚さ
の多結晶シリコン薄膜を堆積形成することができる。

【００４４】この触媒ＣＶＤ法による多結晶シリコン膜
の堆積において、トンネル絶縁膜１４とフローティング
ゲート１５の電極層との界面１５Ａは、凹凸形状となっ
て形成される。

【００４５】この凹凸形状を透過型電子顕微鏡（ＴＥ
Ｍ）を用いて観察した像を図７に示す。トンネル絶縁膜
１４となるシリコン酸化膜上に、フローティングゲート
１５となる多結晶シリコン膜が形成されているが、多結
晶シリコン膜１５のシリコン酸化膜１４との界面では、
幅数ｎｍ〜数十ｎｍの多結晶シリコンのグレインが並
び、その隙間をＳｉＯ₂が埋めた凹凸形状領域となって
いる。

【００４６】この図７の状態を模式的に示すと図８のよ
うになる。トンネル絶縁膜１４上に凹凸形状を有するフ
ローティングゲート１５が形成され、多結晶シリコンの
グレイン３２の隙間を細かいＳｉＯ₂の粒子３１が埋め
ている。ここで、凹凸の密度や凸部の曲率半径等の凹凸
形状は、原料ガスの供給量や炉内のガス圧、触媒体２０
４への投入電力等の触媒ＣＶＤ法の条件により所望の形
状に調節することができる。

【００４７】このように触媒ＣＶＤ法を用いることによ
り、半導体基体１１やトンネル絶縁膜１４に対してＲＩ
Ｅ（反応性イオンエッチング）やウエットエッチングに
よる加工をすることなく、多結晶シリコン膜１５の堆積
を行うだけで多結晶シリコン膜の下面１５Ａに凹凸形状
を形成することができる。

【００４８】従って、半導体基体１１表面やトンネル絶
縁膜１４にフォトレジスト膜を塗布してパターニングす
る必要がないため、フォトレジストの接触により半導体
基体１１表面やトンネル絶縁膜１４を汚染する問題が生
じることがない。

【００４９】上述のように触媒ＣＶＤ法によりフローテ
ィングゲート１５となる多結晶シリコン膜を形成した後
は、図５Ｄに示すように、通常の方法により例えばＳｉ
Ｏ₂／ＳｉＮ／ＳｉＯ₂膜（いわゆるＯＮＯ膜）からな
る絶縁膜１６を形成し、これの上に例えば減圧ＣＶＤ法
によりコントロールゲート１７となる多結晶シリコン膜
を形成する。

【００５０】続いて、図５Ｅに示すように、ゲートカッ
トを行って、所定のパターンのトンネル絶縁膜１４・フ
ローティングゲート１５・絶縁膜１６・コントロールゲ
ート１７を形成し、その後コントロールゲート１７、ソ
ース領域１２、ドレイン領域１３及び半導体基体１１か
らそれぞれ電極を取り出すことにより、図１に示した構
成の不揮発性半導体装置のメモリセル１を形成すること
ができる。

【００５１】上述の本実施の形態によれば、フローティ
ングゲート１５のトンネル絶縁膜１４側の界面１５Ａに
凹凸形状が多数形成されていることにより、この凹凸形
状の部分において他の部分よりも電界強度が増加する。
これにより、従来より低い電圧を書き込み電圧や消去電
圧として印加しても、電界強度が増加した凹凸形状の部
分においてＦＮトンネル電流Ｉが発生し、情報の書き込
み動作や消去動作が可能になる。

【００５２】従って、トンネル絶縁膜１４を薄膜化しな
くとも低電圧化することができるため、トンネル絶縁膜
１４が充分な情報の保持特性を有する膜厚とすることが
でき、しかも昇圧回路を設けなくてもよいためその分不
揮発半導体記憶装置の小型化や高集積化が可能になる。
また、書き換え回数も充分確保され、メモリの信頼性を
劣化させることがない。

【００５３】また、フローティングゲート１５の凹凸形
状は、半導体基体１１やトンネル絶縁膜１４の加工によ
って形成するのではなく、触媒ＣＶＤ法による多結晶シ
リコン膜の堆積形成工程において形成されるため、工程
の増加やスループットの低下がなく凹凸形状を形成する
ことができる。さらに、トンネル絶縁膜１４上にフォト
レジスト膜を塗布する必要がないため、半導体基体１１
の表面やトンネル絶縁膜１４を汚染することなく凹凸形
状を形成することができる。

【００５４】尚、上述の実施の形態では、フローティン
グゲート１５のトンネル絶縁膜１４側の界面に凹凸形状
が多数形成されている場合であったが、凹凸形状が少な
くとも１つ以上形成されていれば、その周辺で電界を強
めることができるので、本発明の効果即ち従来より低い
電圧でトンネル電流Ｉを発生させる効果を実現すること
ができる。

【００５５】例えば図１１に示した構成で半導体基体１
０１に凸部が形成されていた位置即ちメモリセルの中央
部においてフローティングゲート１５に凹凸形状を１つ
形成した構成であっても、同様に従来より低い電圧でト
ンネル電流Ｉを発生させることができる。

【００５６】続いて、本発明の他の実施の形態について
説明する。本実施の形態においては、触媒ＣＶＤ法によ
りフローティングゲート１５の電極層を形成する際の原
料ガスをシラン（ＳｉＨ₄）とアンモニアとする。この
ように原料ガスを変更したことにより、トンネル絶縁膜
１４とその上の凹凸を有する多結晶シリコン膜１５との
隙間には図８のＳｉＯ₂膜３１の代わりにシリコン窒化
膜が形成される。

【００５７】本実施の形態においても、凹凸の隙間に形
成されるシリコン窒化膜は絶縁物であるため、多結晶シ
リコン膜１５の凹凸部１５Ａで電界の集中が起こり、低
電圧でＦＮトンネル電流を発生させて、情報の書き込み
／消去を行うことが可能であり、先の実施の形態と同様
の効果を得ることができる。

【００５８】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【００５９】

【発明の効果】上述の本発明によれば、フローティング
ゲートのトンネル絶縁膜側の界面に１つもしくは複数の
凹凸形状を有することにより、電界強度が増加するた
め、低い電圧で情報の書き込み動作や消去動作を行うこ
とができる。従って、トンネル絶縁膜を薄膜化しなくて
も低電圧化を図ることができるため、情報の保持特性に
優れ、メモリの信頼性を劣化させることがなく、しかも
昇圧回路が不要となって不揮発半導体記憶装置の小型化
や高集積化が可能になる。

【００６０】また、フローティングゲートとなる電極層
を触媒ＣＶＤ法により堆積形成する工程によって、トン
ネル絶縁膜側の界面に凹凸形状を有するフローティング
ゲートを形成することができるので、凹凸形状を形成し
ても工程の増加やトンネル絶縁膜の汚染等の問題を生じ
ないという利点を有する。

【図面の簡単な説明】

【図１】本発明の一実施の形態のメモリセルの概略断面
図である。

【図２】図１のメモリセルにおける情報の消去動作を説
明する図である。

【図３】図１のメモリセルにおける情報の書き込み動作
を説明する図である。

【図４】Ａ〜Ｃ図１のメモリセルの製造工程を示す工
程図である。

【図５】Ｄ、Ｅ図１のメモリセルの製造工程を示す工
程図である。

【図６】図１のメモリセルの製造に用いる触媒ＣＶＤ装
置の概略構成図である。

【図７】触媒ＣＶＤ法により形成した凹凸形状を透過型
電子顕微鏡で観察して得られた像である。

【図８】図７の状態を示した模式図である。

【図９】一般的なスタックゲート型メモリセルの断面構
造図である。

【図１０】Ａ、Ｂ図９のメモリセルにおける情報の消
去動作及び書き込み動作を説明する図である。

【図１１】トンネル絶縁膜の下に凹凸部を形成したメモ
リセルの概略断面図である。

【図１２】フローティングゲートの界面に凹凸を形成し
たメモリセルの概略断面図である。

【符号の説明】１（スタックゲート型）メモリセル、１１半導体基
体、１２ソース領域、１３ドレイン領域、１４ト
ンネル絶縁膜、１５フローティングゲート（浮遊ゲー
ト）、１６絶縁膜、１７コントロールゲート（制御
ゲート）、１８素子分離層、ｅ^- 電子、Ｉトンネル
電流

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/285 ５Ｆ１０１ 27/115 Ｆターム(参考） 4K030 AA06 AA14 AA17 BA29 BB03 BB11 CA04 FA17 LA15 LA19 4M104 AA01 BB01 CC05 DD43 EE03 GG16 HH20 5F001 AA09 AA25 AA33 AA43 AA61 AA62 AA63 AB08 AC02 AC20 AD62 AF06 AF07 AF10 AG02 AG21 5F045 AA06 AA20 AB03 AB32 AB33 AB34 AC01 AC11 AC12 AD12 AE17 AF03 AF13 BB14 BB16 DA51 EB13 HA05 5F083 EP03 EP23 ER03 ER09 ER13 ER14 ER19 GA25 GA30 PR21 5F101 BA07 BA15 BA24 BA28 BA34 BA35 BA36 BB05 BC02 BC03 BD37 BF02 BF03 BF10 BH02 BH03

Claims

【特許請求の範囲】

【請求項１】半導体領域の表面に形成されたソース領
域及びドレイン領域と、該ソース領域と該ドレイン領域
とに挟まれたチャネル領域の上方にトンネル絶縁膜を介
して形成されたフローティングゲートと、該フローティ
ングゲートの上方に絶縁膜を介して形成されたコントロ
ールゲートとを有する不揮発性半導体記憶装置であっ
て、上記フローティングゲートの上記トンネル絶縁膜側の界
面が、１つもしくは複数の凹凸形状を有することを特徴
とする不揮発性半導体記憶装置。
【請求項２】半導体領域の表面に形成されたソース領
域及びドレイン領域と、該ソース領域と該ドレイン領域
とに挟まれたチャネル領域の上方にトンネル絶縁膜を介
して形成されたフローティングゲートと、該フローティ
ングゲートの上方に絶縁膜を介して形成されたコントロ
ールゲートとを有する不揮発性半導体記憶装置を製造す
るにあたり、上記トンネル絶縁膜となる絶縁膜を形成した後に、上記フローティングゲートとなる電極層を触媒ＣＶＤ
（化学的気相成長）法により堆積形成する工程を有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】上記フローティングゲートとなる電極層
を触媒ＣＶＤ法により堆積形成する工程において、該電
極層の上記トンネル絶縁膜側の界面に凹凸形状を形成す
ることを特徴とする請求項２に記載の不揮発性半導体記
憶装置の製造方法。