JPH09307007A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09307007A JPH09307007A JP8123492A JP12349296A JPH09307007A JP H09307007 A JPH09307007 A JP H09307007A JP 8123492 A JP8123492 A JP 8123492A JP 12349296 A JP12349296 A JP 12349296A JP H09307007 A JPH09307007 A JP H09307007A
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Abstract
(57)【要約】
【課題】 長期にわたって良好なデバイス特性を保持す
ることのできる半導体装置を提供すること。 【解決手段】 本発明のスプリットゲート型メモリセル
は、浮遊ゲート電極３と制御ゲート電極１１３とを有
し、浮遊ゲート電極３内のキャリアを制御ゲート電極１
１３内に引き抜くことにより、データの消去動作を行
う。浮遊ゲート電極３は、熱処理によって非晶質状態か
ら多結晶化されたシリコン膜から形成される手いるの
で、当初から多結晶状態のシリコン膜に比べて、表明状
態が滑らかである。従って、ゲート電極からのキャリア
の移動が円滑に行われるので、周辺部材に無理なストレ
スが加わりにくく、長期にわたって良好なデバイス特性
を保持することができる。
ることのできる半導体装置を提供すること。 【解決手段】 本発明のスプリットゲート型メモリセル
は、浮遊ゲート電極３と制御ゲート電極１１３とを有
し、浮遊ゲート電極３内のキャリアを制御ゲート電極１
１３内に引き抜くことにより、データの消去動作を行
う。浮遊ゲート電極３は、熱処理によって非晶質状態か
ら多結晶化されたシリコン膜から形成される手いるの
で、当初から多結晶状態のシリコン膜に比べて、表明状
態が滑らかである。従って、ゲート電極からのキャリア
の移動が円滑に行われるので、周辺部材に無理なストレ
スが加わりにくく、長期にわたって良好なデバイス特性
を保持することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に係り、詳しくは、スプリットゲート型メモリセ
ルの製造方法に関するものである。
造方法に係り、詳しくは、スプリットゲート型メモリセ
ルの製造方法に関するものである。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory）、 ＥＰＲＯＭ（Erasable and elect
rically ROM ）、ＥＥＰＲＯＭ（Electrically Erasabl
e andProgrammable ROM）などの不揮発性半導体記憶装
置が注目されている。ＥＥＰＲＯＭおよびＥＰＲＯＭの
メモリセル（メモリセルトランジスタ）では、フローテ
ィングゲート電極にキャリアを蓄積し、そのキャリアの
有無による閾値電圧の変化をコントロールゲート電極で
検出することによってデータの記憶を行っている。
m Access Memory）、 ＥＰＲＯＭ（Erasable and elect
rically ROM ）、ＥＥＰＲＯＭ（Electrically Erasabl
e andProgrammable ROM）などの不揮発性半導体記憶装
置が注目されている。ＥＥＰＲＯＭおよびＥＰＲＯＭの
メモリセル（メモリセルトランジスタ）では、フローテ
ィングゲート電極にキャリアを蓄積し、そのキャリアの
有無による閾値電圧の変化をコントロールゲート電極で
検出することによってデータの記憶を行っている。
【０００３】ＥＥＰＲＯＭおよびＥＰＲＯＭのメモリセ
ルにおいて、フローティングゲート電極へのキャリアの
注入は、フローティングゲート電極とチャネル領域の間
に設けられたゲート絶縁膜を介して行われる。また、Ｅ
ＥＰＲＯＭのメモリセルにおいて、フローティングゲー
ト電極からキャリアを引き出す方法は、メモリセルの構
造によって様々であり、フローティングゲート電極とチ
ャネル領域の間に設けられたゲート絶縁膜を介して行う
タイプ（２層ポリシリコン型、スタックトゲート型とも
いう）と、フローティングゲート電極からコントロール
ゲート電極へ流れるトンネル電流を利用するタイプ（３
層ポリシリコン型、スプリットゲート型ともいう）とが
ある。ちなみに、ＥＥＰＲＯＭおよびＥＰＲＯＭのメモ
リセルの構造および動作については、「フラッシュメモ
リ技術ハンドブック」（サイエンスフォーラム刊）に詳
しい。
ルにおいて、フローティングゲート電極へのキャリアの
注入は、フローティングゲート電極とチャネル領域の間
に設けられたゲート絶縁膜を介して行われる。また、Ｅ
ＥＰＲＯＭのメモリセルにおいて、フローティングゲー
ト電極からキャリアを引き出す方法は、メモリセルの構
造によって様々であり、フローティングゲート電極とチ
ャネル領域の間に設けられたゲート絶縁膜を介して行う
タイプ（２層ポリシリコン型、スタックトゲート型とも
いう）と、フローティングゲート電極からコントロール
ゲート電極へ流れるトンネル電流を利用するタイプ（３
層ポリシリコン型、スプリットゲート型ともいう）とが
ある。ちなみに、ＥＥＰＲＯＭおよびＥＰＲＯＭのメモ
リセルの構造および動作については、「フラッシュメモ
リ技術ハンドブック」（サイエンスフォーラム刊）に詳
しい。
【０００４】図６にスタックトゲート型メモリセル（ス
タックトゲート型トランジスタ）の断面構造を示す。シ
リコン基板１０１上にはソース領域１０２とドレイン領
域１０３が形成され、これらの領域１０２、１０３に挟
まれたチャネル領域１０４上には、シリコン酸化膜１０
５を介して浮遊ゲート電極１０６が形成されている。浮
遊ゲート電極１０６上には、シリコン酸化膜１０７を介
して、制御ゲート１０８が形成されている。
タックトゲート型トランジスタ）の断面構造を示す。シ
リコン基板１０１上にはソース領域１０２とドレイン領
域１０３が形成され、これらの領域１０２、１０３に挟
まれたチャネル領域１０４上には、シリコン酸化膜１０
５を介して浮遊ゲート電極１０６が形成されている。浮
遊ゲート電極１０６上には、シリコン酸化膜１０７を介
して、制御ゲート１０８が形成されている。
【０００５】ここで、各ゲート電極１０６、１０８の図
面左右方向の寸法は同一で、相互にずれることなく積み
重ねられた配置になっている。一方、図面前後方向にお
いて、制御ゲート電極１０８は長く延長されて各浮遊ゲ
ート電極１０６で共通となっており、その制御ゲート１
０８でワード線が構成される。このように構成されたス
タックトゲート型メモリセルを用いたフラッシュＥＥＰ
ＲＯＭは、個々のメモリセルにそれ自身を選択する機能
がない。そのため、データ消去時に浮遊ゲート電極１０
６から電荷を引き抜く際、電荷を過剰に抜きすぎると、
そのメモリセルは常に導通状態になって破壊されると言
う問題、いわゆる過剰消去の問題が起こる。過剰消去を
防止するには、消去手順に工夫が必要で、メモリデバイ
スの周辺回路で消去手順を制御するか、又はメモリデバ
イスの外部回路で消去手順を制御する必要がある。
面左右方向の寸法は同一で、相互にずれることなく積み
重ねられた配置になっている。一方、図面前後方向にお
いて、制御ゲート電極１０８は長く延長されて各浮遊ゲ
ート電極１０６で共通となっており、その制御ゲート１
０８でワード線が構成される。このように構成されたス
タックトゲート型メモリセルを用いたフラッシュＥＥＰ
ＲＯＭは、個々のメモリセルにそれ自身を選択する機能
がない。そのため、データ消去時に浮遊ゲート電極１０
６から電荷を引き抜く際、電荷を過剰に抜きすぎると、
そのメモリセルは常に導通状態になって破壊されると言
う問題、いわゆる過剰消去の問題が起こる。過剰消去を
防止するには、消去手順に工夫が必要で、メモリデバイ
スの周辺回路で消去手順を制御するか、又はメモリデバ
イスの外部回路で消去手順を制御する必要がある。
【０００６】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。図７にスプ
リットゲート型メモリセル（スプリットゲート型トラン
ジスタ）の断面構造を示す。シリコン基板１０１上には
ソース領域１０２とドレイン領域１０３が形成され、こ
れらの領域１０２、１０３に挟まれたチャネル領域１０
４上には、薄いシリコン酸化膜１０５を介して浮遊ゲー
ト電極１１１が形成されている。浮遊ゲート電極１１１
上には、厚いシリコン酸化膜（トンネル絶縁膜）１１２
を介して、制御ゲート１１３が形成されている。
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。図７にスプ
リットゲート型メモリセル（スプリットゲート型トラン
ジスタ）の断面構造を示す。シリコン基板１０１上には
ソース領域１０２とドレイン領域１０３が形成され、こ
れらの領域１０２、１０３に挟まれたチャネル領域１０
４上には、薄いシリコン酸化膜１０５を介して浮遊ゲー
ト電極１１１が形成されている。浮遊ゲート電極１１１
上には、厚いシリコン酸化膜（トンネル絶縁膜）１１２
を介して、制御ゲート１１３が形成されている。
【０００７】ここで、制御ゲート電極１１３の一部は、
シリコン酸化膜１０５、１１２を介してチャネル領域１
０４上に配置され、選択ゲート１１４を構成している。
その選択ゲート１１４により、個々のメモリセル自身を
選択するための選択トランジスタ１１５が構成される。
このように構成されたスプリットゲート型メモリセルを
用いたフラッシュＥＥＰＲＯＭは、選択トランジスタ１
１５が設けられているため、個々のメモリセルにそれ自
身を選択する機能がある。そのため、過剰消去が発生し
たとしても、選択トランジスタ１１５によってメモリセ
ルの導通・非導通を制御することができ、過剰消去が問
題にならない。
シリコン酸化膜１０５、１１２を介してチャネル領域１
０４上に配置され、選択ゲート１１４を構成している。
その選択ゲート１１４により、個々のメモリセル自身を
選択するための選択トランジスタ１１５が構成される。
このように構成されたスプリットゲート型メモリセルを
用いたフラッシュＥＥＰＲＯＭは、選択トランジスタ１
１５が設けられているため、個々のメモリセルにそれ自
身を選択する機能がある。そのため、過剰消去が発生し
たとしても、選択トランジスタ１１５によってメモリセ
ルの導通・非導通を制御することができ、過剰消去が問
題にならない。
【０００８】尚、スプリットゲート型メモリセルにおい
て、データを書き込むときには、ソース領域１０２とド
レイン領域１０３との間に電圧を引加し（例えば、ソー
ス領域１０２に１２Ｖ、ドレイン領域１０３に０Ｖ）、
チャネル領域１０４にチャネル電流を流すことにより、
浮遊ゲート電極１１１にキャリアを注入する。また、デ
ータを消去するときには、ソース領域１０２及びドレイ
ン領域１０３に電圧を印加しないで制御ゲート電極１１
３に電圧（例えば、１４〜１５Ｖ）を印加することによ
り、浮遊ゲート電極１１１に蓄積されているキャリア
を、トンネル効果を用いて制御ゲート１１３へ移動させ
る。
て、データを書き込むときには、ソース領域１０２とド
レイン領域１０３との間に電圧を引加し（例えば、ソー
ス領域１０２に１２Ｖ、ドレイン領域１０３に０Ｖ）、
チャネル領域１０４にチャネル電流を流すことにより、
浮遊ゲート電極１１１にキャリアを注入する。また、デ
ータを消去するときには、ソース領域１０２及びドレイ
ン領域１０３に電圧を印加しないで制御ゲート電極１１
３に電圧（例えば、１４〜１５Ｖ）を印加することによ
り、浮遊ゲート電極１１１に蓄積されているキャリア
を、トンネル効果を用いて制御ゲート１１３へ移動させ
る。
【０００９】次に、図７に示すスプリットゲート型メモ
リセルの製造方法を図８〜図１３に従って説明する。 工程１（図８参照）：熱酸化法を用い、ｐ型単結晶シリ
コン基板１０１上にシリコン酸化膜（ＳｉＯ2）１０５
を形成する。次に、減圧ＣＶＤ法を用い、シリコン酸化
膜１０５上に浮遊ゲート電極１１１となるドープドポリ
シリコン膜１２１を形成する。続いて、ＣＶＤ法を用
い、ドープドポリシリコン膜１２１上にシリコン窒化膜
１２２を形成する。次に、シリコン窒化膜１２２上にフ
ォトレジスト１２３を塗布し、フォトリソグラフィ技術
を用いて、浮遊ゲート電極１１１に対応する位置のフォ
トレジスト１２３に開口部１２４を形成する。
リセルの製造方法を図８〜図１３に従って説明する。 工程１（図８参照）：熱酸化法を用い、ｐ型単結晶シリ
コン基板１０１上にシリコン酸化膜（ＳｉＯ2）１０５
を形成する。次に、減圧ＣＶＤ法を用い、シリコン酸化
膜１０５上に浮遊ゲート電極１１１となるドープドポリ
シリコン膜１２１を形成する。続いて、ＣＶＤ法を用
い、ドープドポリシリコン膜１２１上にシリコン窒化膜
１２２を形成する。次に、シリコン窒化膜１２２上にフ
ォトレジスト１２３を塗布し、フォトリソグラフィ技術
を用いて、浮遊ゲート電極１１１に対応する位置のフォ
トレジスト１２３に開口部１２４を形成する。
【００１０】工程２（図９参照）：ドライエッチング法
を用い、開口部１２４が形成されたフォトレジスト１２
３をエッチング用マスクとして、開口部１２４から露出
したシリコン窒化膜１２２をエッチングし、シリコン窒
化膜１２２に開口部１２５を形成する。 工程３（図１０参照）：フォトレジスト１２３を除去す
る。次に、シリコン窒化膜１２２を酸化防御膜として用
いるＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り、開口部１２５から露出したドープドポリシリコン膜
１２１を選択酸化させて選択酸化膜１２６を形成する。
このとき、シリコン窒化膜１２２の端部に選択酸化膜１
２６の端部が侵入し、バーズビーク１２７が形成され
る。
を用い、開口部１２４が形成されたフォトレジスト１２
３をエッチング用マスクとして、開口部１２４から露出
したシリコン窒化膜１２２をエッチングし、シリコン窒
化膜１２２に開口部１２５を形成する。 工程３（図１０参照）：フォトレジスト１２３を除去す
る。次に、シリコン窒化膜１２２を酸化防御膜として用
いるＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り、開口部１２５から露出したドープドポリシリコン膜
１２１を選択酸化させて選択酸化膜１２６を形成する。
このとき、シリコン窒化膜１２２の端部に選択酸化膜１
２６の端部が侵入し、バーズビーク１２７が形成され
る。
【００１１】工程４（図１１参照）：シリコン窒化膜１
２２を除去する。次に、ドライエッチング法を用い、選
択酸化膜１２６をエッチング用マスクとして、ドープド
ポリシリコン膜１２１及びシリコン酸化膜１０５をエッ
チングし、浮遊ゲート電極１１１を形成する。このと
き、選択酸化膜１２６の端部にはバーズビーク１２７が
形成されているため、浮遊ゲート電極１１１の上縁部は
バーズビーク１２７の形状に沿って尖鋭になる。
２２を除去する。次に、ドライエッチング法を用い、選
択酸化膜１２６をエッチング用マスクとして、ドープド
ポリシリコン膜１２１及びシリコン酸化膜１０５をエッ
チングし、浮遊ゲート電極１１１を形成する。このと
き、選択酸化膜１２６の端部にはバーズビーク１２７が
形成されているため、浮遊ゲート電極１１１の上縁部は
バーズビーク１２７の形状に沿って尖鋭になる。
【００１２】前記したように、メモリセルからデータを
消去するときには、浮遊ゲート電極１１１に蓄積されて
いるキャリアを制御ゲート電極１１３へ移動させる。こ
のとき、その尖鋭部からキャリアが飛び出しやすくな
り、キャリアの移動が効率的に行われる。尚、ドライエ
ッチング法を用いてドープドポリシリコン膜１２１をエ
ッチングする際に、シリコン基板１０１の表面にはポリ
マー層及びダメージ層１２８が形成される。
消去するときには、浮遊ゲート電極１１１に蓄積されて
いるキャリアを制御ゲート電極１１３へ移動させる。こ
のとき、その尖鋭部からキャリアが飛び出しやすくな
り、キャリアの移動が効率的に行われる。尚、ドライエ
ッチング法を用いてドープドポリシリコン膜１２１をエ
ッチングする際に、シリコン基板１０１の表面にはポリ
マー層及びダメージ層１２８が形成される。
【００１３】工程５（図１２参照）：フッ酸をエッチン
グ液とするウェットエッチング法を用いてシリコン基板
１０１の表面を洗浄し、ポリマー層及びダメージ層１２
８を除去する。 工程６（図１３参照）：熱酸化法を用い、上記の工程で
形成されたデバイスの全面にシリコン酸化膜１２９を形
成する。次に、ＣＶＤ法を用い、シリコン酸化膜１２９
上にシリコン酸化膜１３０を形成する。この各酸化膜１
２９、１３０でシリコン酸化膜１１２が構成される。
グ液とするウェットエッチング法を用いてシリコン基板
１０１の表面を洗浄し、ポリマー層及びダメージ層１２
８を除去する。 工程６（図１３参照）：熱酸化法を用い、上記の工程で
形成されたデバイスの全面にシリコン酸化膜１２９を形
成する。次に、ＣＶＤ法を用い、シリコン酸化膜１２９
上にシリコン酸化膜１３０を形成する。この各酸化膜１
２９、１３０でシリコン酸化膜１１２が構成される。
【００１４】工程７（図７参照）：上記の工程で形成さ
れたデバイスの全面に減圧ＣＶＤ法を用いてポリシリコ
ン膜を形成し、そのポリシリコン膜をパターニングして
制御ゲート電極１１３を形成する。次に、浮遊ゲート電
極１１１及び制御ゲート電極１１３をイオン注入用マス
クとして、シリコン基板１０１に不純物をイオン注入す
ることで、ソース領域１０２及びドレイン領域１０３を
形成する。
れたデバイスの全面に減圧ＣＶＤ法を用いてポリシリコ
ン膜を形成し、そのポリシリコン膜をパターニングして
制御ゲート電極１１３を形成する。次に、浮遊ゲート電
極１１１及び制御ゲート電極１１３をイオン注入用マス
クとして、シリコン基板１０１に不純物をイオン注入す
ることで、ソース領域１０２及びドレイン領域１０３を
形成する。
【００１５】
【発明が解決しようとする課題】従来例にあっては、浮
遊ゲート電極１１１をドープドポリシリコン膜１２１か
ら加工している。ドープドポリシリコン膜１２１は、Ｃ
ＶＤ法により形成されるが、このような方法で形成され
たドープドポリシリコン膜１２１は、その結晶粒径が比
較的大きいために、表面状態が滑らかでないので、この
ドープドポリシリコン膜１２１から形成される浮遊ゲー
ト電極１１１の表面状態も滑らかでなくなる。特に、浮
遊ゲート電極１１１の前記尖鋭部の先端が結晶粒により
微細な凹凸状となっているので、データの消去時、浮遊
ゲート電極１１１から制御ゲート電極１１３にキャリア
を引き抜く際に、尖鋭部の中でも局所的にキャリアが放
出され、介在する前記シリコン酸化膜１１２に局所的に
ストレスが加わって、経時的にこの部分が劣化し、デバ
イス特性が低下する問題がある。
遊ゲート電極１１１をドープドポリシリコン膜１２１か
ら加工している。ドープドポリシリコン膜１２１は、Ｃ
ＶＤ法により形成されるが、このような方法で形成され
たドープドポリシリコン膜１２１は、その結晶粒径が比
較的大きいために、表面状態が滑らかでないので、この
ドープドポリシリコン膜１２１から形成される浮遊ゲー
ト電極１１１の表面状態も滑らかでなくなる。特に、浮
遊ゲート電極１１１の前記尖鋭部の先端が結晶粒により
微細な凹凸状となっているので、データの消去時、浮遊
ゲート電極１１１から制御ゲート電極１１３にキャリア
を引き抜く際に、尖鋭部の中でも局所的にキャリアが放
出され、介在する前記シリコン酸化膜１１２に局所的に
ストレスが加わって、経時的にこの部分が劣化し、デバ
イス特性が低下する問題がある。
【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、長期にわたって良好な
デバイス特性を保持することのできる半導体装置を提供
することにある。
れたものであって、その目的は、長期にわたって良好な
デバイス特性を保持することのできる半導体装置を提供
することにある。
【００１７】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、熱処理によって非晶質状態から多結
晶化されたシリコン膜によってトランジスタのゲート電
極を形成したものである。また、請求項２に記載の半導
体装置の製造方法は、熱処理によって非晶質状態から多
結晶化されたシリコン膜をＥＥＰＲＯＭ又はＥＰＲＯＭ
のメモリセルの浮遊ゲート電極の形成材料として用いた
ものである。
装置の製造方法は、熱処理によって非晶質状態から多結
晶化されたシリコン膜によってトランジスタのゲート電
極を形成したものである。また、請求項２に記載の半導
体装置の製造方法は、熱処理によって非晶質状態から多
結晶化されたシリコン膜をＥＥＰＲＯＭ又はＥＰＲＯＭ
のメモリセルの浮遊ゲート電極の形成材料として用いた
ものである。
【００１８】また、請求項３に記載の半導体装置の製造
方法は、前記メモリセルが更に、制御ゲート電極を有
し、浮遊ゲート電極内のキャリアを制御ゲート電極内に
引き抜くことにより、データの消去動作を行うものであ
る。また、請求項４に記載の半導体装置の製造方法は、
前記熱処理が、急速加熱処理であるものである。
方法は、前記メモリセルが更に、制御ゲート電極を有
し、浮遊ゲート電極内のキャリアを制御ゲート電極内に
引き抜くことにより、データの消去動作を行うものであ
る。また、請求項４に記載の半導体装置の製造方法は、
前記熱処理が、急速加熱処理であるものである。
【００１９】また、請求項５に記載の半導体装置の製造
方法は、前記急速加熱処理法として、ＲＴＡ法を用いた
ものである。すなわち、急速加熱処理によって非晶質状
態から多結晶化されたシリコン膜は、当初から多結晶状
態のシリコン膜に比べて、結晶粒径が細かく、これをゲ
ート電極の形成材料として用いることにより、表明状態
が滑らかなゲート電極を得ることができる。
方法は、前記急速加熱処理法として、ＲＴＡ法を用いた
ものである。すなわち、急速加熱処理によって非晶質状
態から多結晶化されたシリコン膜は、当初から多結晶状
態のシリコン膜に比べて、結晶粒径が細かく、これをゲ
ート電極の形成材料として用いることにより、表明状態
が滑らかなゲート電極を得ることができる。
【００２０】
【発明の実施の形態】本発明を具体化した実施形態を以
下に詳述する。尚、本実施形態の製造方法が従来形態と
異なるのは、図１における浮遊ゲート電極３の構造であ
り、ここでは、浮遊ゲート電極３を形成するまでの工程
（図８〜図１１に該当する工程）のみを説明する。尚、
従来形態と同様の箇所には同じ符号を用い、その詳細な
説明を省略する。
下に詳述する。尚、本実施形態の製造方法が従来形態と
異なるのは、図１における浮遊ゲート電極３の構造であ
り、ここでは、浮遊ゲート電極３を形成するまでの工程
（図８〜図１１に該当する工程）のみを説明する。尚、
従来形態と同様の箇所には同じ符号を用い、その詳細な
説明を省略する。
【００２１】図２〜図５は、本実施形態におけるスプリ
ットゲート型メモリセルの浮遊ゲート電極の製造プロセ
スを順次示したものである。 工程Ａ（図２参照）：熱酸化法を用い、ｐ型単結晶シリ
コン基板１０１上にシリコン酸化膜（ＳｉＯ2）１０５
を形成する。次に、シリコン酸化膜１０５上に非晶質シ
リコン膜１（膜厚２０００Å）を形成する。
ットゲート型メモリセルの浮遊ゲート電極の製造プロセ
スを順次示したものである。 工程Ａ（図２参照）：熱酸化法を用い、ｐ型単結晶シリ
コン基板１０１上にシリコン酸化膜（ＳｉＯ2）１０５
を形成する。次に、シリコン酸化膜１０５上に非晶質シ
リコン膜１（膜厚２０００Å）を形成する。
【００２２】前記非晶質シリコン膜１の形成方法には、
以下の方法がある。 １）減圧ＣＶＤ法を用いる方法：減圧ＣＶＤ法で非晶質
シリコン膜を形成するには、モノシラン（ＳｉＨ4）又
はジシラン（Ｓｉ2Ｈ5）の熱分解を用いる。モノシラン
を用いた場合、処理温度が５５０℃以下では非晶質、６
２０℃以上では多結晶となる。
以下の方法がある。 １）減圧ＣＶＤ法を用いる方法：減圧ＣＶＤ法で非晶質
シリコン膜を形成するには、モノシラン（ＳｉＨ4）又
はジシラン（Ｓｉ2Ｈ5）の熱分解を用いる。モノシラン
を用いた場合、処理温度が５５０℃以下では非晶質、６
２０℃以上では多結晶となる。
【００２３】２）プラズマＣＶＤ法を用いる方法：プラ
ズマＣＶＤ法で非晶質シリコン膜を形成するには、プラ
ズマ中でのモノシラン又はジシランの熱分解を用いる。 実際の工程では、上記１）の方法を採用し、使用ガス：
モノシラン、温度：５００℃の条件で、非晶質シリコン
膜１を形成している。そして、イオン注入法を用い、非
晶質シリコン膜１にリンイオン（Ｐ+）を注入する。
ズマＣＶＤ法で非晶質シリコン膜を形成するには、プラ
ズマ中でのモノシラン又はジシランの熱分解を用いる。 実際の工程では、上記１）の方法を採用し、使用ガス：
モノシラン、温度：５００℃の条件で、非晶質シリコン
膜１を形成している。そして、イオン注入法を用い、非
晶質シリコン膜１にリンイオン（Ｐ+）を注入する。
【００２４】工程Ｂ（図３参照）：ＲＴＡ（Rapid Ther
mal Annealing）法を用い、熱源：Ｘｅアークランプ
（又は、ハロゲンランプ）、温度：１０００℃（パイロ
メーター又は熱電対）、雰囲気：窒素、時間：３０秒の
条件で、急速熱処理を行う。これにより、膜中のリンイ
オンが活性化されると共に、非晶質シリコン膜１が、ド
ープドポリシリコン膜２に変質する。
mal Annealing）法を用い、熱源：Ｘｅアークランプ
（又は、ハロゲンランプ）、温度：１０００℃（パイロ
メーター又は熱電対）、雰囲気：窒素、時間：３０秒の
条件で、急速熱処理を行う。これにより、膜中のリンイ
オンが活性化されると共に、非晶質シリコン膜１が、ド
ープドポリシリコン膜２に変質する。
【００２５】工程Ｃ（図４参照）：ドープドポリシリコ
ン膜２上にシリコン窒化膜１２２をパターン形成する。
そして、シリコン窒化膜１２２を酸化防御膜として用い
るＬＯＣＯＳ法により、ドープドポリシリコン膜２を選
択酸化させて選択酸化膜１２６を形成する。このとき、
シリコン窒化膜１２２の端部に選択酸化膜１２６の端部
が侵入し、バーズビーク１２７が形成される。
ン膜２上にシリコン窒化膜１２２をパターン形成する。
そして、シリコン窒化膜１２２を酸化防御膜として用い
るＬＯＣＯＳ法により、ドープドポリシリコン膜２を選
択酸化させて選択酸化膜１２６を形成する。このとき、
シリコン窒化膜１２２の端部に選択酸化膜１２６の端部
が侵入し、バーズビーク１２７が形成される。
【００２６】工程Ｄ（図５参照）：シリコン窒化膜１２
２を除去する。次に、ドライエッチング法を用い、選択
酸化膜１２６をエッチング用マスクとして、ドープドポ
リシリコン膜２をエッチングし、浮遊ゲート電極３を形
成する。尚、本実施形態にあっては、非晶質シリコン膜
１を多結晶化するための急速加熱処理法としてＲＴＡ法
を用いたが、高速昇温が可能な抵抗加熱炉を用いて急速
加熱長時間する手法を用いてもよい。
２を除去する。次に、ドライエッチング法を用い、選択
酸化膜１２６をエッチング用マスクとして、ドープドポ
リシリコン膜２をエッチングし、浮遊ゲート電極３を形
成する。尚、本実施形態にあっては、非晶質シリコン膜
１を多結晶化するための急速加熱処理法としてＲＴＡ法
を用いたが、高速昇温が可能な抵抗加熱炉を用いて急速
加熱長時間する手法を用いてもよい。
【００２７】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極からのキャリアの移動が円滑に行われるので、
周辺部材に無理なストレスが加わりにくく、長期にわた
って良好なデバイス特性を保持することのできる半導体
装置を提供することができる。
ート電極からのキャリアの移動が円滑に行われるので、
周辺部材に無理なストレスが加わりにくく、長期にわた
って良好なデバイス特性を保持することのできる半導体
装置を提供することができる。
【図１】本発明の実施形態におけるスプリットゲート型
メモリセルの断面図である。
メモリセルの断面図である。
【図２】本発明の実施形態におけるスプリットゲート型
メモリセルの製造過程を説明するための断面図である。
メモリセルの製造過程を説明するための断面図である。
【図３】本発明の実施形態におけるスプリットゲート型
メモリセルの製造過程を説明するための断面図である。
メモリセルの製造過程を説明するための断面図である。
【図４】本発明の実施形態におけるスプリットゲート型
メモリセルの製造過程を説明するための断面図である。
メモリセルの製造過程を説明するための断面図である。
【図５】本発明の実施形態におけるスプリットゲート型
メモリセルの製造過程を説明するための断面図である。
メモリセルの製造過程を説明するための断面図である。
【図６】従来形態におけるスタックトゲート型メモリセ
ルの断面図である。
ルの断面図である。
【図７】従来形態におけるスプリットゲート型メモリセ
ルの断面図である。
ルの断面図である。
【図８】従来形態におけるスプリットゲート型メモリセ
ルの製造過程を説明するための断面図である。
ルの製造過程を説明するための断面図である。
【図９】従来形態におけるスプリットゲート型メモリセ
ルの製造過程を説明するための断面図である。
ルの製造過程を説明するための断面図である。
【図１０】従来形態におけるスプリットゲート型メモリ
セルの製造過程を説明するための断面図である。
セルの製造過程を説明するための断面図である。
【図１１】従来形態におけるスプリットゲート型メモリ
セルの製造過程を説明するための断面図である。
セルの製造過程を説明するための断面図である。
【図１２】従来形態におけるスプリットゲート型メモリ
セルの製造過程を説明するための断面図である。
セルの製造過程を説明するための断面図である。
【図１３】従来形態におけるスプリットゲート型メモリ
セルの製造過程を説明するための断面図である。
セルの製造過程を説明するための断面図である。
１ 非晶質シリコン ２ ドープドポリシリコン膜 ３ 浮遊ゲート電極 １１３制御ゲート電極
Claims (5)
- 【請求項１】 熱処理によって非晶質状態から多結晶化
されたシリコン膜によってトランジスタのゲート電極を
形成したことを特徴とする半導体装置の製造方法。 - 【請求項２】 熱処理によって非晶質状態から多結晶化
されたシリコン膜をＥＥＰＲＯＭ又はＥＰＲＯＭのメモ
リセルの浮遊ゲート電極の形成材料として用いたことを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記メモリセルは更に、制御ゲート電極
を有し、浮遊ゲート電極内のキャリアを制御ゲート電極
内に引き抜くことにより、データの消去動作を行うこと
を特徴とした請求項１又は２に記載の半導体装置の製造
方法。 - 【請求項４】 前記熱処理は、急速加熱処理であること
を特徴とした請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項５】 前記熱処理法として、ＲＴＡ法を用いた
ことを特徴とする請求項４に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123492A JPH09307007A (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123492A JPH09307007A (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307007A true JPH09307007A (ja) | 1997-11-28 |
Family
ID=14861976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8123492A Pending JPH09307007A (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452316B1 (ko) * | 1997-12-31 | 2005-04-06 | 삼성전자주식회사 | 비휘발성 반도체 소자 제조방법 |
| KR100477821B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
-
1996
- 1996-05-17 JP JP8123492A patent/JPH09307007A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477821B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| KR100452316B1 (ko) * | 1997-12-31 | 2005-04-06 | 삼성전자주식회사 | 비휘발성 반도체 소자 제조방법 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |