JPH05136425A

JPH05136425A - 再結晶化浮動ゲートを有する電気的に変更可能な単一トランジスタ不揮発性半導体記憶装置

Info

Publication number: JPH05136425A
Application number: JP3305425A
Authority: JP
Inventors: Iee Biingu; ビイング・イエー; C Jenk Chin; チン・シー・ジエンク
Original assignee: SILICON SUTOORITSUJI TECHNOL I; SILICON SUTOORITSUJI TECHNOL Inc; Silicon Storage Technology Inc
Current assignee: SILICON SUTOORITSUJI TECHNOL I; SILICON SUTOORITSUJI TECHNOL Inc; Silicon Storage Technology Inc
Priority date: 1991-10-24
Filing date: 1991-10-24
Publication date: 1993-06-01

Abstract

(57)【要約】（修正有）【目的】再結晶化浮動ゲートを有する電気的に変更可能
な単一トランジスタ不揮発性半導体記憶装置の提供。【構成】記憶セル１０の第１導電型基板１２内に、チャ
ネル区域１８を有するソース１６及びドレーン区域１
４、第１の絶縁層２０を設定する。浮動ゲート２２を、
静電容量を最大化すべく、チャネル区域の一部分とドレ
ーン区域の一部分を覆って伸長させる。第２の絶縁層２
５には、浮動ゲートに至近で隣接する側壁部分とを覆う
上部壁部分を持たせ、フォーラー・ノーダイムのトンネ
ル効果で突き抜ける厚さとする。制御ゲート２９には、
電気的に結合される２つの部分を持たせる。第１の部分
２４は、第１絶縁層を覆い、第２絶縁層の側壁に至近で
隣接させる。第２の部分２６は、浮動ゲートとの静電容
量を最小化すべく、第２絶縁層の上部壁部分を覆って配
列する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的にプログラム化
及び消去が可能な、単一トランジスタの記憶装置に関す
る。

【０００２】

【従来の技術】電気的に変更可能な不揮発性半導体記憶
装置は当技術分野では公知である。例えば、アメリカ合
衆国特許第４，２０３，１５８号を参照して欲しい。か
かる装置において、電気的な変更能力は、浮動ゲートと
シリコン基板との間の薄膜誘電体を通しての電荷のフォ
ーラー・ノーダイムのトンネル効果(Fowler-Nordheim t
unneling) によって達成される。典型的には、この薄膜
誘電体は１００オングストローム以下の厚さの酸化層で
ある。かかる装置では、各記憶地点ごとに浮動ゲート・
トランジスタ及び別の選択トランジスタが必要である。
したがって、各記憶地点又はセルに必要なトランジスタ
の数が多いために、セルは必然的に大きくなる。更に、
シリコン基板と浮動ゲートとの間の薄膜誘電体に関連す
る信頼性と生産性の問題がもう１つの短所となる。

【０００３】アメリカ合衆国特許第４，２７４，０１２
号及びアメリカ合衆国特許第４，５９９，７０６号で
は、浮動ゲートとその他の多結晶シリコン・ゲートとの
間の電荷のフォーラー・ノーダイムのトンネル効果の機
構を通して浮動ゲート上に電荷を蓄積することにより、
薄膜酸化層トンネル素子の信頼性と生産性の問題を克服
する方法を模索している。電荷のトンネル効果は、比較
的厚い重合酸化層を通してのものである。厚い酸化層
（アメリカ合衆国特許第４，２０３，１５８号で開示さ
れている酸化層よりも厚いもの）を通してのトンネル効
果は、多結晶シリコン浮動ゲートの表面上の粗さで局地
的に強められた電界によって可能になる。このトンネル
効果酸化層は浮動ゲートと基板との間のトンネルよりも
遥かに厚いので、信頼性が高く生産し易いとされてい
る。しかし、かかる形式の装置には通常、３層の多結晶
シリコン層が必要であるため、製造が難しくなる。これ
に加えて、プログラム化の際に極めて高い電圧が必要で
あり、酸化層の結合には厳重な制御を要する。

【０００４】紫外線（ＵＶ）光線処理を適用することに
よって変更できる、典型的にはＥＰＲＯＭとして周知
の、電気的にプログラム化が可能な装置は、当技術分野
では公知である。しかし、消去にはＵＶ光線の適用によ
る記憶装置全体の消去が必要である。

【０００５】ＭＮＯＳ構造(Vol. 12, Solid State elec
tronics)について、スイッチング速度を高め、記憶アレ
イ中の各セルに対して独立の選択トランジスタの必要を
なくすために、１９６９年にディル及びトゥ−ムズ(Dil
l and Toombs) によってホット・エレクトロン注入法が
提案された。

【０００６】最近では、アメリカ合衆国特許第４，６９
８，７８７号において、あたかもＥＰＲＯＭのようであ
り、かつＥＥＰＲＯＭのように消去可能な装置が開示さ
れている。かかる装置では、各セルに対して１個のトラ
ンジスタしか要しないが、プログラム化のために大きな
電流を必要とするため、プログラム化及び消去のための
チップ上での高電圧の利用が困難になると考えられてい
る。更に、かかる装置では、装置の動作中に厳格な分布
のプログラム化及び消去しきい値を必要とするので、低
い生産歩留まりしか得られないと考えられている。

【０００７】

【課題を解決するための手段】本発明では、電気的にプ
ログラム化及び消去が可能な記憶装置を開示している。
記憶装置には複数の記憶場所がある。複数の行アドレス
線路、複数の桁アドレス線路、及び共通線路がこれら複
数の記憶場所に対して与えられている。複数の行アドレ
ス線路の１つと複数の桁アドレス線路の１つとの各組み
合わせによって、複数の記憶場所の異なる１つが決定さ
れる。記憶場所の各々は、共通線路に結合されているソ
ースと、複数の桁アドレス線路の関連する１つに結合さ
れているドレーンと、複数の行アドレス線路の関連する
１つに結合されているゲートとを有する、単一のトラン
ジスタから成る。浮動ゲートが、制御ゲートとソースと
ドレーンとの間に配置され、静電容量によってドレーン
に結合されている。行アドレス及び桁アドレス線路の関
連する１つが共通線路の電圧よりも高い第１の所定の電
圧に上昇させられた時に、急激な電圧降下によって発生
されるホット・エレクトロンを浮動ゲートに注入するた
めの手段が具えられている。行アドレスの関連する１つ
に対して印加される電圧は、桁アドレスの関連する１つ
に対して印加される電圧よりも高い。更に、浮動ゲート
から制御ゲートへフォーラー・ノーダイムのトンネル効
果の電荷を誘起するための手段が具えられている。トン
ネル効果は、桁アドレスの関連する１つが行アドレスの
関連する１つよりも高い第２の所定の電圧に上昇させら
れた時に生じる。

【０００８】

【実施例】図１を参照すると、電気的に変更可能な不揮
発性単一トランジスタ記憶セル１０が示されている。セ
ル１０は、シリコンのような半導体基板１２から成る。
基板１２は、１つの実施例では、酸化の水準によって、
５Ω−ｃｍから５０Ω−ｃｍまでの範囲の典型的なドー
ピング・レベルのシリコン基板で良い。（セル１０の製
造方法については後に詳しく論じる。）基板１２内に
は、チャネル区域１８を間に有するソース区域１６とド
レーン区域１４とを設定する。ソース区域１６とチャネ
ル区域１８とドレーン区域１４とを覆って、７０オング
ストロームから２００オングストローム程度の厚さで絶
縁材料の第１の層２０を配列する。第１層２０は、２酸
化シリコン、窒化シリコン、又は酸窒化シリコンから作
られる絶縁材料で良い。第１層２０を覆って、浮動ゲー
ト２２を配列する。浮動ゲート２２は、チャネル区域１
８の一部とドレーン区域１４の一部とを覆って配置す
る。浮動ゲート２２は、多結晶シリコンのゲートで良い
が、１つの実施例では再結晶化シリコンのゲートであ
る。第２の絶縁層２５には、浮動ゲート２２を覆って配
列される第１の部分２４と、浮動ゲート２２に隣接して
配置される第２の部分２６が具えられている。第２層２
５の第１の部分２４（上部壁２４）は、絶縁材料である
が、１０００オングストロームから３０００オングスト
ローム程度の厚さの２酸化シリコン、窒化シリコン、又
は酸窒化シリコンで良い。第２層２５の第１の部分２６
（側壁２６）は、これもまた絶縁材料であるが、１５０
オングストロームから１２００オングストローム程度の
厚さの２酸化シリコン、窒化シリコン、又は酸窒化シリ
コンで良い。制御ゲート２９には、２つの部分が具えら
れている。すなわち、これらは、第２層２５の側壁２６
を覆って配列されている第１の部分２８と、第１層２０
を覆って配列され、第２層２５の側壁２６に隣接してい
る第２の部分３０である。制御ゲート２９の第２部分３
０は、ソース区域１６の一部とチャネル区域１８の一部
とを覆って伸長している。

【０００９】セル１０の寸法は、使用される工程によっ
て決まる。したがって、第１層２０、側壁２６、及び上
部壁２４についての上述の寸法は、説明のための例に過
ぎない。更に、第１層２０及び第２層２５の材料もま
た、説明のための例に過ぎない。しかし、セル１０の寸
法は、概して、ソース区域１６から発する電子が急激な
電圧降下を検知することで浮動ゲート２２上に注入され
るような寸法でなければならない。（セル１０の動作原
理の特徴的な機構については、後に詳しく説明する）。
更に、セル１０の寸法は、浮動ゲート２２からの電荷を
フォーラー・ノーダイムのトンネル効果の機構によって
制御ゲート２９上へ第２層２５を突き抜けて移動させる
ような寸法でなければならない。セル１０の動作の特徴
的な形態は以下のとおりである。

【００１０】最初に、セル１０の消去を望む際には、ド
レーン１４とソース１６とに対して接地電位を印加す
る。＋１５Ｖ程度の高い正電位電圧を制御ゲート２９に
対して印加する。制御ゲート２９へと第２層２５をトン
ネルで突き抜けるフォーラー・ノーダイムのトンネル効
果の機構によって、浮動ゲート２２上の電荷が誘起さ
れ、浮動ゲート２２は正電位に充電される。

【００１１】選択的なセル１０をプログラム化すること
を望む際には、ソース区域１６に対して接地電位を印加
する。制御ゲート２９によって決定されるＭＯＳ構造の
しきい値の近傍の正電位電圧（約＋１Ｖ程度）を制御ゲ
ート２９に対して印加する。＋１２Ｖ程度の高い正電位
電圧をドレーン区域１４に対して印加する。ソース区域
１６によって発生される電子が、ソース区域１６からド
レーン区域１４に向かって若干逆転されたチャネル区域
１８を突き抜けて流れる。制御ゲート２９が側壁２６と
会う区域に電子が達すると、電子は、側壁２６の空隙に
よって決定される表面区域を横切る、ほぼドレーン電圧
に等しい急激な電圧降下に見舞われる。電子は、加速し
て、加熱し、第１絶縁層２０を突き抜けて浮動ゲート２
２上に注入される。

【００１２】浮動ゲート２２上への電子の注入は、充電
された浮動ゲート２２がホット・エレクトロンを発生す
るための高い表面電圧をその下に維持できなくなるまで
続く。この時点で、浮動ゲート２２中の電子又は負電荷
によって、ソース区域１６から浮動ゲート２２上への電
子の流れが「断」にされる。

【００１３】最後に、読出し周期において、ソース区域
１６に対して接地電位を印加する。それぞれ＋１Ｖ及び
＋５Ｖのような在来のトランジスタの読出し電圧を、ド
レーン区域１４及び制御ゲート２９に対して印加する。
浮動ゲート２２が正電位に充電（すなわち、浮動ゲート
２２が放電）されたならば、浮動ゲート２２の直下にあ
るチャネル区域１８が導通状態にされる。制御ゲート２
９が読出し電圧に上昇させられると、第２部分３０の直
下にあるチャネル区域１８の区域もまた導通状態にさ
れ、ドレーン区域１４からソース区域１６に対して電流
が流れるようになる。これが、状態「１」である。

【００１４】他方、浮動ゲート２２が負電位に充電され
たならば、浮動ゲート２２の直下にあるチャネル区域１
８が若干導通状態にされるか、若しくは完全に遮断状態
になる。たとえ制御ゲート２９及びドレーン区域１４が
読出し電圧に上昇させられても、浮動ゲート２２の直下
にあるチャネル区域１８の部分を通して僅かの電流しか
流れないか、若しくは全く流れない。この場合、電流
は、状態「１」での電流と比較して非常に少ないか、若
しくは皆無である。この方法によって、セル１０は状態
「０」でプログラム化されるべく検知される。

【００１５】図２を参照すると、記憶装置４０が示され
ている。記憶装置４０には、記憶セルのアレイ５０が具
えられている。装置４０上の周辺回路には、在来の、行
アドレス複号化回路５２と、桁アドレス複号化回路４２
と、検知増幅器回路４４と、出力緩衝増幅器回路４６
と、入力緩衝増幅器回路４８とが含まれている。これら
の在来方式の回路は、先行技術の諸周辺装置に対応する
ものである。

【００１６】記憶アレイ５０に対する各セル１０のソー
ス、ドレーン、及びゲートの相互結合は以下のようにな
っている。すなわち、各記憶セル１０のソース１６の総
ては共通ソース線路を通して相互に結合されている。同
一桁中の各セル１０のドレーン１４は、相互に結合され
ている。したがって、桁１８ａには左端桁中の各セル１
０からのドレーンが結合されている。複数の桁１８（ａ
からｚ）は、桁アドレス複号化器４２に結合されてい
る。同一行中の各記憶セル１０のゲート２８は相互に結
合されている。したがって、行信号線路６２ａは、上端
行中の各記憶セル１０のゲート２８に結合されている。
複数の行６２（ａからｚ）は、行アドレス複号化器５２
に付与されている。

【００１７】記憶アレイ５０の操作に際して、消去状態
が望まれる場合には、複数の桁アドレス線路１８（ａか
らｚ）を総て接地電位にする。共通ソース線路１６もま
た、接地電位にする。複数の行アドレス線路６２（ａか
らｚ）は総て、＋１５Ｖのような正電位にする。この方
法によって、記憶アレイ５０中の記憶セル１０の総てが
消去される。記憶アレイ５０中の選ばれた行のみを消去
する際には、特定の行線路、例えば６２ｍを＋１５Ｖの
ような正電位に上昇させ、残りの行アドレスは接地電位
のままにする。この方法によって、行６２ｍ中にある記
憶セルのみが消去される。

【００１８】その後、記憶セル１０を選択的にプログラ
ム化するために、以下のようにプログラム化が行われ
る。すなわち、共通ソース線路１６を再び接地電位にす
る。プログラム化されるべき特定の記憶セル１０に結合
されている特定の行線路６２ｍを＋１Ｖにする。選択さ
れていない行アドレス線路６２（ａからｌ、ｎからｚ）
を接地電位にする。選択された特定の記憶セル１０の行
アドレス線路６２ｍを＋１２Ｖのような正電位にする。
選択されていない桁アドレス線路１８（ａからｌ、ｎか
らｚ）を接地電位にする。

【００１９】選択された記憶セル１０の種々の接点への
供給電圧は、以下のようにする。すなわち、ドレーン１
４を＋１２Ｖにし、ソース１６を接地電位にし、ゲート
２８を＋１Ｖにする。これにより、前に論じたように選
択された記憶セル１０のプログラム化が行われる。

【００２０】選択されていない記憶セル１０への供給電
圧は、以下のような電圧で良い。すなわち、行アドレス
線路６２ｍ中の選択された記憶セル１０に対しては、ソ
ース１６を接地電位にし、ドレーン１４を接地電位に
し、ゲート２８を＋１Ｖにする。この状態で、ドレーン
１４はソース１６の電位と同電位であるので、制御ゲー
ト２９の下で電子はソース１６からチャネル区域１８を
通って浮動ゲート２２上に移動しない。

【００２１】同一桁１８ｍの中の記憶セル１０に対して
は、種々の区域への印加電圧は、以下のようにする。す
なわち、ソース１６を接地電位にし、ドレーン１４を＋
１２Ｖにし、制御ゲート２８を接地電位にする。この構
成により、ドレーン１４はソース１６よりも高い正電位
になっているが、制御ゲート２８の下には誘起されたチ
ャネルは存在しない。したがって、ソース１６から制御
ゲート２８へと、第１絶縁層２０を突き抜けての浮動ゲ
ート２２への電子の流れは存在しない。

【００２２】最後に、選択された記憶セル１０のように
は同一行６２ｍ、又は同一桁１８ｍ中にない記憶セルに
関しては、記憶セル１０の種々の区域への供給電圧を以
下のようにする。すなわち、ソース１６を接地電位に
し、ゲート２８を接地電位にし、ドレーン１４を接地電
位にする。この構成により、電子の流れは勿論全く生じ
ない。

【００２３】最後に、読出し操作が望まれる際には、共
通ソース線路１６を接地電位にする。選択された記憶セ
ル１０に付与されている、選択された桁アドレス線路１
８ｍを＋２Ｖにする。選択された記憶セル１０に結合さ
れている、選択された行アドレス線路６２ｍを＋５Ｖに
する。かくして、選択された記憶セル１０を読み出すこ
とができる。

【００２４】動作原理基板１２をＰ型、ソース区域１６及びドレーン区域１４
を導電性であると仮定すると、以下の事柄が成り立つ。

【００２５】消去ソース区域１６及びドレーン区域１４には、例えば接地
電位といった、等しい基準電圧を与える。制御ゲート２
８を、ソース１６及びドレーン１４に対して与えられて
いる基準電圧よりも高い所定の電圧V _eまで上昇させ
る。浮動ゲート２２からボディ１２及びドレーン１４へ
の強い結合によって、浮動ゲート２２と制御ゲート２８
との間の大きな電圧降下が生じる。この電圧降下によっ
て、次に、フォーラー・ノーダイムのトンネル効果の機
構によって、電子が浮動ゲート２２から制御ゲート２８
へとトンネルで突き抜ける。このトンネル効果は、浮動
ゲート２２の表面上の局地的に強められた電界によって
生じる。この電界の局地的な増強は、典型的にシリコン
で作られている浮動ゲート２２の平滑でない粒子寸法、
又は浮動ゲート２２の粗さによるものである。またこれ
は、正常な設計過程で合目的的に作り出された鋭い縁に
もよる。正の電荷が浮動ゲート２２上に次第に累積す
る、すなわち、電子が浮動ゲート２２から制御ゲート２
８へとトンネルで突き抜けると、この電圧降下が大きな
フォーラー・ノーダイムのトンネル効果の量を維持でき
なくなるまで、浮動ゲート２２と制御ゲート２８との間
の大きな電圧降下は減少し続ける。V _Xと標識されてい
る浮動ゲート２２と制御ゲート２８との間のこの最後の
電圧降下の時点において、浮動ゲート２２上の総合的な
正の電荷＋Q _fgは、第１桁まで以下の方程式によって表
されると見積もられる。すなわち、C _fcを浮動ゲート２
２と制御ゲート２８との間の静電容量、C _fbを浮動ゲー
ト２２とボディ１２との間の静電容量、C _fdを浮動ゲー
ト２２とドレーン１４との間の静電容量として、 V _fg = (V _e-V_x -V _ie)*(C_fc+C_fb+ C _fd) かつ、V _eを消去電圧として、 V _ie = V _e* C _fc/(C _fc +C_fb+ C _fd) もしC _fcが総合的な静電容量(C_fc +C _fb+C _fd) よりも
小さいならば、V _ieはV _e及びV _xと比較して非常に小
さい。したがって、正の浮動電荷を以下の方程式によっ
て近似できる。すなわち、 Q _fg = (V _e-V_x)*(C_fc+C_fb+ C _fd) 事実、好ましい実施例において、C _fcを最小化し、C _fb
を最大化することが望ましい。したがって、第２絶縁層
２５を覆う制御ゲート２９の第２部分２８の量を最小化
しなければならない。同様にして、ドレーン１４を直接
覆う浮動ゲート２２の量を最大化する。

【００２６】プログラムセル１０をが消去し、浮動ゲート２２を正に充電した
後、ソース区域１６及び制御ゲート２８を接地電位に維
持する。選択された記憶セル１０のドレーン１４の電圧
を接地電位より高い所定の電圧V _pに上昇させる。浮動
ゲート２２の下にある誘導された電荷によって、浮動ゲ
ート２２の下にある誘導されたチャネルに沿って、ドレ
ーンの電位は浮動ゲート２２が側壁２６と会う区域へと
伝播する。浮動ゲート２８は以下の方程式で与えられる
電位に近付く。すなわち、V _pをプログラム化電圧とし
て、 V _fg = (q _fg+C_fd* V _p+C_fb* V _p)/(C_fc+C_fb+C_fd) もし、制御ゲート２８が接地電位より僅かに高く、しき
い値に近い電圧V_tに上昇され、制御ゲート２８の直下
にあるチャネル区域１８が若干導通状態になると、しき
い値以下の電子の流れがソース１６からドレーン１４へ
と流れ始める。この電流は弱めに逆転されたチャネルを
通して流れる。制御ゲート２８の第１部分３０が第２絶
縁層２５の側壁２６と会う区域に電子が達すると、電子
は、ドレーンの電圧にほぼ等しい、制御ゲート２８と浮
動ゲート２２との間にある空隙によって決定される表面
区域を横切る、急激な電圧降下に見舞われる。電子は、
加速し、加熱する。電子の一部は、浮動ゲート２２から
の静電吸引力によって、第１絶縁層２０を突き抜けて浮
動ゲート２２に注入される。この過程は、浮動ゲート２
２上の正電荷が注入された電子によって中和されるまで
続き、浮動ゲート２２の電圧は浮動ゲート２２の直下に
ある誘起された表面チャネルを維持できなくなるまで低
下し続ける。

【００２７】浮動ゲート２２の下にある電荷キャリヤは
最早ドレーン電圧によって使い果たされており、浮動ゲ
ート２２の下には深い枯渇区域（図１中に点線で示され
ている）が形成されている。この枯渇区域によって、C
_fbがC _fd及びC _fcと比較して無視できる程度に小さくな
る。したがって、浮動ゲートを以下の方程式で近似でき
る。すなわち、 V _fg = (Q _fg+C_fd* V _p)/(C_fc+C_fd) 浮動ゲート２２の下にある表面電位が、ホット・エレク
トロンを誘起するのに十分な程度に高い、浮動ゲート２
２と制御ゲート２８との間にある空隙によって決定され
る表面区域を横切る電圧低下を維持できる限り、ホット
・エレクトロンの注入は継続し、負の電荷は次第に浮動
ゲート２２上に蓄積する。浮動ゲート２２上の電圧は、
V _y'になってホット・エレクトロンの注入電流が無視で
きる程度に小さくなるまで減少する。この結果、プログ
ラム化周期が完了する。

【００２８】プログラム化後の浮動ゲート上の総合的な
負の電荷は、第１桁まで以下の方程式で近似できる。す
なわち、 V _ip = (C _fc*V_t +C _fd*V_p)/(C_fc+C_fd) が、電荷
を持たない時の浮動ゲートの電位であるとして、 -Q_fg = (V _y' - V_ip) * (C_fc+C_fd) 浮動ゲート２２と制御ゲート２８との間にある空隙によ
って決定される表面区域を横切って誘起される高い電界
のために、ホット・エレクトロン発生の効率は非常に高
い。更に、浮動ゲートからの垂直の吸引的な電界がある
ので、ホット・エレクトロンの浮動ゲート上への注入効
率もまた非常に高い。その結果、プログラム化の電流を
非常に低い水準に維持することができる。この電流は、
ドレーン及び制御ゲートの両方で高い電圧を必要とし、
ＭＯＳトランジスタを飽和電流で動作させる在来のＥＰ
ＲＯＭのプログラム化で用いられる電流よりも遥かに少
ない。かくして、チップ上の充電ポンプを具える記憶ア
レイ５０に対して、高い電圧を供給することが可能であ
る。

【００２９】読出し記憶セル１０又は記憶アレイ５０の状態は、在来の方法
によって検知できる。ソース１６を接地電位に維持す
る。ドレーン１４を、典型的には＋２Ｖの、プログラム
化のための電圧よりも遥かに低い読出し電圧に維持す
る。

【００３０】１つの事例では、もし浮動ゲート２２が正
電位に充電されると、制御ゲート２８の直下にあるチャ
ネル区域１８が正常に導通状態になる。制御ゲート２８
の第１部分３０の下にあるチャネル区域１８を導通状態
にすべく、制御ゲート２８を、消去中の電圧よりも低い
電圧である読出し電圧、すなわち＋５Ｖに上昇させる
と、ドレーン１４からソース１６へと電流が流れる。こ
の方法により、記憶セル１０が消去状態にあるか、若し
くは「１」状態にあるかを検知することができる。

【００３１】他方、もし浮動ゲート２２が負電位に充電
されると、制御ゲート２８の直下にあるチャネル区域１
８は弱めに導通状態になるか、若しくは完全な遮断状態
になる。したがって、制御ゲート２８及びドレーン区域
１４を読出し電圧に上昇させ、制御ゲート２８の第１部
分３０の直下にあるチャネル区域１８を導通状態にして
も、制御ゲート２８の下にあるチャネル区域１８は導通
状態にならず、その結果、チャネル１８を通る電流は消
去の「１」状態と比較して非常に少ないか、若しくは全
く流れない。この状態において、記憶セル１０がプログ
ラム化の「０」状態にあることが検知される。

【００３２】妨害の分析ＥＥＰＲＯＭ記憶セル１０で構成される記憶アレイ５０
には、読出し若しくは書込みの何れにおいても、浮動ゲ
ート２２上の電荷を漏洩させる、望ましくない高電圧ス
トレスがある。本発明の記憶セル１０では、この読出し
妨害及び書込み妨害現象を最少化することができる。

【００３３】記憶セル１０は浮動ゲート２２とドレーン
区域１４との間の静電容量結合が非常に強い条件下で動
作しているので、浮動ゲートの電圧は常にドレーン区域
１４の電圧に非常に近い。負若しくは正の何れに充電さ
れた条件下においても、浮動ゲート２２とドレーン区域
１４との間の電圧降下は、漏洩電流を無視できる程度に
十分に小さい。したがって、以下の分析においては浮動
ゲート２２からドレーン節１４への漏洩電流を効果的に
無視できる。

【００３４】読出し妨害の条件下で、もし浮動ゲート２
２が消去の状態、すなわち浮動ゲートが正に充電された
状態にあるならば、浮動ゲート２２と制御ゲート２８と
の間の電圧降下は小さい。これにより、漏洩電流は無視
できる程度に小さいものとなる。他方、もし浮動ゲート
２２がプログラム化の状態、すなわち負に充電された状
態にあるならば、浮動ゲート２２と制御ゲート２８との
間の電圧降下は４Ｖ乃至５Ｖ程にまで高くなる。更に、
この電圧降下は消去の状態でのバイアス電圧と同じ方向
のバイアス電圧を持つ。しかし、フォーラー・ノーダイ
ムのトンネル効果の性質では、低い電圧ではＩ−Ｖ関係
が非常に急峻な曲線で特徴付けられる。これは、粗い多
結晶シリコンの表面から注入されるフォーラー・ノーダ
イムのトンネル効果の電流に関して特に成立する。記憶
装置の有効寿命期間中の総合的な漏洩電荷が記憶状態を
プログラム化の「０」状態から消去の「１」状態へと転
換してしまう程大きくならないように、このセルの動作
条件を設計することができる。

【００３５】書込み妨害の条件において、消去の状態下
で、選択されていないセルは常に、３つの節、すなわち
ソース１６と、制御ゲート２８と、ドレーン節１４との
総てが接地電位となる条件にある。したがって、この条
件下では妨害はない。

【００３６】しかし、プログラム化の状態下では、浮動
ゲートが正に充電され、ドレーン節１４がプログラム化
の電圧に上昇された時、選択されていないセルには最悪
の妨害条件が生じる。かかる条件下では、浮動ゲートの
電圧は以下の方程式で決定される。すなわち、 V _fg = (Q _fg+C_fd* V _p+ C _fb* V _p)/(C_fc+ C _fb+C_fd) かくして、選択されていないセルに関して接地電位とな
っている浮動ゲート２２と制御ゲート２８とを横切って
降下する電圧は、プログラム化電圧V _pよりも数Ｖ高く
できる。しかし、バイアス電圧の極性は消去の動作のバ
イアス電圧の極性と逆になっている。多結晶シリコンの
表面の粗さによって、逆方向のバイアスになっているフ
ォーラー・ノーダイムのトンネル効果の電流が現れる
が、これは順方向のバイアスになっているトンネル効果
の電流よりも数桁小さい。多結晶シリコンの粗表面から
発散される電流に関するフォーラー・ノーダイムのＩ−
Ｖ特性が非対象であることから、記憶セル１０の有効寿
命期間中のこの妨害電流による総合的な電荷の損失を最
少化し、無視できる程度にするように、セル１０の動作
条件を設計することができる。

【００３７】製造方法前に論じたように、好ましい実施例では、浮動ゲート２
２は再結晶化したシリコン・ゲートである。この再結晶
化シリコン・ゲート２２は以下のようにして形成するこ
とができる。

【００３８】図３Ａを参照すると、再結晶化シリコン・
ゲートを具えた記憶セル１０の製作方法の第１段階の断
面図が示されている。第１絶縁層２０又はゲート酸化層
２０をシリコン基板１２上で成長させる。その後、多結
晶シリコン２２又は非晶質シリコン２２を第１絶縁層２
０上に配列する。そこで、多結晶シリコン２２又は非晶
質シリコン２２にシリコン窒化層７０を被せる。このシ
リコン窒化層７０は在来のＣＶＤ(Chemical Vapor depo
sition) 工程によって堆積させることができる。図３Ａ
の構造体をその後、例えば１１００°Ｃから１２００°
Ｃの長時間の熱周期に晒す。この熱周期により、多結晶
シリコン又は非晶質シリコン２２は焼きなまされ、再結
晶化シリコン又は単結晶化に近いシリコンが形成され
る。この焼なまし工程は単結晶化シリコンができるまで
進める必要はない。この再結晶化工程で生じるシリコン
２２の粒子寸法が電荷注入素子の寸法に比較して大幅に
大きい限り、電荷注入素子は基本的に単結晶化シリコン
になる。言い換えると、この再結晶化工程によって層２
２が多連結の結晶化シリコンが構成されていれば、単結
晶化シリコンの各々が電荷注入素子の寸法に比して大き
い限り、この再結晶化工程は成功である。焼なまし工程
は記憶セル１０の製造の初期に行われるので、比較的高
い温度で、比較的長時間にわたって処理することができ
る。勿論、焼なまし工程が十分長ければ、単結晶の浮動
ゲート２２が作り出される。

【００３９】再結晶化シリコン層２２の縁に沿って電荷
注入区域を設定するためには、以下の２つの方法の中の
１つを用いることができる。

【００４０】その第１の方法は、最終的な浮動ゲート２
２を設定する場所でシリコン窒化層７０を選択的に開く
ことである（図３Ｂを参照のこと）。

【００４１】この場所で露出シリコン窒化層７０を除去
する（図３Ｃを参照のこと）。

【００４２】その後、レジスト・マスクを除去する（図
３Ｄを参照のこと）。

【００４３】これにより、再結晶化シリコン２２が露出
する。この露出再結晶化シリコン２２を一定の厚さ、例
えば２０００オングストロームまで酸化させる（図４Ａ
を参照のこと）。これにより、シリコン窒化層７０の境
界地点で鳥のくちばし(bird's beak) に似た形の酸化層
７２が形成される。この「鳥のくちばし」の形成は、Ｌ
ＯＣＯＳ界酸化工程(LOCOS Field Oxidization Proces
s) （公知の在来の工程）後の「鳥のくちばし」の形成
と同じ理由によるものである。酸化層７２の下の酸化さ
れていない再結晶化シリコン２２によって、「尖った曲
線型("curved-upshape") 」が現れる。酸化されていな
い再結晶化シリコン２２が頂点に達する地点に、電荷注
入地域が決定される。

【００４４】ここで、シリコン窒化層７０をエッチング
で除去する。再結晶化シリコン層２２の酸化部分は変化
しない状態にとどまる（図４Ｂを参照のこと）。

【００４５】ここで異方性シリコン・エッチング工程、
すなわち反応性イオン・エッチングを、酸化層７２の直
下ではない露出した再結晶化シリコン層２２に適用する
（図４Ｃを参照のこと）。これにより、最終的な再結晶
化浮動ゲート２２が酸化層７２の下に設定される。

【００４６】再結晶化シリコン層２２の再結晶化された
縁の尖った曲線部分によって、電荷注入区域が形成され
る。図４Ｃ中では、再結晶化シリコンに沿って整列する
縁がそれである。尖った形で設定されたこの電荷注入縁
によって、電子のトンネル効果発生の確率が最高にされ
る。この結果、浮動ゲート２２から制御ゲート２９への
適正に設定されたトンネル効果用縁が浮動ゲート２２に
具えられることになる。

【００４７】再結晶化シリコン層２２の縁に沿って電荷
注入区域を設定する第２の方法は、以下のようにして行
うことができる。

【００４８】再結晶化シリコン層２２に選択的なエッチ
ングを施して真直ぐな側壁を有する浮動ゲート２２を設
定する。

【００４９】その後、再結晶化浮動ゲート２２を或る厚
さまで酸化させた後、酸化層を等方的にエッチングで除
去する。

【００５０】ここで、再結晶化浮動ゲート２２をもう一
度望みの酸化層の厚さまで酸化させる。効果的な電荷注
入器として使用するための望みの形状が角の地点に形成
されるまで、浮動ゲートを或る厚さまで酸化させ酸化層
を等方的にエッチングで除去する段階を反復する。単結
晶シリコンへの長時間の酸化段階による、結晶縁（１０
０）及び表面（１１０）によって設定される尖った角の
形状の形成については、１９８２年６月１９日付けの電
気化学学会誌の１２８７ページ(Journal of the Electr
ochemical Society, page 1287, June 19, 1982)中に報
告されている。

【００５１】再結晶化浮動ゲート２２上に高耐圧のトン
ネル効果用誘電体を成長させ、電荷捕捉及び誘電体欠陥
を低減するために、上記の方法を以下のように継続す
る。

【００５２】浮動ゲート２２を覆って熱酸化層７４を或
る厚さまで成長させる（図４Ｄを参照のこと）。

【００５３】Ｎ_２又はＡｒをキャリア気体として用いる
希釈ＮＨ_３で、高温、例えば８００°Ｃより高い温度で
酸化層７４を熱的に焼きなますことによって、酸化層７
４の窒化を行う。これにより、酸窒化膜が形成される。
この酸窒化膜では結晶化基板中での電子捕捉が熱酸化層
よりも一層少ない。

【００５４】最後に、任意選択的な段階として、酸窒化
膜に対して追加的な酸化を施しても良い。これは、ピン
・ホールを遮蔽することにより欠陥密度を減らすと共
に、残りの酸窒化膜について酸化抑制層となることに役
立つ。この窒化及び最終的酸化の条件を適正に設定する
ことにより、酸窒化膜は、電子捕捉のない、極めて良好
な誘電無欠性、すなわち電子捕捉が少なく、欠陥密度が
低く、耐電圧が高く、トンネル効果電圧及び破壊電圧に
関して厳密な分布を有するといった性質を示すものとな
る。

【００５５】最後に、第２絶縁層２５である酸窒化層７
４を覆って、第２の多結晶シリコン層７６を堆積させ
る。第２多結晶シリコン層７６は、制御ゲート２９を形
成すべく設定する。

【００５６】終りに、記憶セル１０の製造の更に詳細な
方法について、以下に述べる。

【００５７】基礎材料は、酸化の水準によって５Ω−ｃ
ｍから５０Ω−ｃｍまでの範囲のドーピング・レベルを
有するＰ型シリコン基板であると仮定する。

【００５８】最初に、誘電体材料の第１の層をシリコン
基板上で成長させる。この層は、最終的には浮動ゲート
の下の絶縁材料になる。この材料は、酸化シリコン、窒
化シリコン、又は酸窒化シリコンで良い。この材料の厚
さは、酸化の水準によって５０オングストロームから２
００オングストロームまでの範囲のものである。

【００５９】その後、非晶質シリコン材料の層をＬＰＣ
ＶＤ(Low-Pressure Chemical VaporDeposition:低圧化
学蒸着) 工程によって堆積させる。この層の厚さは、酸
化の水準によって１０００オングストロームから２５０
０オングストロームまでの範囲のものである。

【００６０】更に、窒化シリコン材料の層をＬＰＣＶＤ
工程によって堆積させる。この窒化シリコン材料層の厚
さは、高温においてこの層が酸素拡散障壁として作用す
ることができ、なおかつ、誘起されるストレスが無視で
きる程度に低いものである。典型的な厚さの範囲は、２
００オングストロームから６００オングストロームまで
である。ここで１１５０°Ｃから１３５０°Ｃまでの温
度範囲の拡散炉を用いて、この組み合わせの構造体を焼
きなます。この焼なまし時間は、非晶質シリコンが少な
くとも数μｍの粒子寸法を有する単結晶シリコンにほぼ
転換される程度の時間である。典型的な焼なまし時間
は、焼なまし温度によって数時間から１０時間程度であ
る。この結果については図５で見ることができる。

【００６１】この構造体上にホトレジストを展張し、セ
ル間の絶縁領域を設定するために、在来の写真製版技法
でスロットを開けて窒化シリコン材料の上部を露出させ
る（図６を参照のこと）。

【００６２】ホトレジストをマスクとして用いて、ＲＩ
Ｅ(ReactiveIon Etch: 反応イオン・エッチング）のよ
うな乾燥エッチング技法で窒化再結晶化シリコン層を除
去する。このホトレジストは、在来の手段で剥離する
（図７を参照のこと）。

【００６３】以下の段階は、全般の酸化物中の鳥のくち
ばしと、全般への酸化及び継続する熱段階でのホウ素の
ドーピングの浸食とを減少させるための、任意選択の段
階である。

【００６４】すなわち、２００オングストロームから４
００オングストロームまでの窒化シリコン材料の層をＬ
ＰＣＶＤ工程によって堆積させる。この窒化シリコン層
上に１５００オングストロームから２５００オングスト
ロームまでの多結晶シリコン層を、これもまたＬＰＣＶ
Ｄ工程によって堆積させる（図７を参照のこと）。

【００６５】構造体の水平部分上の多結晶シリコンをＲ
ＩＥ過程を用いて異方的に除去することにより、多結晶
シリコン側壁スペーサを形成する（図９を参照のこ
と）。

【００６６】熱酸化過程によって、この多結晶シリコン
側壁スペーサを酸化物に転換する（図１０を参照のこ
と）。

【００６７】ＢＦ_２のチャネル停止剤の植え込みまでこ
の方法を続ける。植え込まれたイオンが窒化シリコン、
シリコン、酸化シリコンの層を突き抜けて浸透しない
で、第１マスクによって開かれていて、酸化物スペーサ
によっｔ保護されている区域のシリコン基板に対しての
み植え込まれるように、植込みエネルギーを選ぶ（図１
１を参照のこと）。以下の２つの段階もまた、任意選択
の段階である。

【００６８】すなわち、最後に、堆積した窒化層を、酸
化物スペーサで保護されていない地域から除去する。

【００６９】酸化物スペーサをＨＦ希釈剤で浸せきして
除去する（図１２を参照のこと）。

【００７０】全般への酸化物を３０００オングストロー
ムから７０００オングストロームまでの範囲に酸化によ
って成長させる（図１３を参照のこと）。

【００７１】ホトレジストを展張し、絶縁スロットに対
して直角な開口条を在来の写真製版技法で作り浮動ゲー
ト区域を設定する。ここでリンの植込みを行い、浮動ゲ
ートをドーピングする。この植込みのエネルギーは、植
込みイオンが殆ど結晶化シリコン層の内部に残存し、シ
リコン基板に浸透しない程度である。典型的な投与量
は、１×１０_１４から１×１０_１５イオン／ＣＭ_２であ
る。ホトレジストをマスクとして、ＲＩＥ過程を用いて
窒化シリコン、シリコン、酸化シリコンの積層上で窒化
シリコンの層を選択的に除去する（図１４を参照のこ
と）。

【００７２】ここで、在来の手段でホトレジストを除去
する。残っている窒化層を酸化防止マスクとして用い
て、熱酸化を成長させ、再結晶化シリコン層を酸化物に
転換させる。この酸化物の厚さは、最初の非晶質シリコ
ン層の厚さと酸化の水準によって、典型的には１０００
オングストロームから２５００オングストロームまでの
範囲である。これを行う間に、第２マスクによって決定
される窒化物の境界に沿ってシリコン上に小さな鳥のく
ちばしが形成される（図１５を参照のこと）。

【００７３】残っている窒化シリコン層を熱いリン酸の
槽の中で湿式化学エッチングによって除去する（図１６
を参照のこと）。

【００７４】酸化物をマスクとして用いて、露出した再
結晶化シリコン区域をＲＩＥ過程で選択的にエッチング
する。シリコンと窒化物との間のこのエッチングの選択
性は、尖った縁の断面を十分に確立できる程度、すなわ
ち、２０より大きくなければならない。２５より大きな
選択性を持たせるエッチングは、塩基化合物を用いるＲ
ＩＥ過程による在来のシリコン・エッチング過程で容易
に達成できる。

【００７５】捨ての酸化層を再結晶化シリコンの露出し
た側壁上に熱的に成長させる。同時に、元はシリコン窒
化物とシリコン酸化物の積層で覆われていた基板上の酸
化物の厚さを、望みの厚さまで増加させる。この厚さ
は、典型的には４００オングストロームから５００オン
グストロームまでの範囲である（図１８を参照のこ
と）。

【００７６】浮動ゲートをマスクとして、しきい値を調
整するために、選択用トランジスタを形成すべき区域
に、自動的に整列するホウ素の植込みを行う。ＨＦ溶液
中で浸せきすることにより、酸化層を部分的に除去す
る。酸化物をシリコン基板及び再結晶化シリコン側壁上
で望みの厚さに達するまで再び成長させる。これらの２
つの厚さは、ドーピングの水準と結晶の配向によって異
なる。これらの厚さは、典型的には、シリコン基板上で
３００オングストロームから５００オングストロームま
で、再結晶化シリコン側壁上で４００オングストローム
から６００オングストロームまでの範囲である。

【００７７】Ｎ_２及びＡｒをキャリヤ気体とする希釈Ｎ
Ｈ_３中で高温で、酸化物の熱的焼なましによる酸化物の
窒化を行う。温度範囲は、典型的には、８００°Ｃから
１０００°Ｃまでである。任意選択的な短時間の酸化
は、８５０°Ｃから９５０°Ｃまで温度で行う。この時
間は、酸化物の厚さを目立って増加させない程度に短
く、かつ、酸化物が成長して総てのピン・ホール欠陥を
遮蔽する程度に長くする。ここで、多結晶シリコンの層
を堆積させ、在来の手段でドープする（図１９を参照の
こと）。

【００７８】在来の写真製版及び乾式エッチング技法を
用いて多結晶シリコンのパターンを付け、浮動ゲートを
形成する（図２０を参照のこと）。

【００７９】ホトレジストを展張し、絶縁条に対して直
角な条の開口を在来の写真製版技法で行い、浮動ゲート
及びドレーン地域の部品を露出させる。ホトレジストと
浮動ゲート露出部とをマスクとして用いて、リンの植込
みを行う。この投与量は、次の熱段階においてリンのＮ
＋接合部が浮動ゲートの下で拡散し、重複するように調
整する。重複の量はドレーン結合の望みの程度によって
決定されるが、この値は酸化の程度により０．２μｍか
ら０．６μｍまでの範囲である（図２１を参照のこ
と）。

【００８０】在来の技法を用いてホトレジストを剥離す
る。ソース及びドレーン区域を形成する（図２２を参照
のこと）。

【００８１】在来の手段により、第１活性化ガラス層、
接点穴、金属配列、上部活性化、及び接合パッド層の取
付けを行い、全工程を終了する（図２３を参照のこ
と）。

【図面の簡単な説明】

【図１】図１は、電気的に変更可能な不揮発性単一トラ
ンジスタ記憶セルの側面断面図である。

【図２】図２は、図１の記憶セルのアレイを用いる記憶
装置の回路図である。

【図３】図３Ａから図３Ｄまでは、図１の記憶セルにつ
いての再結晶化浮動ゲート製作方法を示す、図１の記憶
セルの側面断面図である。

【図４】図４Ａから図４Ｅまでは、図１の記憶セルにつ
いての再結晶化浮動ゲート製作方法を示す、図１の記憶
セルの側面断面図である。

【図５】図５Ａから図５Ｃまでは、それぞれ、図１の記
憶セルの、セルの高さ方向と、積層ゲート区域と、及び
ドレーン区域とについて、記憶セルの製作方法の段階を
示す側面断面図である。

【図６】図６Ａから図６Ｃまでは、それぞれ、図１の記
憶セルの、セルの高さ方向と、積層ゲート区域と、及び
ドレーン区域とについて、記憶セルの製作方法の段階を
示す側面断面図である。

【図７】図７Ａから図７Ｃまでは、それぞれ、図１の記
憶セルの、セルの高さ方向と、積層ゲート区域と、及び
ドレーン区域とについて、記憶セルの製作方法の段階を
示す側面断面図である。

【図８】図８Ａから図８Ｃまでは、それぞれ、図１の記
憶セルの、セルの高さ方向と、積層ゲート区域と、及び
ドレーン区域とについて、記憶セルの製作方法の段階を
示す側面断面図である。

【図９】図９Ａから図９Ｃまでは、それぞれ、図１の記
憶セルの、セルの高さ方向と、積層ゲート区域と、及び
ドレーン区域とについて、記憶セルの製作方法の段階を
示す側面断面図である。

【図１０】図１０Ａから図１０Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１１】図１１Ａから図１１Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１２】図１２Ａから図１２Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１３】図１３Ａから図１３Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１４】図１４Ａから図１４Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１５】図１５Ａから図１５Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１６】図１６Ａから図１６Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１７】図１７Ａから図１７Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１８】図１８Ａから図１８Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図１９】図１９Ａから図１９Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図２０】図２０Ａから図２０Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図２１】図２１Ａから図２１Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図２２】図２２Ａから図２２Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【図２３】図２２Ａから図２２Ｃまでは、それぞれ、図
１の記憶セルの、セルの高さ方向と、積層ゲート区域
と、及びドレーン区域とについて、記憶セルの製作方法
の段階を示す側面断面図である。

【符号の説明】

１０記憶セル１２基板１４ドレーン区域１６ソース区域１８チャネル区域２０第１絶縁層２２浮動ゲート２４第１の部分２５第２絶縁層２６第２の部分２９制御ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者ビイング・イエーアメリカ合衆国、94024 カリフオルニア州ロス・アルトス・ヒル、ジヤビル・レーン 24055 (72)発明者チン・シー・ジエンクアメリカ合衆国、95133 カリフオルニア州サン・ホセ、グローサー・ドライブ 2733

Claims

【特許請求の範囲】

【請求項１】複数の記憶場所と、複数の行アドレス線
路と、複数の桁アドレス線路と、１つの共通線路とを有
する電気的にプログラム化及び消去が可能な記憶装置で
あって、該複数の行アドレス線路の１つと該複数の桁ア
ドレス線路の１つとの各組み合わせによって該複数の記
憶場所の異なる１つが設定され、更に該複数の記憶場所
の各々が単一のトランジスタから成り、該単一トランジ
スタが、該共通線路に結合されるソースと、該複数の桁アドレス線路の関連している１つに結合され
るドレーンと、該複数の行アドレス線路の関連している１つに結合され
る制御ゲートと、該制御ゲートと該ドレーン及び該ソースとの間に配置さ
れ、該ドレーンに静電容量結合される浮動ゲートと、該桁アドレス及び行アドレス線路の関連している線路が
該共通線路の電圧より高い第１の所定の電圧に上昇され
た時に、該１つの関連している桁アドレス線路に印加さ
れる電圧を該１つの関連している行アドレス線路に印加
される電圧よりも高くして、急激な電圧降下によって発
生されるホット・エレクトロンを該浮動ゲートに注入す
るための装置と、該関連している行アドレス線路が該関連している桁アド
レス線路の電圧より高い第２の所定の電圧に上昇された
時に、該浮動ゲートから該制御ゲートへの電荷のフォー
ラー・ノーダイムのトンネル効果を誘起するための装置
とから成る、記憶装置。
【請求項２】請求項１に記載の記憶装置であって、前
記注入装置及び前記誘起装置が、前記浮動ゲートと前記ドレーンとの間に高い静電容量を
与えるための、誘電率と厚さを有する、該浮動ゲートと
該ドレーンとの間に配置される第１の絶縁材料の層と、該浮動ゲートと前記制御ゲートとの間に最小の静電容量
を与え、これらの間にフォーラー・ノーダイムのトンネ
ル効果を生じさせるための、誘電率と厚さを有する、該
浮動ゲートと該制御ゲートとの間に配置される第２の絶
縁材料の層とから成る、記憶装置。
【請求項３】電気的にプログラム化及び消去が可能な
記憶装置であって、第１の導電性の形の半導体基板と、第２の導電性の形の、間にチャネル区域を有する、該基
板中の第１及び第２の隔置された区域と該基板を該第
１、第２、及びチャネル区域を含めて覆って配列され
る、第１の絶縁層と、該チャネル区域と該第２区域との静電容量を最大化すべ
く、該第１絶縁層を覆って配列され、該チャネル区域の
一部分と該第２区域の一部分とを覆って伸長する導電性
の浮動ゲートと、該浮動ゲートを覆って配列され、該浮動ゲートに隣接
し、電荷のフォーラー・ノーダイムのトンネル効果で該
浮動ゲートを突き抜けることを可能にする厚さを有する
第２の絶縁層と、該第１絶縁層を覆って配列され、該浮動ゲートから隔置
され、該第２絶縁層に隣接し、該第１区域を覆って伸長
する第１の区画と、該浮動ゲートとの静電容量結合を最
少化すべく該第２絶縁層を覆って配列される第２の区画
との、電気的に接続された２つの区画を有する導電性の
制御ゲートとから成る、記憶装置。
【請求項４】前記第１絶縁層が、シリコン酸化物、シ
リコン窒化物、若しくはシリコン酸窒化物で、７０オン
グストロームから２００オングストローム程度の厚さで
ある、請求項３に記載の記憶装置。
【請求項５】前記浮動ゲートに隣接する前記第２絶縁
層が、シリコン酸化物、シリコン窒化物、若しくはシリ
コン酸窒化物で、１５０オングストロームから１２００
オングストローム程度の厚さである、請求項３に記載の
記憶装置。
【請求項６】複数の記憶場所と、複数の行アドレス線
路と、複数の桁アドレス線路と、１つの共通線路とを有
する電気的にプログラム化及び消去が可能な記憶装置で
あって、該複数の行アドレス線路の１つと該複数の桁ア
ドレス線路の１つとの各組み合わせによって該複数の記
憶場所の異なる１つを設定し、更に、該共通線路に結合
されるソースと、該複数の桁アドレス線路の関連してい
る１つに結合されるドレーンと、該複数の行アドレス線
路の関連している１つに結合される制御ゲートと、そこ
での電荷を蓄積するための浮動ゲートとを有し、該ドレ
ーンと制御ゲートとに該浮動ゲートが静電容量的に結合
されている、単一のトランジスタから該複数の記憶場所
の各々が成る記憶装置を動作させる方法において、該方
法が、該共通線路に対して接地電位を印加し、該複数の記憶場所の該第１記憶場所に関連している第１
の複数の桁アドレス線路に対して接地電位を印加し、該複数の記憶場所の該第１記憶場所に関連している第１
の複数の行アドレス線路に対して第１の正電位を印加す
ることによって、各々の該記憶場所にある該浮動ゲート
上の電荷をフォーラー・ノーダイムのトンネル効果で突
き抜けることで各々の該記憶場所にある該制御ゲートへ
転送させることによって該複数の記憶場所の第１の記憶
場所を消去し、該共通線路に対して接地電位を印加し、該複数の記憶場所の第２記憶場所に関連している第２の
複数の桁アドレス線路に対して第２の正電位を印加し、該複数の記憶場所の第２記憶場所に関連している第２の
複数の行アドレス線路に対して、該第２正電位よりも低
い第３の正電位を印加することによって、各々の該記憶
場所のソースからの電子を急激な電圧降下によって発生
されるホット・エレクトロンによって該浮動ゲートへ転
送させることによって消去される該複数の記憶場所の該
第１記憶場所から該複数の記憶場所の第２の記憶場所を
選択的にプログラム化する段階から成る、記憶装置動作
方法。
【請求項７】電気的にプログラム化及び消去が可能な
記憶装置を製造する方法であって、基板を設定し、該基板を覆って誘電体材料の第１の層を成長させ、該第１層を覆って多結晶シリコン又は非晶質シリコンの
層を堆積させ、該シリコン層を保護材料で被覆し、該シリコン層を焼きなまして再結晶化シリコンを形成
し、該保護材料の一部分を除去して浮動ゲート区域を設定
し、該浮動ゲート区域上にマスキング用酸化物を成長させ、該保護材料の残存の部分、及びその下の再結晶化シリコ
ンを除去し、該浮動ゲート及び該基板を覆って第２の誘電体材料の層
を堆積させ、制御ゲートをパターン化して形成し、該基板中にドレーン及びソース区域を設定する段階から
成る、記憶装置製造方法。
【請求項８】請求項７記載の記憶装置製造方法であっ
て、前記第２誘電体材料層堆積段階が、前記シリコン酸化物の窒化を行って窒酸化物膜の層を形
成することから更に成る、記憶装置製造方法。
【請求項９】請求項７記載の記憶装置製造方法であっ
て、前記保護材料被覆段階が、シリコン窒化物の層を堆積させることから更に成る、記
憶装置製造方法。
【請求項１０】請求項７記載の記憶装置製造方法であ
って、前記保護材料残存部分除去段階が、ホトレジストの層を堆積させ、該ホトレジストの一部分を除去して前記保護材料を露出
させ、該ホトレジストの一部分をマスクとして残存させた状態
で該ホトレジストを除去し、該ホトレジストの残存部分を除去することから更に成
る、記憶装置製造方法。
【請求項１１】請求項７記載の記憶装置製造方法であ
って、前記マスキング用酸化物成長段階の後に、該マスキング用酸化物の一部分を除去し、前記制御ゲート区域中にドープ剤を植え込むことから更
に成る、記憶装置製造方法。
【請求項１２】半導体集積回路装置中に電界隔離界を
作製する方法であって、基板を設定し、該基板を覆って誘電体材料の第１の層を成長させ、該誘電体材料第１層を覆って多結晶シリコンの第１の層
を堆積させ、該シリコン第１層を第１の保護層で被覆し、該第１保護層中でマスク材料を用いて隔離区域をパター
ン化し、露出して露出隔離区域を形成し、側壁を有する積層を残して該第１層の多結晶シリコンを
該露出隔離区域から除去し、該マスク材料を除去し、第２の保護層を堆積させ、多結晶シリコンの第２の層を堆積させ、該積層側壁の周囲以外の総ての場所で多結晶シリコン第
２層を除去し、該積層に隣接する多結晶シリコン第２層をシリコン酸化
物のスペーサに転換し、該シリコン酸化物スペーサで保護されている場所以外の
総ての隔離区域中の場所にチャネル停止植込み剤を植え
込み、該酸化物スペーサで保護されていない地域から該第２保
護層を除去し、該シリコン酸化物スペーサを除去し、該積層に隣接して全般的な領域の酸化物を熱的に成長さ
せ、残りの該第１保護層及び多結晶シリコンを除去する段階
から成る、電界隔離作製方法。
【請求項１３】前記保護層がシリコン窒化物である、
請求項１２記載の電界隔離作製方法。
【請求項１４】複数の記憶場所と、複数の行アドレス
線路と、複数の桁アドレス線路と、１つの共通線路とを
有する電気的にプログラム化及び消去が可能な記憶装置
であって、該複数の行アドレス線路の１つと該複数の桁
アドレス線路の１つとの各組み合わせによって該複数の
記憶場所の異なる１つが設定され、更に該複数の記憶場
所の各々が単一のトランジスタから成り、該単一トラン
ジスタが、該共通線路に結合されるソースと、該複数の桁アドレス線路の関連している１つに結合され
るドレーンと、該複数の行アドレス線路の関連している１つに結合され
る制御ゲートと、該制御ゲートと該ドレーン及び該ソースとの間に配置さ
れ、該ドレーンに静電容量結合される再結晶化された浮
動ゲートと、該桁アドレス及び行アドレス線路の関連している線路が
該共通線路の電圧より高い第１の所定の電圧に上昇され
た時に、該桁アドレス線路の関連している１つに印加さ
れる電圧を該行アドレス線路の関連している１つに印加
される電圧よりも高くして、急激な電圧降下によって発
生されるホット・エレクトロンを該浮動ゲートに注入す
るための装置と、該関連行アドレス線路が該関連桁アドレス線路の電圧よ
り高い第２の所定の電圧に上昇された時に、該浮動ゲー
トから該制御ゲートへの電荷のフォーラー・ノーダイム
のトンネル効果を誘起するための装置とから成る、記憶
装置。
【請求項１５】請求項１４に記載の記憶装置であっ
て、該注入装置及び該誘起装置が、前記浮動ゲートと前記ドレーンとの間に高い静電容量を
与えるための、誘電率と厚さを有する、該浮動ゲートと
該ドレーンとの間に配置される第１の絶縁材料の層と、該浮動ゲートと前記制御ゲートとの間に最小の静電容量
を与え、これらの間のフォーラー・ノーダイムのトンネ
ル効果を可能にするための、誘電率と厚さを有する、該
浮動ゲートと該制御ゲートとの間に配置される第２の絶
縁材料の層とから成る、記憶装置。
【請求項１６】前記絶縁材料第２層がシリコン酸窒化
物でである、請求項１５に記載の記憶装置。
【請求項１７】電気的にプログラム化及び消去が可能
な記憶装置であって、第１の導電性の形の半導体基板と、第２の導電性の形の、間にチャネル区域を有する、該基
板中の第１及び第２の隔置された区域と該第１、第２、
及びチャネル区域を含めて該基板を覆って配列される第
１の絶縁層と、該第１絶縁層を覆って配列され、該チャネル区域と該第
２区域との静電容量を最大化すべく該チャネル区域と該
第２区域の部分とを覆って伸長する単結晶の導電性の浮
動ゲートと、該浮動ゲートを覆って配列され、該浮動ゲートに隣接す
る、電荷がフォーラー・ノーダイムのトンネル効果で突
き抜けることが可能な厚さを有する第２の絶縁層と、該第１絶縁層を覆って配列され、該浮動ゲートから隔置
され、該第２絶縁層に隣接し、該第１区域の一部分を覆
って伸長する第１の区画と、該浮動ゲートとの静電容量
結合を最少化すべく該第２絶縁層を覆って配列される第
２の区画との、電気的に接続された２つの部分を有する
導電性の制御ゲートとから成る、記憶装置。
【請求項１８】前記第１絶縁層が、シリコン酸化物、
シリコン窒化物、若しくはシリコン酸窒化物で、７０オ
ングストロームから２００オングストローム程度の厚さ
である、請求項１７に記載の記憶装置。
【請求項１９】前記浮動ゲートを覆う前記第２絶縁層
が、シリコン酸化物、シリコン窒化物、若しくはシリコ
ン酸窒化物で、１５０オングストロームから１２００オ
ングストローム程度の厚さである、請求項１７に記載の
記憶装置。
【請求項２０】前記単結晶浮動ゲートが再結晶化され
た浮動ゲートである、請求項１７に記載の記憶装置。
【請求項２１】ドレーンと、ソースと、上に電荷を蓄
積するための浮動ゲートと、制御ゲートとを有する電気
的蓄積装置であって、該浮動ゲートが、基板中にソース、ドレーン、及びチャネル区域を設定
し、該基板を覆って絶縁材料の第１の層を形成し、該第１層を覆って非単結晶シリコンを堆積させ、該シリコンに保護材料を被せ、該シリコンを焼きなまして再結晶化シリコンを形成し、該再結晶化シリコンから該浮動ゲートを設定することに
よって形成される再結晶化ゲートであることから成る改
良を施した、記憶装置。
【請求項２２】前記保護材料がＣＶＤシリコン窒化物
である、請求項２１に記載の記憶装置。
【請求項２３】電気的にプログラム化及び消去が可能
な記憶装置であって、半導体材料の基板と、間にチャネル区域を有する、該基板中の第１及び第２の
隔置された区域と該基板を覆って配置される第１の絶縁
層と、該第１絶縁層を覆う単結晶の導電性の浮動ゲートと、該浮動ゲートを覆う第２の絶縁層と、該第２絶縁層を覆う導電性の制御ゲートとから成り、該第２絶縁層が、該浮動ゲートと該制御ゲートとの間で
フォーラー・ノーダイムのトンネル効果によって電荷を
突き抜けさせる厚さを有する記憶装置。
【請求項２４】前記第２絶縁層がシリコン窒化物であ
る、請求項２３に記載の記憶装置。
【請求項２５】前記浮動ゲートが、前記第１絶縁層上
に単結晶シリコン又は非晶質シリコンを堆積させること
と、該シリコン層を保護材料で被覆することと、該シリ
コン層を焼きなまして再結晶化シリコンを形成すること
と、該再結晶化シリコン中に浮動ゲートを形成すること
によって形成される、請求項２３に記載の記憶装置。
【請求項２６】前記第１及び第２の区域がそれぞれソ
ース及びドレーンである、請求項２３に記載の記憶装
置。
【請求項２７】隔離されたゲートから、若しくは隔離
されたゲートに対して、誘電体材料をトンネルで突き抜
けて電荷を転送するための電荷注入半導体ゲートを半導
体集積回路装置中に形成する方法であって、基板を設定し、該基板上に多結晶シリコン又は非晶質シリコンの層を堆
積させ、該層を保護材料で被覆し、該層を焼きなまして再結晶化シリコンを形成し、該層中で再結晶化シリコンの縁に沿って電荷注入区域を
設定して、該層を導電性とし、該層上にトンネル効果誘電体材料を成長させ、該誘電体材料上に該隔離ゲートを形成する段階から成
る、電荷注入半導体ゲート形成方法。
【請求項２８】請求項２７に記載の電荷注入半導体ゲ
ート形成方法であって、前記電荷注入区域設定段階が、前記保護材料の一部に選択的にエッチングを施して前記
再結晶化シリコンを露出し、該露出再結晶化シリコンを酸化させて該シリコン酸化物
と該保護材料との境界に沿って該電荷注入区域を有する
シリコン酸化物の層を形成し、該保護材料を除去して該再結晶化シリコンの他の部分を
露出し、該再結晶化シリコンの該他の部分に異方的にエッチング
を施すことからから更に成る、電荷注入半導体ゲート形
成方法。
【請求項２９】請求項２８に記載の電荷注入半導体ゲ
ート形成方法であって、前記電荷注入区域設定段階が、前記シリコン酸化物を除去する段階から更に成る、電荷
注入半導体ゲート形成方法。
【請求項３０】請求項２７に記載の電荷注入半導体ゲ
ート形成方法であって、前記電荷注入区域設定段階が、ａ）前記再結晶化シリコンの一部分に選択的にエッチン
グを施して該電荷注入区域を形成し、ｂ）該電荷注入区域が形成されるまで、ｉ）該再結晶化シリコンの該一部分の一定の厚さを酸化
させてシリコン酸化物を形成し、ｉｉ）該シリコン酸化物に等方的にエッチングを施す段
階を反復する段階から更に成る、電荷注入半導体ゲート
形成方法。
【請求項３１】請求項３０に記載の電荷注入半導体ゲ
ート形成方法であって、前記電荷注入区域設定段階が、前記再結晶化シリコンに選択的にエッチングを施す前に
前記保護材料を除去することから更に成る、電荷注入半
導体ゲート形成方法。
【請求項３２】請求項２７に記載の電荷注入半導体ゲ
ート形成方法であって、前記成長段階が、望みの厚さまでシリコン酸化物を成長させ、該シリコン酸化物の窒化を実施して酸窒化物の膜を形成
することから更に成る、電荷注入半導体ゲート形成方
法。
【請求項３３】請求項３２に記載の電荷注入半導体ゲ
ート形成方法であって、前記窒化実施段階が、キャリヤ気体を伴うＮＨ_３を用いて高温で前記シリコン
酸化物を熱的に焼きなますことから更に成る、電荷注入
半導体ゲート形成方法。
【請求項３４】前記高温が８００°Ｃより高い、請求
項３３に記載の電荷注入半導体ゲート形成方法。
【請求項３５】請求項３４に記載の電荷注入半導体ゲ
ート形成方法であって、前記酸窒化物膜を酸化する段階から更に成る、電荷注入
半導体ゲート形成方法。