KR101071387B1 - 플래시 메모리 디바이스 - Google Patents

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Abstract

반도체 디바이스의 제조방법에서, 게이트 옥사이드 층(60)이 실리콘 기판(62) 위에 제공된다. 제 1 폴리실리콘 층(64)이 게이트옥사이드 층(60) 위에 제공되어, 유전체 층(66)이 제 1 폴리실리콘 층(64) 위에 제공되고, 그리고 제 2 폴리실리콘 층(68)이 유전체 층(66) 위에 제공된다. 적절한 마스크를 사용하여, 실리콘 기판(62)을 노출하도록 제 2 폴리실리콘 층(68)과, 유전체 층(66)과, 제 1 폴리실리콘 층(64)과 그리고 게이트 옥사이드 층(60)을 식각하여 이들의 일부분을 제거하여 실리콘 기판(62) 위에 스택 게이트 구조(72)를 형성하는 식각 단계가 수행된다. 스택 게이트 구조(72) 위에 얇은 옥사이드 층(80)을 형성하도록 급속 열적 어닐링이 짧은 시간 동안(예컨대, 10-20초)에 수행된다. 그 다음, 금속 열적 어닐링에 의해 형성된 옥사이드 층(80) 위에 또 다른 옥사이드 층(82)이 증착된다.

Description

플래시 메모리 디바이스{FLASH MEMORY DEVICES}
본 발명은 일반적으로 반도체 디바이스에 관한 것이고, 더욱 상세하게는 플래시 메모리 디바이스의 성능 개선에 관한 것이다.
프로그램가능 메모리 셀(programmable memory cell) 타입은 통상적으로 플래시 메모리 셀로 불린다. 이러한 플래시 메모리 셀은 실리콘 기판 내에 형성된, 혹은 실리콘 기판의 우물(well) 내에 형성된 소스 및 드레인을 포함한다. 플래시 메모리 셀은 실리콘 기판 위에 형성된 스택 게이트 구조를 포함한다. 스택 게이트 구조 아래의 실리콘 기판 영역은 플래시 메모리 셀의 채널 영역으로 알려져 있다.
플래시 메모리 셀의 스택 게이트 구조는 옥사이드 층에 의해 분리된 한 쌍의 폴리실리콘 구조들을 포함한다. 폴리실리콘 구조 중 하나는 부동 게이트로서 기능하고, 또 다른 폴리실리콘 구조는 플래시 메모리 셀에 대한 제어 게이트로서 기능한다. 부동 게이트를 실리콘 기판으로부터 분리하는 옥사이드 층은 일반적으로 터널 옥사이드 층으로 불린다. 이러한 타입의 메모리 셀은 1987년 10월 6일에 등록된 Mukherjee등의 제목 "Single Transistor Electrically Programmable Memory Device and Method"인 미국 특허 번호 4,698,787에 도시되고 설명된다.
플래시 메모리 셀에 대한 프로그래밍 동작은 플래시 메모리 셀의 드레인에 상대적으로 큰 정전압(constant voltage)을 인가하고 제어 게이트에 조금 더 큰 전압을 인가하는 것을 포함한다. 이러한 프로그래밍 동작 동안에, 플래시 메모리 셀의 소스는 제어 게이트와 드레인에 인가된 전압에 대해서 0 전압이나 접지(ground) 레벨로 유지시킨다. 프로그래밍 동작의 시점에서, 제어 게이트에 인가된 높은 정전압은 부동 게이트의 전위를 높은 레벨로 증가시킨다. 부동 게이트의 이러한 높은 전위는 채널 영역을 통해 부동하는 전자들을 끌어당긴다. 이러한 상태에서, 충분히 큰 운동 에너지를 갖는 채널 영역의 전자들은 터널 옥사이드 층을 통해 부동 게이트로 주입된다. 이러한 현상은 일반적으로 핫 캐리어(hot carrier) 프로그래밍 혹은 핫 캐리어 주입으로 불린다. 성공적인 프로그래밍 동작은 부동 게이트로 충분한 숫자의 전자가 주입되어 플래시 메모리 셀에 대해 필요한 임계 전압을 얻는 것을 포함한다. 임계 전압은 플래시 메모리 셀에 대해 읽기 동작(read operation)을 하는 동안에 채널 영역을 통해 전도를 야기하도록, 플래시 메모리 셀의 제어 게이트에 인가되어야만 하는 전압이다.
수많은 셀을 포함하는 전형적인 메모리 어레이에서, 셀은 제어 게이트에 대략 9-10V, 드레인에 대략 5V의 프로그래밍 전압을 인가하고, 그리고 소스를 접지시킴으로써 프로그램될 수 있다. 이러한 전압은 핫 전자가 드레인 공핍(depletion) 영역으로부터 부동 게이트로 주입되도록 한다. 프로그래밍 전압을 제거하면, 주입된 전자는 부동 게이트에 트랩(trap)되고, 내부에 음 전하를 생성하여 셀의 임계를 대략 4V보다 큰 값으로 증가시킨다.
제어 게이트에 대략 5V를 인가하고, 드레인이 연결되는 비트라인에 대략 1V 를 인가하고, 소스를 접지시킨 다음, 비트라인 전류를 감지함으로써 셀이 읽기(read)될 수 있다. 만약 셀이 프로그램되어 있고 임계 전압이 상대적으로 높다면(5V), 비트라인 전류는 0이거나 상대적으로 낮을 것이다. 만약 셀이 프로그램되어 있지 않거나 소거되어 있다면, 임계 전압은 상대적으로 낮고(2V), 제어 게이트 전압은 채널을 증대시키고, 그리고 비트라인 전류는 상대적으로 높을 것이다.
셀은 여러 가지 방식으로 소거될 수 있다. 하나의 방법은, 전형적으로 12V인 상대적으로 높은 전압을 소스에 인가하고, 제어 게이트를 접지시키고, 그리고 드레인을 부동(floating)하게하여 셀을 소거한다. 이는 프로그래밍 동안에 부동 게이트에 주입된 전자가 얇은 터널 옥사이드 층을 통하여 부동 게이트로부터 소스로의 Fowler-Nordheim 터널링되도록 한다. 또한, -10V 정도의 음(negative) 전압을 제어 게이트에 인가하고, 소스에 5V를 인가하고, 그리고 드레인을 부동하게하여 셀을 소거할 수 있다. 셀을 소거하는 다른 방법은 P 우물(P well)에 5V를 인가하고, 제어 게이트에 -10V를 인가하고, 소스 및 드레인을 부동하게 하는 것이다.
도 1 및 도 2는 종래 기술에 따른 전형적인 스택 게이트 구조의 형성을 도시한다. 상기 도면에 도시된 바와 같이, 터널 옥사이드를 형성할 실리콘 다이옥사이드 층(10)은 실리콘 기판(12) 위에 열적으로 성장된다. 그 다음, 폴리 실리콘 층(14)이 옥사이드 층(10) 위에 제공되고, 유전체 층(16), 예컨대 ONO 층이 폴리실리콘 층(14) 위에 제공되고, 그리고 다른 폴리실리콘 층(18)이 유전체 층(16) 위에 제공된다. 포토레지스트 층이 폴리실리콘 층(18) 위에 제공되고, 도 1에 도시된 바와 같이 패터닝(pattern)되어, 폴리실리콘 층(18) 위에 포토레지스트 층 부분(20) 을 남긴다. 그 다음, 포토레지스트 층 부분(20)을 마스크로 사용하여(도 2), 폴리실리콘 층(18)과, 유전체 층(16)과, 폴리실리콘 층(14)과, 그리고 옥사이드 층(10)을 통해 기판(12)에까지 식각을 하여, 게이트 스택(22)을 형성하도록 식각 단계가 수행되며, 상기 게이트 스택(22)은 터널 옥사이드(10A)와, 폴리실리콘 부동 게이트(14A)와, 유전체(16A)와, 그리고 폴리실리콘 워드라인(18A)을 포함한다. 그 다음, 포토레지스트 층 부분(20)이 제거된다.
공지된 바와 같이, 게이트 스택(22)을 형성하는데 사용되는 식각 단계는 게이트 옥사이드(10A)에 인접한 실리콘 기판(12)에 가우징(gouging)을 야기할 수 있으며(도2의 화살표 A와 B를 참조), 만약 이러한 상태로 남아있는다면, 상기 가우징은 디바이스의 소거 완전성과 소거 분포를 심각하게 저하할 수 있다. 이러한 문제를 축소하기 위해, 게이트 스택(22)의 상부와 측면 그리고 실리콘 기판(12)의 노출된 부분에 선주입 열적 옥사이드 층(24)(pre-implant thermal oxide)이, 예컨대 100Å의 두께로 성장되는바(도 3), 이는 실질적으로 기판(12)에서의 상술한 손상을 경감하거나 복구한다. 그 다음, 게이트 스택(22)과 게이트 스택 측면의 옥사이드 층(24)의 부분들(24A 및 24B)을 마스크로 사용하여, 디바이스의 소스 및 드레인 영역(28 및 30)을 주입하는 이온 주입(26)이 수행된다(도 4).
전형적으로, 선주입 옥사이드(24)의 성장은, 예컨대 5분이라는 실질적으로 긴 시간 동안에, 예컨대 100Å의 두께로 성장된다. 이렇게 긴 시간 동안 옥사이드(24)를 성장시키는 것은 디바이스의 채널 영역에서의 전하 캐리어 이동도(mobility)를 상당히 저하하는 것으로 밝혀졌다. 이는 명백하게 디바이스 성능에 대해서 악영향인, 디바이스에서 코어 게인(core gain)이나 구동 전류의 상당한 하락을 초래한다. 추가로, 이렇게 긴 옥시데이션(oxidation) 단계는 옥사이드 영역(32 및 34)이 부동 게이트(14A)의 바닥에 인접한 측면으로(도 3 및 도 4에 도시된 바와 같이, 게이트 스택(22)의 측면에) 성장되도록 함이 밝혀졌다. 이러한 불필요한 옥사이드 영역(32 및 34)은 디바이스의 소거 속도에서 상당한 문제를 야기할 수 있다.
그러므로, 상당 시간 동안의 상기 옥사이드 층을 성장하는 것에 관련된 상기 언급된 문제들을 피하면서, 게이트 스택 식각으로 야기되는 기판에서의 손상을 복구하는 선주입 옥사이드 층을 제공함으로써 상기 문제들을 극복하는 방법이 요구된다.
반도체 디바이스를 제조하는 본 발명의 방법에서, 게이트 옥사이드 층이 실리콘 기판 위에 제공된다. 제 1 폴리실리콘 층이 게이트 옥사이드 층 위에 제공되고, 유전체 층이 제 1 폴리실리콘 층 위에 제공되고, 그리고 제 2 폴리실리콘 층이 유전체 층 위에 제공된다. 적절한 마스크를 사용하여, 실리콘 기판을 노출하도록 제 2 폴리실리콘 층과, 유전체 층과, 제 1 폴리실리콘 층과, 그리고 게이트 옥사이드 층을 식각하여 이들의 일부분을 제거하여, 실리콘 기판 위에 스택 게이트 구조를 형성하는 식각 단계가 수행된다. 급속 열적 어닐링(rapid thermal anneal)이 단시간 동안 수행되어 스택 게이트 구조 위에 얇은 옥사이드 층이 성장된다. 그 다음, 상기 급속 열적 어닐링에 의해 형성된 옥사이드 층 위에 또 다른 옥사이드 층이 증착된다.
첨부된 도면을 참조하여 하기의 상세한 설명을 고려하면 본 발명을 보다 잘 이해할 수 있다. 당업자이면 하기의 설명으로부터 용이하게 이해할 수 있는 바와 같이, 본 명세서는, 본 발명을 실시하는 최상의 모드를 예시하는 방식으로 본 발명의 실시예를 간단히 도시하고 설명한다. 명백히 이해되는 바와 같이, 본 발명은 본 발명의 범위를 벗어나지 않는 범위에서, 다른 실시예들 및 이들의 세부사항의 변경과 다양한 명백한 양상들이 가능하다. 따라서, 도면과 상세한 설명은 본질적으로 설명적인 것으로 인식되며 한정적인 것이 아니다.
본 발명의 특징으로 인식되는 신규한 구성들이 첨부된 청구항에 제시된다. 그러나, 상기 바람직한 사용 모드뿐만 아니라 본 발명 자체와, 그리고 이들의 또 다른 목적과 장점들은 하기의 예시적인 실시예의 상세한 설명을 첨부된 도면과 함께 참조할 때 더욱 이해하기 쉬울 것이다.
도 1-4는 전형적인 종래 기술의 공정 단계를 도시한다. 그리고
도 5-9는 본 발명에 따른 단계를 도시한다.
본 발명을 실시하기 위해 발명자에 의해 예기되는 최상의 모드를 설명하는 본 발명의 특정 실시예를 이제부터 상세하게 설명한다.
도 5 및 도 6은 도 1 및 도 2에 이미 도시된 것과 동일한 본 발명의 공정 단계를 도시한다. 즉, 스택 게이트 구조를 형성함에 있어서, 터널 옥사이드를 형성할 실리콘 다이옥사이드 층(60)은 실리콘 기판(62) 위에 열적으로 성장된다. 그 다음, 폴리실리콘 층(64)이 옥사이드 층(60) 위에 제공되고, 유전체 층(66)이, 예컨대, ONO 층이 폴리실리콘 층(64) 위에 제공되고, 그리고 또 다른 폴리실리콘 층(68)이 유전체 층(66) 위에 제공된다. 포토레지스트 층이 폴리실리콘 층(68) 위에 제공된 다음, 도 5에 도시된 바와 같이 폴리실리콘 층(68) 위의 포토레지스트 층 부분(70)을 남기며 패터닝된다. 그 다음, 전술한 바와 동일하게, 포토레지스트 층 부분(70)을 마스크로 사용하여, 폴리실리콘 층(68)과, 유전체 층(66)과, 폴리실리콘 층(64)과, 그리고 옥사이드 층(60)을 통해 기판(62)에 이르기까지 식각하여 게이트 스택(72)을 형성하는 식각 단계가 수행되며, 상기 게이트 스택(72)은 기판(62) 위의 터널 옥사이드(60A)와, 터널 옥사이드(60A) 위의 폴리실리콘 부동 게이트(64A)와, 폴리실리콘 부동 게이트(64A) 위의 유전체(66A)와, 그리고 유전체(66A) 위의 폴리실리콘 워드라인(68A)을 포함한다.
상술한 바와 같이, 게이트 스택(72)을 형성하는 상기 식각 단계는 게이트 스택(72)에 인접한 실리콘 기판(62)(도 6의 화살표 A 및 B를 참조)에 가우징을 야기할 수 있는바, 이는 복구되지 않으면 심각한 디바이스 성능 저하를 야기할 수 있다.
그러나, 포토레지스트 층 부분(70)을 제거한 후에, 상술한 바와 같은 상기 문제를 처리하기 위해 선주입 옥사이드 층을 열적으로 성장시키는 것 대신에, 게이트 스택(72)의 상부와 측면 그리고 실리콘 기판(62)의 노출된 부분 위에 얇은 옥사이드 층(80)(20Å 미만, 예컨대 10Å)을 형성하도록 급속 열적 어닐링이 단시간 동안(예컨대, 900-1000℃에서 10-20초)에 수행된다(도 7). 그 다음, 급속 열적 어닐링에 의해 형성된 옥사이드 층(80)의 전반적인 혹은 전체 두께를 증가시키도록 충분한 두께로 옥사이드 층(80) 위에 옥사이드 층(82)이 증착되는 옥사이드 증착 단계가 수행되며, 상기 증착된 옥사이드 층(82)은 대략 100Å이다(도 8). 그 다음, 게이트 스택과 게이트 스택(72)의 측면의 옥사이드(86 및 88)를 마스크로 사용하여, 디바이스의 소스 및 드레인 영역(90 및 92)을 주입하는 이온 주입(84)이 수행된다(도 9).
급속 열적 어닐링에 의한 옥사이드 층(80)의 형성은 바람직하게 게이트 옥사이드(64A)에 인접한 기판(62)의 가우징 손상을 복구하고 축소한다. 추가로, 상기 급속 열적 어닐링은, 종래 기술에서 100Å 두께의 열적으로 성장된 옥사이드(24)를 성장시키기 위한 5분에 비해서 짧은 시간(예컨대 10-20초) 동안 수행된다. 이는 옥사이드 층(24)을 성장시키는데 필요한 실질적으로 긴 시간으로부터 야기되는, 종래 기술에 관련된 상술한 바와 같은 디바이스의 채널 영역에서의 캐리어 이동도의 감소 문제를 피할 수 있다. 추가로, 이러한 짧은 급속 열적 어닐링 시간으로는, 게이트 스택(72)의 측면에서의 부동 게이트(64A) 몸체로의 옥사이드 영역들의 성장을 피할 수 있고, 따라서 상술한 바와 같은 이에 부수적인 문제들도 피할 수 있다.
본 발명의 실시예에 대한 전술한 설명은 예시와 설명의 목적으로 제시되었으며, 본 발명을 모두 열거하거나 개시된 명확한 형태로 제한하기 위함이 아니다. 상술한 관점에서 다른 수정이나 변경이 가능하다.
본 발명의 원리와 이에 대한 실질적인 응용에 대한 설명을 제공하기 위해 실시예들이 선택되고 설명되었으며, 이에 따라 당업자는 본 발명을 다양한 실시예에서 이용할 수 있으며 예시된 특정 사용에 대해 적합한 다양한 수정들이 수반될 수 있다. 상기 모든 수정 및 변경들은 공정하고, 적법하고, 그리고 정당하게 권한이 부여되는 범위에 따라 해석될 때, 첨부된 청구항에 의해 결정된 본 발명의 범위 내에 있다.

Claims (10)

  1. 반도체 디바이스의 제조방법으로서,
    기판(62)을 제공하는 단계와;
    상기 기판(62) 위에 스택 게이트 구조(72)를 제공하는 단계와;
    급속 열적 어닐링 공정에 의해 상기 스택 게이트 구조(72) 위에 제 1 옥사이드 층(80)을 형성하는 단계와;
    상기 제 1 옥사이드 층(80) 위에 제 2 옥사이드 층(82)을 증착하는 단계를 포함하고,
    상기 제 1 옥사이드 층(80)은 상기 스택 게이트 구조(72)의 적어도 측면 위에 존재하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  2. 제1항에 있어서,
    스택 게이트 구조(72)를 제공하는 단계는,
    상기 기판(62) 위에 게이트 옥사이드 층(60)을 제공하는 단계와;
    상기 게이트 옥사이드 층(60) 위에 제 1 폴리실리콘 층(64)을 제공하는 단계와;
    상기 제 1 폴리실리콘 층(64) 위에 유전체 층(66)을 제공하는 단계와;
    상기 유전체 층(66) 위에 제 2 폴리실리콘 층(68)을 제공하는 단계와;
    상기 기판(62)을 노출하도록 상기 제 2 폴리실리콘 층(68)과, 유전체 층(66)과, 제 1 폴리실리콘 층(64)과, 그리고 게이트 옥사이드 층(60)의 일부분을 제거하여 상기 기판(62) 위에 스택 게이트 구조(72)를 형성하기 위한, 상기 제 2 폴리실리콘 층(68)과, 유전체 층(66)과, 제 1 폴리실리콘 층(64)과, 그리고 게이트 옥사이드 층(60)의 식각 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 기판(62)은 실리콘 기판인 것을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 급속 열적 어닐링 공정은 10-20 초 동안 수행되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 급속 열적 어닐링 공정에 의해 성장된 상기 옥사이드 층(80)의 두께는 20Å보다 작은 것을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246856B (zh) * 2007-02-13 2010-08-11 中芯国际集成电路制造(上海)有限公司 Sonos快闪存储器的制作方法
KR20090116088A (ko) * 2008-05-06 2009-11-11 삼성전자주식회사 정보 유지 능력과 동작 특성이 향상된 커패시터리스 1ｔ반도체 메모리 소자
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR101308048B1 (ko) * 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
KR20090075063A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
KR20100070158A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
KR101442177B1 (ko) * 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
CN103545355A (zh) * 2012-07-12 2014-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN105006432A (zh) * 2015-08-11 2015-10-28 上海华虹宏力半导体制造有限公司 一种减少ono刻蚀中衬底表面损伤的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0506287A1 (en) * 1991-03-27 1992-09-30 AT&T Corp. Method of fabricating semiconductor devices and integrated circuits using sidewall spacer technology
US6274429B1 (en) * 1997-10-29 2001-08-14 Texas Instruments Incorporated Use of Si-rich oxide film as a chemical potential barrier for controlled oxidation
US20010026982A1 (en) * 1998-02-03 2001-10-04 Hiroyuki Doi Method for fabricating semiconductor device using a cvd insulator film

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JP3238556B2 (ja) * 1993-12-06 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
JPH07161988A (ja) * 1993-12-08 1995-06-23 Hitachi Ltd 半導体装置の製造方法
JPH09307106A (ja) * 1996-05-20 1997-11-28 Nec Corp 半導体装置の製造方法
JP3062479B2 (ja) * 1997-09-26 2000-07-10 松下電子工業株式会社 不揮発性半導体記憶装置及びその製造方法
JP3319721B2 (ja) * 1998-02-03 2002-09-03 松下電器産業株式会社 半導体装置の製造方法
JPH11330274A (ja) * 1998-05-12 1999-11-30 Fujitsu Ltd 半導体装置の製造方法
JP2001127288A (ja) * 1999-10-28 2001-05-11 Mitsubishi Electric Corp ゲート構造の製造方法
US6294430B1 (en) * 2000-01-31 2001-09-25 Advanced Micro Devices, Inc. Nitridization of the pre-ddi screen oxide
US6509228B1 (en) * 2000-08-29 2003-01-21 United Microelectronics Corp. Etching procedure for floating gate formation of a flash memory device
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
US6448167B1 (en) * 2001-12-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Process flow to reduce spacer undercut phenomena

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0506287A1 (en) * 1991-03-27 1992-09-30 AT&T Corp. Method of fabricating semiconductor devices and integrated circuits using sidewall spacer technology
US6274429B1 (en) * 1997-10-29 2001-08-14 Texas Instruments Incorporated Use of Si-rich oxide film as a chemical potential barrier for controlled oxidation
US20010026982A1 (en) * 1998-02-03 2001-10-04 Hiroyuki Doi Method for fabricating semiconductor device using a cvd insulator film

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