JPH03195059A - メモリセルのアレイを製造する方法 - Google Patents

メモリセルのアレイを製造する方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ふつう、電気的消去書込み可能型読出し専用
メモリ（ＥＥＰＲＯＭ）と呼ばれる形式の、電気的にプ
ログラム可能なメモリデバイスの製造に関する。
〔従来の技術〕
電気的にチャージされ得る部材を有するメモリセルは、
従来技術に於いて良く知られている。これらのセルはし
ばしば、絶縁物（例えば、二酸化ケイ素）によって完全
に取り囲まれている多結晶シリコン浮遊ゲートを用いる
。電子なだれ注入、チャネル注入、トンネル突き抜は等
の様々なメカニズムによって、とれらの浮遊ゲートへ電
荷が移動させられる。浮遊ゲート上の電荷は、セルの表
面チャネルの導電率に影響を及ぼす。もし電導電率が成
る一定のレベルを上回っていれば、そのセルは２進の一
方の状態にプログラムされているものと見なされ、また
もし、導電率がもう１つのレベルよりも低ければ、２進
のも５１方の状態にプログラムされているものと見なさ
れる。これらのセルは従来技術に於いて多様な形式をと
シ、電気的消去と電気的書込みとの双方が可能なものも
あシ、！六、消去に際して例えば紫外線を必要とするも
のもある。こうしたセルは、従来技術に於いてはＥＰＲ
ＯＭ％ＥＥＰＲＯＭ、　　フラッシュＥＦＲＯＭ。
及び、フラッシュＥＥＰＲＯＭとして論じられるメモリ
の中へ組み入れられる。
一般にＥＰＲＯＭ及びＥＥＰＲＯＭは、ソース領域とド
レイン領域とを含む基板領域によって特徴付けられてお
シ、ソース領域とドレイン領域との間にはチャネルが形
成される。このチャネルの上方には、比較的薄いゲート
絶縁材料によって基板領域かも隔絶された浮遊ゲートが
配置されている。
二酸化ケイ索の層を用いるのが典型的である。浮遊ゲー
トから絶縁して、且つ、浮遊ゲートの上方に、制御ゲー
トが配置される。制御ゲートも又、多結晶シリコンすな
わちポリシリコンにて作られるのが普通である。
本発明の譲受人に対して譲渡されている°低電圧ＥＥＰ
ＲＯＭセル（Ｌｏｗ　Ｖｏｌｔａｇｅ　ＥＥＰＲＯＭＣ
ｅｌｌ）’と題する１９８８年１０月５日出願の米国特
許出願第０７７２５３．７７５号の第１０図には、フラ
ッシュＥＥＰＲＯＭセルの一例が示されている。その第
１Ｏ図のＥＥＰＲＯＭセルの動作原理は、浮遊ゲートの
上に電子（すなわち電荷）が静電的に蓄えられることで
ある。
ＥＥＰＲＯＭデバイスのプログラミング期間中の制御ゲ
ートは、例えば１２ポルトから２０ボルトまでの範囲の
高い正電位とされる。ソースは接地され、ドレインはは
ぼ７ボルトの中間電位とされる。とれは、ドレインＫｔ
４近ｈチャネル領域に１強い横方向の電場を作り出す。
強い横方向の電場（すなわち”Ｅフィールド′）は、そ
れらが“ホット１になるポイントへと電子をチャネル領
域に沿って加速する。とれらの熱い電子（ホットエレク
トロン）は、衝突電離によって副次的な電子−正孔対を
作シ出す。これらの多数の電子は、制御ゲート上の高い
正電位によって浮遊ゲートへと引き付けられる。
ＥＥＰＲＯＭデバイスを消去する期間中、制御ゲートは
接地され、ドレインは未接続（すなわち浮遊状態）のま
まに残される。ソースは、約１２メルトの高い正電位と
される。これは、ソースから制御ゲートへの強い垂直な
Ｅフィールドを作シ出す。そうした電場の存在のもとに
、電子のファウラーノルドハイム通過メカニズムによっ
テ、ソースと浮遊ゲートとの間のゲート酸化物領域を通
して電荷が浮遊ゲートから消去される。
上述に於いて引出した特許出願の第１０図のメモリセル
に於いて杜、ソース領域が、ドレイン領域に比しよシ深
く且つ勾配が一層緩やかであった点に注目されたい。そ
の上、ソース領域が、その緩やかな側面形状の故に浮遊
ゲートの下へと一層伸長している点にも留意されたい。
ソースに比しドレインがよシ浅く且つ一層急峻に作られ
ている主な理由は、熱い電子の発生が横方向のチャネル
Ｅフィールドに依存することＫある。そヒで、ドレイン
領域は、熱い電子を大輩に供給する為に強い電場を発生
させるべく急峻な接合を故意に与えられている。
他方、ソース領域は、消去期間中にソース−基板接合に
加わる局部的な電界強度を減するため、勾配を緩やかＫ
されている。仁のことは、１２ボルト又はそれ以上の電
圧をソースに与え、絶縁破壊を起こすことなく消去する
ことを可能くする。
熱い電子によるプログラミングは横方向のチャネルＥフ
ィールドに全面的に依存するけれども、ソース領域から
のトンネル通過は垂直Ｅフィールドの制御次第であυ、
それは、トンネル酸化物の厚さによって左右される。
上述した各種の電気的にプログラム可能なメモリセルに
発生する問題点の１つは、近隣のセルのドレイン領域に
対する意図せぬ擾乱である。この近隣のセルとは、通常
、プログラミングされつつあるセルと同じ列に配置され
ているセルを意味する。例えば、行と列とを構成するよ
うに配列され九場合に、特定の列に配列された隣シ同士
のセルのドレイン端子はしばしば、１本の列ラインに接
続される。
１つの列の中にある個々のセルをプログラムするためＫ
は、共通の列ラインが高電位へと持ち上げられる。これ
らのセルのソース拡接地される。
プログラムされるべき選択されたセルの制御ゲートは正
の高電位へと持ち上げられ、一方、その列の中の他のセ
ルは全て、制御ゲートを接地される。
ドレイン擾乱とは、それらのセルに接続されている共通
の列ラインに沿ってプログラミング電位がドレイン領域
へ供給される結果として、その列の中にある近隣のセル
が、部分的又は全体的に消去されるに至る現象を意味す
る。
これら近隣のセルに於けるこうし九゛消去に類似の”作
用を抑制するために、浮遊ゲートから基板を隔離してい
るゲート酸化物が厚くされることがある。このように厚
くすることが、熱い電子によるプログラミングの特性に
悪影響を及ぼすことは無いけれども、それ線消去の効率
を低下させる。
消去の効率は、ゲート酸化物の厚さに大きく左右される
。このように、ゲート酸化物の厚さを可能な限９薄くす
るととくよってソース領域を通じて行われる消去の能力
を最善にすることが望まれる一方、ドレイン擾乱現象を
阻止すべく、ドレイン領域に最も近いゲート酸化物を厚
くすることも望まれる。従って、当分野に必要とされて
いるものは、セルの消去特性を損逢うこと無くプログラ
ミング期間中のドレイン擾乱を減らすことが可能なプロ
セスである。
本発明は、ドレイン擾乱へと導きかねない消去類似の作
用を抑制するため、ドレインに最も近いチャネル領域の
上のゲート酸化物の厚さを選択的に厚くする方法を提供
する。また同時に、高速消去特性を維持すべく、ソース
領域に最も近接しておシ、且つ／又はソース領域の真上
にあるゲート酸化物の厚さが、可能な限シ薄く保たれる
。その結果は、２段になったゲート酸化物構造であシ、
それは、従来のどの様なＥＦＲＯＭ　プロセス又はＥＥ
ＰＲＯＭプロセスの流れの中にでもプロセスモジュール
として容易に組み入れられる。
当山願人が承知している他の従来技術にはマクバージ−
（Ｍｕｋｈｅｒｊｅｅ）他の米国特許第４，６９８．７
８７号が有シ、それは、やはシ浮遊ゲート上へのホット
エレクトロン注入によシブログラムされ、且つ、ソース
領域への７アウラ一ノルドハイム通過により消去される
電気的に消去・書込み可能なメモリデバイスを開示して
いる。スゼ、エムシー、マクグロウヒル出版社（Ｓ　ｚ
　ｅ　＃　Ｍ−Ｃ−ｘＭｃＧｒａｖ　Ｈｌｌｌ　Ｂｏｏ
ｋ　Ｃｏｍｐａａｙ）　　１９８３年刊、”　ＶＬＳ　
Ｉ技術（ｖｔ、ｓＩＴｅｃｈｎｏｌｏｇｙ）　’　の第
１４５〜１４９頁には、不純物の作用とシリコンの酸化
率への害とが論じられている。
〔発明の概要〕
本発明は、ＥＥＰＲＯＭデバイスに於いて、ドレイン擾
乱へと導く消去類似の作用を抑制するために、ドレイン
に最も近いチャネル領域の上のゲート酸化物の厚さを選
択的に厚くする方法を開示する。ここに提示する実施例
に於いては、電気的書込み可能電気的消去可能読出し専
用メモリセルのアレイを製造するプロセスの中に、本発
明の方法がプロセスモジュールとして組み込まれる。そ
のメモリセル紘、ドレイン領域付近のホットエレクトロ
ン注入によりプログラムされ且つソース付近のファウラ
ーノルドハイム通過によって消去される形式の、浮遊ゲ
ートを有するメモリセルである。
選択されたセルをプログラムしている間にアレイ内の近
隣のセルに生ずるドレイン擾乱を減らすための本発明に
よる方法は、以下の諸ステップを含んでいる。先ず、次
にその中に生ずべき熱酸化を促進するため、上記ドレイ
ン領域に近いチャネル部分の格子構造に故意に損傷が与
えられる。この損傷ステップに続いて、このデバイスに
トンネル酸化物を形成すべくチャネルが熱酸化される。
チャネルの、ドレインに近い部分には損傷が加えられる
ので、その領域を覆っているトンネル酸化物の厚さは、
チャネルの残シの部分に比しより　−層厚くなる。この
ことは、浮遊ゲートからドレインへの電子の７アウラ一
ノルドハイム通過を抑止する有益な効果をもたらし、そ
のことは結局、ソースによる消去の速度を増大させる一
方でセルのドレイン擾乱を減少させる。
〔実施例〕
電気的書込みが可能であり且つ電気的消去が可能な読出
し専用メモリ（ＥＥＰＲＯＭ）のアレイに於けるドレイ
ン擾乱を阻止すべく、２段に形成されたゲート酸化物構
造を作るための方法が開示される。本発明についての完
壁な理解を得る目的で、以下の説明に於いては、特定の
導電型、厚さ、電圧などの数多くの特定的詳細が述べら
れる。しかしながら、本発明を実施するに際し、これら
の特定的詳細事項を使用するとと紘必ずしも必要ではな
い。また、本発明を不必要に曖昧にすることを避けるた
め、それ以外の良く知られた構成や回路の詳細は示され
ない。
第１図には、行と列とを形成するように配列されたＥＥ
ＰＲＯＭセル１４のメモリアレイの一部分が示されてい
る。ＥＥＰＲＯＭセル１４の各々は、シリコン基板内に
別個に形成されたソース領域とドレイン領域とを含んで
いる。ソース領域とドレイン領域との間にはチャネルが
形成される。チャネルの上方に、且つ、薄い二酸化ケイ
累層によってチャネルから絶縁されて、浮遊ゲート１１
が配置される。制御ゲート電極１３は、浮遊ゲートの上
方に配置され、且つ、浮遊ゲートから絶縁されている。
典型的には、制御ゲートと浮遊ゲートとの双方が多結晶
シリコン材料（すなわちポリシリコン）から形成される
。フラッシュＥＥＰＲＯＭの場合に杜、ソース領域に比
しドレイン領域の方が浅く且つ一層急峻に形成されるの
が普通である。また、フラッシュデバイス社、ドレイン
に比し一層深い拡散を受けたソース領域を有するのが典
型的である。この深い拡散をζうむったソースも又、消
去（すなわち、浮遊ゲートからの電子の除去）を容易に
するため、浮遊ゲートの真下のチャネル領域の中へと伸
長している。１つの列に配列されているセル１４の各々
のドレイン領域は、共通の列ライン１２へ結合されてい
る。行をなして配列されている個々のセル１４の制御ゲ
ー）１３ｔｌｉ、行２イン１５へ結合されている。
第１図に示されているメモリアレイの動作を一層良く理
解するため、次の例を考察してみよう。
ＥＥＰＲＯＭセル１４鳳　をプログラムすることが必要
であると仮定する。すなわち、チャネル領域から浮遊ゲ
ート１１ａへと電荷が注入されねばならない。セルＨａ
　をプログラムすぺく、ドレイン領域へ結合されている
列ライン１２ｍははぼ７ボルトの平電位へと持ち上げら
れ、一方、ソース領域は接地される。行ライン１５ａは
、１０〜１２ボルト程度の一層高い正電位とされる。こ
れ紘、ドレインに近いチャネル領域に強い電場を発生さ
せる。既に述べたようＫこのＥフィールド線熱い電子を
発生させ、これらの熱い電子線、ドレイン領域に近い浮
遊ゲート１１ａへと注入される。明らかに、ドレイン付
近の電界強度紘、ソース領域に比しドレイン接合をよシ
浅く且つより急峻にすることによって増大する。プログ
ラミング期間中、アレイ内の他の行ライン（例えば１５
ｂなど）は全て接地される。
セル１４１Ａを消去（すなわち、浮遊ゲー）１１ｍから
基板へと電子を移動させる）すべく、ソースは１０〜１
２ボルト程度の正の高電位とされ、制御ゲー）１３ｍは
接地され、ドレイン紘浮動状態とされる。これはファウ
ラーノルドハイム通過を生じさせ、ソース付近の薄いゲ
ート酸化物を通して浮遊ゲートから基板へと電子を移動
させる。
既に述べたように、各トランジスタ１４のドレインが１
つの列２イン１２へ共通に結合されているという事実に
起因して、選択されたセルをプログラミングしている間
に近隣のセルにドレイン擾乱が発生する。例えばセル１
４ｉ１がプログラムされている場合には、セル１４ｂの
ドレインの電位もほぼ７ボルトになる。セル１４ａのプ
ログラミング期間中、制御グー）１３ｂは接地されてい
るので、セル１４ｂは消去に似九状態に置かれる。
すなわち、浮遊ゲート１１ｂ上の電子線、列ライン１２
ｍ０上に６る比較的高い電位によってドレイン領域へと
引かれる。もし、ドレイン付近のゲート敏化物が比較的
薄ければ（例えば１００Ａ程度ならば）、７アクツ一ノ
ルドハイム通過によシミ子が通り抜ける可能性が生ずる
。
近隣のセル１４ｂのプログラミング状態に対するかかる
種類の擾乱は、極めて不都合である。この問題点を緩和
するために本発明社、個々のセルの消去性能に対する障
害となることを避ける為にソース付近のゲート酸化物は
比較的薄く保つ一方で、ドレイン擾乱を減らすべくドレ
イン領域付近にはより厚いゲート酸化物を提供する。
本発明の教えるところによれば、ここに提示される実施
例のプロセスは、従来通りのＫＰＲＯＭ及びＥＥＰＲＯ
Ｍのプロセスの流れと容易に両立し得る。言り換えれば
、２段になったトンネル酸化物構造を形成するための本
発明の方法は、本発明の精神及び範囲から逸脱すること
なく、トンネル酸化物成長の前あるいは後であって良い
各種のステップを組み合わせた様々なプロセスの流れの
中へと吸収されることが可能である。
第２図はｐ型基板材料２０の断面図を示しており、この
基板材料の上にシリコン輩化物（８１ｓＮｓ）層２１の
パターンが形成される。層２１Ｆｉ、ＥＫＰＲＯＭデバ
イスの活性領域を定義する。基板２０のスタート材料は
°１００’の方位を有するシリコン結晶である。
シリコン値化物層２１がｍ＊られ九後、フィールド酸化
物領域２２が形成される。フィールド酸化物２２は、温
度１０００Ｃ，Ｏｓ雰囲気の炉の中で、はぼ４０分かけ
て形成される。フィールド酸化物領域２２の厚さは、数
千オンゲス）ｏ−ムのオーダーである。フィールド酸化
物領域２２Ｆｉいずれも、シリコン窒化物層２１の下ま
で僅かに伸長している。この横方向の侵入は°鳥の嘴”
として知られてお）、窒化物層２１の両端を僅かに持ち
上げる結果となる。これから製造されるべきＥＥＰＲＯ
Ｍセルのためのチャネル領域が第３図に示されており、
層２１の直下に置かれている大きな領域２５として描か
れている。
ここで第４図を参照するが、フィールド酸化物成長の後
、シリコン窒化物層２１が除去される。
次に、通常の写真平版技術を用いて、基板の上にフォト
レジスト層２Ｔのパターンが描かれる。パターンは、フ
ォトレジスト層２Ｔが下にあるチャネル領域の一部分２
５ａだけを覆い、他の部分２５ｂは露出させて置くよう
に描かれる。
次に、デバイスに対しアルゴンイオン注入２８がなされ
、露出部分２５ｂはイオンビーム２８から幾らかのドー
ズ量を受取シ、保護された領域２５ｍ　　は受取らない
。チャネル領域２５ｂの中へ打ち込まれるアルゴンは、
その領域のシリコン基板中の格子構造を損傷する。アル
ゴン等の電気的に非活性な核種のイオン注入によるこの
種の故意の損傷は、注入を受けたシリコンに於けるその
後の熱酸化を促進する。ここに提示する実施例に於いて
は、アルゴンは、４０　Ｋ＠Ｖのエネルギーにて、平方
センナメートルあた夛の原子数的４．０×１０１４個の
ドーズ量にて注入される。
これ以外の核種も又、熱酸化率を向上させるに効果的で
ある。アンチモン、アルゴン、ヒ素、ホウ素、或いは■
族〜Ｖ族の添加不純物のいずれも、シリコンに於ける酸
化率増進に効果的であることが立証された。
第５図を参照しつつ説明すれば、アルゴンの注入が完了
した後、フォトレジスト層２７が剥がされ、次いでチャ
ネルの熱酸化が進められて良い。熱酸化は、約９５０℃
の温度、約１０分間、乾いた０！雰囲気の炉の中で生ず
る。ゲート酸化物の成長期間を通じて、チャネル領域２
Ｓｂの酸化率は、それ以前のイオン注入による格子の損
傷に起因してチャネル領域２５ｍの酸化率よシも高い。
この酸化の結果が第５図に示されており、領域２５ｂの
上の酸化物３１は、領域２５ｍを覆っている酸化物３０
よシも厚くなる。
酸化物３１は約１２ＯＡの厚さまで成長させられ、一方
、酸化物３０は約９ＯＡの厚さまで成長させられるのが
好ましい。
２段になったトンネル酸化物構造の成長に続いて、良く
知られている多くの製造技術のうちのいずれか１つに従
って、このデバイスの製造が完成させられて良い。通常
は、テバイス表面の上に先ずポリシリコン層が置かれ、
次に絶縁材料が置かれる。この絶縁材料としては、しば
しば二酸化ケイ素が用いられる。次に、この二酸化ケイ
累を覆うように第２のポリシリコン層が置かれ、トンネ
ル酸化物領域３０．３１の上を浮遊ゲート部材３３と制
御ゲート部材３５とが覆うようにして全体構造がエツチ
ングされる。次に、通常の自己整合イオン注入技術によ
シトレイン領域３Ｔとソース領域３６とが形成されて良
い。
９６図に於いて、ｎ＋ソース領斌３６はドレイン領域３
Ｔに比し緩い勾配にてよシー層深く形成されており、ド
レイン杜、ソースよシも急な勾配にて浅く形成されてい
る点に留意されたい。これは通常、ソースへの付加的な
注入と拡散とによって実現される。消去期間中の７アウ
ラ一ノルドハイム通過を容易にすべく、浮遊ゲート３３
と酸化物３０との下へソース領域３６が伸長している点
にも注目されたい。
この提示実施例は、チャネルの一部分に於ける酸化率を
増強するための手段としてイオン注入を思い描いている
けれども、２段になつ九ゲート酸化物を実現し得る他の
方法を用いることも可能である。−例として、同じ結果
を得ることが可能なもう１つの方法が第７図に示されて
いる。第７図のプロセスの流れに於いては、フィールド
酸化物領域２２が形成された後、第４図に示されている
フォトレジスト層２７の手法と同様の手法にてデバイス
の上にシリコン窒化物層４０のパターンが描かれる。言
い換えれば、シリコン窒化物層４０は、チャネル領域の
一部分２５ｍを覆うようにして伸長し、一方、他の部分
２５ｂは露出したままにして置く。次に、デバイスの熱
酸化が、領域２Ｓｂの上に酸化物４１を作シ出す。その
際、層４０が存在するために領域２５ａ　　には酸化物
成長が生じない。層４０が除去された後、付加的な熱酸
化サイクルが、第５図に示されているものと同様な構造
を作シ出す。
上述の説明を読了したならば本発明の様々な変更と修正
とが当業者に社思い浮かぶであろうが、例示の目的で図
解され且つ記述された上記の特定的実施例は、本発明を
限定するためのものと解されるべきではない。例えに１
提示された実施例に於いてはマス中ング層すなわち保護
層としてシリコン窒化物を用いているけれども、他の材
料または他の技術を用いることも可能である。さらに、
書込み／消去に一層の便宜を与えるため、２段になった
酸化物層の各々の段の下にあるチャネル領域に与えられ
る注入ドーズ量が異なるようにした“選択的しきい値イ
オン注入“が用いられて本発明に組み合わせられてもよ
い。これから分かるように、提示実施例の詳細部分にわ
たる論及は本発明の範囲を限定しようと意図してなされ
たものではなく、本発明に必須の特許請求の範囲に記載
されている。
以上、ＥＥＰＲＯＭアレイのドレイン擾乱を低減させる
ための、２段になったゲート酸化物構造を形成するプロ
セスについて説明した。
【図面の簡単な説明】
第１図は、電気的に書込み可能であシ且つ電気的に消去
可能な読出し専用メモリ（ＥＥＰＲＯＭ）セルが行およ
び列をなすように配列されているメモリアレイの一部分
を示す図である。 第２図は、シリコン窒化物ストリップを含む基板の断面
図である。シリコン窒化物層は、ととく提示される本発
明の実施例に於けるＥＥＰＲＯＭセルの活動領域を定義
するために使用される。 第３図は、フィールド酸化物成長後の第２図の基板を示
している。 第４図は、デバイスのチャネル領域の一部分が写真平板
法によってマスクされた後の第３図の基板を示しておシ
、チャネルの残部はアルゴンのイオン注入を受けている
。 第５図は、フォトレジストストリップ及びトンネル酸化
物成長の後の第４図の基板を示してお）、２段になった
トンネル酸化物が示されている。 第６図は、ポリシリコン浮遊ゲートとポリシリコン制御
ゲートとそれら両者の間に挾まれた絶縁物とを形成した
後の、＄５図の基板な示している。 第７図は、シリコン窒化瞼層エツチング後の第３図の基
板を示している。第７図は、２段になったトンネル酸化
物構造を形成するための交替可能なもう１つの方法を示
しておシ、そこでは、チャネルの一部分を覆うようにし
て付加的な酸化物層が先ず形成され、他の部分は保護さ
れた１１の状態にとどめられる。 １１．１１ａ、１１ｂ・・・―浮遊ゲート、１２．１２
ａ　　・・・・共通の列ライン、１３．１３ａ１１３ｂ
・・・・制御ゲート、１４．１４ａ、１４ｂ　＠”　”
　”　ＥＥＰＲＯＭセル、１５．１５ａ１１５ｂ・・・
・行ライン、２０・・・・Ｐｆｆｉ基板材料、 ２１・・・・シリコン窒化物（８ｉｓＮａ）層、２２・
・・・フィールド酸化物領域、 ２５・・・・シリコン窒化物層２１の真下の領域、２５
ａ　＠拳・・フォトレジスト層２Ｔによシ保護されてい
るチャネル領域、 ２５ｂ　　・・・・露出しているチャネル領域、２７拳
・・・フォトレジスト層、 ２８・・拳・アルゴンイオン注入、 ３０．３１．４１−−・・酸化物層、 ３３・・・・浮遊ゲート部材、 ３５・・・・制御ゲート部材、 ３６・・・拳ソース領域、 ５ｒ−−ψ・ドレイン領域、 ４Ｇ−−・・シリコン窒化物層。

Claims (6)

    【特許請求の範囲】
  1. （１）浮遊ゲートを含んでおり且つドレイン領域付近に
    於けるホツトエレクトロン注入によつてプログラムされ
    且つソース付近のフアウラーノルドハイム通過によつて
    消去される形式の電気的消去書込み可能型読出し専用メ
    モリ（ＥＥＰＲＯＭ）セルのアレイを製造するプロセス
    内に組み込まれる、前記アレイ内の選択されたセルをプ
    ログラムする間に近隣のセルに生ずるドレイン擾乱を抑
    制する方法であつて： その中で次に生ずべき熱酸化を促進するため、チャネル
    の、前記ドレイン領域に近い部分の格子構造を損傷する
    ステップと、 トンネル酸化物を形成すべく前記チャネルを熱的に酸化
    させるステップとを含み； ドレイン領域に近い前記部分を覆う前記トンネル酸化物
    は、前記浮遊ゲートから前記ドレインへの電子のフアウ
    ラーノルドハイム通過を阻止することによりドレイン擾
    乱を抑制すべく、前記チャネルの残部に比しより一層厚
    くされている；ようにしたととを特徴とする、ＥＥＰＲ
    ＯＭアレイのドレイン擾乱を抑制する方法。
  2. （２）ドレイン領域付近に於けるホツトエレクトロン注
    入によつてプログラムされ且つソース領域付近のフアウ
    ラーノルドハイム通過によつて消去される形式の電気的
    消去書込み可能型読出し専用メモリセルのアレイを製造
    するプロセス内に組み込まれる、前記アレイ内の選択さ
    れたセルをプログラムする間に近隣のセルに生ずるドレ
    イン擾乱を減少させる方法であつて： 前記チャネルの、前記ソースに近い第１部分を保護層に
    て覆う一方、前記ドレインに近い第２部分を露出したま
    まにして置くステップと、 その中で次に生ずべき熱酸化を促進するに効果的である
    と分つている核種のイオンを、前記第２部分に注入する
    ステップと、 前記第１部分から前記保護層を除去するステップと、 トンネル酸化物を形成すベく前記チャネルを熱的に酸化
    させるステップとを含み； 前記第２部分を覆う前記トンネル酸化物は、前記ドレイ
    ン付近に於ける電子のフアウラーノルドハイム通過を阻
    止することによりドレイン擾乱を減少させるべく、前記
    第１部分に比しより一層厚くされている； ようにしたことを特徴とする、ＥＥＰＲＯＭアレイのド
    レイン擾乱を抑制する方法。
  3. （３）ドレインに近いゲート酸化物の第１部分を通して
    行われる基板から浮遊ゲートへのホツトエレクトロン注
    入と、ソースに近い前記ゲート酸化物の第２部分を通し
    て行われる前記浮遊ゲートから前記基板への電子のフア
    ウラーノルドハイム通過とに依拠する形式の、電気的消
    去書込み可能型読出し専用メモリセルのアレイを製造す
    るプロセス内に組み込まれる、前記アレイ内の選択され
    たセルをプログラムする間に近隣のセルに生ずるドレイ
    ン擾乱を抑制する方法であつて： 前記セルの各々のチャネルを、第１の物質の層にてマス
    クするステップと、 前記基板の、前記第１物質層が無い領域に、フィールド
    酸化物領域を形成するステップと、前記のマスク用第１
    物質層を除去するステップと、 前記ドレインに近い前記チャネルの第１領域を露出させ
    て置く一方で、前記ソースに近い前記チャネルの第２領
    域を保護すべく前記基板の上に第２物質層のパターンを
    描くステップと、 シリコンの熱酸化を促進するに効果的であると分かつて
    いる核種のイオンを、前記チャネルの前記第１部分に注
    入するステップと、 前記第２物質層を除去するステップと、 前記チャネルの上に前記ゲート酸化物を成長させるべく
    、前記チャネルを熱的に酸化させるステップとを含み； 前記ゲート酸化物の前記第１部分は前記チャネルの前記
    第１領域の上に形成され、前記第２部分は前記チャネル
    の前記第２領域の上に形成され、前記第１部分は、前記
    ドレイン付近に於ける電子のフアウラーノルドハイム通
    過を阻止することによりドレイン擾乱を抑制すべく、前
    記第２部分よりも厚くされている； ようにしたことを特徴とする、ＥＥＰＲＯＭアレイのド
    レイン擾乱を抑制する方法。
  4. （４）ドレイン領域付近に於けるホツトエレクトロン注
    入によつてプログラムされ且つソース領域付近のフアウ
    ラーノルドハイム通過によつて消去される形式の電気的
    消去書込み可能型読出し専用メモリセルのアレイを製造
    するプロセス内に組み込まれる、前記アレイ内の選択さ
    れたセルをプログラムする間に近隣のセルに生ずるドレ
    イン擾乱を減少させる方法であつて： 前記ソース領域に近い前記チャネルの第１部分を保護層
    にて覆う一方、前記ドレイン領域に近い第２部分を露出
    したままにして置くステップと、前記第２部分の上に、
    第１の酸化物を形成するステップと、 前記保護層を除去するステップと、 ゲート酸化物を形成すべく前記チャネルを熱的に酸化さ
    せるステップとを含み； 前記第２部分を覆う前記ゲート酸化物は、前記ドレイン
    領域付近に於ける電子のフアウラーノルドハイム通過を
    阻止すベく、前記第１部分に比しより一層厚くされてい
    る； ようにしたことを特徴とする、ＥＥＰＲＯＭアレイのド
    レイン擾乱を抑制する方法。
  5. （５）浮遊ゲートを含む形式の電気的消去書込み可能型
    読出し専用メモリセルのアレイを製造するプロセス内に
    組み込まれる、ソースによる消去の速度を速くするとと
    もにドレイン擾乱を抑制するための方法であつて： その中で次に生ずべき熱酸化を促進するため、チャネル
    の、前記ドレイン領域に近い部分の格子構造を損傷する
    ステップと、 トンネル酸化物を形成すべく前記チャネルを熱的に酸化
    させるステップとを含み； ドレイン領域に近い前記部分を覆う前記トンネル酸化物
    は、前記浮遊ゲートから前記ドレインへの電子のフアウ
    ラーノルドハイム通過を阻止すべく、前記チャネルの残
    部に比しより一層厚くされている； ようにしたことを特徴とする、ＥＥＰＲＯＭアレイのド
    レイン擾乱を抑制する方法。
  6. （６）シリコン基板の上に形成された電気的消去書込み
    可能型読出し専用メモリ（ＥＥＰＲＯＭ）セルであつて
    ： 共に前記基板の上に形成されており且つそれら両者の間
    にチャネル領域を形成している、ソース領域およびドレ
    イン領域と、 ゲート酸化物によつて前記チャネル領域から絶縁されて
    おり且つ前記チャネル領域の上方に配置されている浮遊
    ゲートと、 前記浮遊ゲートから絶縁されており且つ前記浮遊ゲート
    の上方に配置されている制御ゲートとを含んでおり； 前記ゲート酸化物は、前記チャネルの前記ドレイン領域
    に近い部分を覆う第１の厚さと、前記チャネルの前記ソ
    ース領域に近い部分を覆う第２の厚さとを有しており； 前記ドレイン領域は、前記ソース領域に比し浅く且つ一
    層急峻に形成されており； 前記浮遊ゲートは、前記ドレイン領域付近の前記チャネ
    ルからの熱い電子の注入によつて、前記チャネル領域か
    ら充電され； 前記浮遊ゲートは、前記ソース領域付近の前記ゲート酸
    化物を通り抜ける電子のフアウラーノルドハイム通過に
    よる、前記浮遊ゲートから前記基板への電子の除去によ
    つて放電させられる；ようにしたことを特徴とするＥＥ
    ＰＲＯＭセル。
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