JPH02166772A - 基板上に消去可能なｅｐｒｏｍセルとフラツシユｅｐｒｏｍセルを同時に製造する方法 - Google Patents
基板上に消去可能なｅｐｒｏｍセルとフラツシユｅｐｒｏｍセルを同時に製造する方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフィンガゲートメモリ装置、とくに金属−酸化
物一手導体技術で製造されるフィンガゲートメモリ装置
の分野に関するものである。
物一手導体技術で製造されるフィンガゲートメモリ装置
の分野に関するものである。
電気的にプログラム可能な読取シ専用メモリ（ＥＰＲＯ
Ｍ）を製造するために、金属−酸化物一半導体（ＭＤＳ
）技術が長年にわたって用いられてきた。
Ｍ）を製造するために、金属−酸化物一半導体（ＭＤＳ
）技術が長年にわたって用いられてきた。
それらのセルの多くは浮動ゲート、すなわち、絶縁体に
より完全に囲まれた全体としてポリシリコンの部材を用
いる。電子なだれ注入、チャネル注入、ファウラー＝ノ
ルドハイム・トンネル効果、基板からのホットエレクト
ロン注入等のような各種のメカニズムによりミ荷が浮動
ゲート内へ移動させられる。浮動ゲート′を有する商用
ＥＦＲＯＭは浮動ゲートを充電するために電子なだれ注
入を最初に用いた。第２世代のメモリ（および最新の浮
動ゲー）ＥＦＲＯＭメモリ）においては、プログラミン
グのためにチャネル注入を用いている。それらのメモリ
は紫外線照射により消去される。
より完全に囲まれた全体としてポリシリコンの部材を用
いる。電子なだれ注入、チャネル注入、ファウラー＝ノ
ルドハイム・トンネル効果、基板からのホットエレクト
ロン注入等のような各種のメカニズムによりミ荷が浮動
ゲート内へ移動させられる。浮動ゲート′を有する商用
ＥＦＲＯＭは浮動ゲートを充電するために電子なだれ注
入を最初に用いた。第２世代のメモリ（および最新の浮
動ゲー）ＥＦＲＯＭメモリ）においては、プログラミン
グのためにチャネル注入を用いている。それらのメモリ
は紫外線照射により消去される。
電気的にプログラム可能で、電気的に消去可能な商用メ
モリ（ＥＥＰＲＯＭ）は、浮動ゲートとの間で電荷をト
ンネル効果で移動させるために、薄い酸化物領域を一般
に用いている。典型的なメモリにおいては、２個のトラ
ンジスタセルが用いられる。たとえば、そのセルについ
ては米国特許第４．２０３，１５８号を参照し、関連す
る回路については米国特許第４，２６６．２８３号を参
照されたい。それらのセルは、ｇＦＲＯＭセルとは異っ
て、小型にすることは容易ではない。したがって、比較
的高密度のＥＰＲＯＭｔ−ＥＰＲＯＭ （たとえば２５
６Ｋ）を現在利用できるが、６４に以上の容量のＥＥＰ
ＲＯＭは広くは利用できない。
モリ（ＥＥＰＲＯＭ）は、浮動ゲートとの間で電荷をト
ンネル効果で移動させるために、薄い酸化物領域を一般
に用いている。典型的なメモリにおいては、２個のトラ
ンジスタセルが用いられる。たとえば、そのセルについ
ては米国特許第４．２０３，１５８号を参照し、関連す
る回路については米国特許第４，２６６．２８３号を参
照されたい。それらのセルは、ｇＦＲＯＭセルとは異っ
て、小型にすることは容易ではない。したがって、比較
的高密度のＥＰＲＯＭｔ−ＥＰＲＯＭ （たとえば２５
６Ｋ）を現在利用できるが、６４に以上の容量のＥＥＰ
ＲＯＭは広くは利用できない。
最近、フラッシュＥＰＲＯＭを開発する技術が知られる
ようになってきた。それらのメモリは、全体の構造がＥ
ＰＲＯＭセルにより類似するセルを用いる。ある場合に
は、浮動ゲートからゲート酸化物層を通じてチャネル領
域へ電荷をトンネル効果により移動させることにより、
消去を行うことができる。フラッシュＥＰＲＯＭセルお
よびそれの製造方法が、１９８６年８月４日に出願され
、本願の出願人へ醸渡された未決の米国特許出願用８９
２゜４４６号明細書に開示されている。
ようになってきた。それらのメモリは、全体の構造がＥ
ＰＲＯＭセルにより類似するセルを用いる。ある場合に
は、浮動ゲートからゲート酸化物層を通じてチャネル領
域へ電荷をトンネル効果により移動させることにより、
消去を行うことができる。フラッシュＥＰＲＯＭセルお
よびそれの製造方法が、１９８６年８月４日に出願され
、本願の出願人へ醸渡された未決の米国特許出願用８９
２゜４４６号明細書に開示されている。
この米国特許に開示されているフラッシュＥＰＲＯＭセ
ルは、セル当り僅かに１個の装置があるから、非常に高
密度で製造できる。それらのセルでは消去がブロックで
行われる、すなわち、たとえば、アレイ中の全てのセル
が同時に消去される。
ルは、セル当り僅かに１個の装置があるから、非常に高
密度で製造できる。それらのセルでは消去がブロックで
行われる、すなわち、たとえば、アレイ中の全てのセル
が同時に消去される。
これとは対照的に、米国特許第４，２０３，１５８号に
開示されているＥＥＦＲＯＭセルは、個々のセルまたは
小さいセル群を別々に消去できることが利点である。（
両方のメモリにおいては、各セルまたは小さいセル群を
別々にプログラムできる。）しかし、それらのセルはセ
ル当り２個の装置を用い、したがって、前記米国特許出
願に開示されているフラッシュｌＰＲＯＭセルのように
高い密度では製造できない。
開示されているＥＥＦＲＯＭセルは、個々のセルまたは
小さいセル群を別々に消去できることが利点である。（
両方のメモリにおいては、各セルまたは小さいセル群を
別々にプログラムできる。）しかし、それらのセルはセ
ル当り２個の装置を用い、したがって、前記米国特許出
願に開示されているフラッシュｌＰＲＯＭセルのように
高い密度では製造できない。
ある場合には、同じ基板上に７ラツシユＥＦＲＯＭセル
と個々に消去可能なｇＥＰＲＯＭＥＰＲＯＭセルとが望
ましい。たとえば、マイクロプロセッサにおいては、プ
ログラムをフラッシュＥＰＲＯＭセルに格納できる。定
期的に変更する必要がある定数のようなある種のデータ
がある。この種のデータに対しては個々に消去可能なＥ
ＥＰＲＯＭセルが理想的である。（個々に消去可能々Ｅ
ＥＰＲＯＭＥＰＲＯＭセル、デジタル語を格納する８個
のセルのような、−緒に消去されるそのよう々セルの小
さい群を含むことも意味する。）一般に、必要とする個
々に消去可能なＥＥＰＲＯＭセルの数はフラッシュＥＰ
ＲＯＭセルの数よシ少いから、フラッシュＥＰＲＯＭに
プログラムが格納され、かつ個々に消去可能なＥＥＦＲ
ＯＭセルの数が最少に保たれるならば、基板面積が大幅
に節約される。
と個々に消去可能なｇＥＰＲＯＭＥＰＲＯＭセルとが望
ましい。たとえば、マイクロプロセッサにおいては、プ
ログラムをフラッシュＥＰＲＯＭセルに格納できる。定
期的に変更する必要がある定数のようなある種のデータ
がある。この種のデータに対しては個々に消去可能なＥ
ＥＰＲＯＭセルが理想的である。（個々に消去可能々Ｅ
ＥＰＲＯＭＥＰＲＯＭセル、デジタル語を格納する８個
のセルのような、−緒に消去されるそのよう々セルの小
さい群を含むことも意味する。）一般に、必要とする個
々に消去可能なＥＥＰＲＯＭセルの数はフラッシュＥＰ
ＲＯＭセルの数よシ少いから、フラッシュＥＰＲＯＭに
プログラムが格納され、かつ個々に消去可能なＥＥＦＲ
ＯＭセルの数が最少に保たれるならば、基板面積が大幅
に節約される。
本発明は、米国特許第４，２０３，１５８号に開示され
ているような個々に消去可能なＥＥＰＲＯＭセルと、前
記米国特許出願に開示されているフラッシュＥＰＲＯＭ
を同時に製造できるようにする方法を提供するものであ
る。個々に消去可能なＥｇｐｕｏＭを同時に製造するた
めに、フラッシュＥＰＲＯＭセルを製造するために用い
られる工程以外の付加マスキング工程またはその他の工
程は用いられない。
ているような個々に消去可能なＥＥＰＲＯＭセルと、前
記米国特許出願に開示されているフラッシュＥＰＲＯＭ
を同時に製造できるようにする方法を提供するものであ
る。個々に消去可能なＥｇｐｕｏＭを同時に製造するた
めに、フラッシュＥＰＲＯＭセルを製造するために用い
られる工程以外の付加マスキング工程またはその他の工
程は用いられない。
本発明は、ポリシリコン部材の下側に領域を形成するた
めに、基板内の横方向拡散を用いる。横方向拡散は従来
の技術において周知で１＋、ある従来の方法が有利であ
る。たとえば、埋込まれた酸化物領域を形成するための
酸素イオンの横方向拡散が、１９８５年１２月１１日付
のヨーロッパ特許公報第０１６４２８１号に記載されて
いる。しかし、本ＩｊＸＢＡＭＥ書に記載されているよ
うな、トンネル効果による電荷の移動のための領域を形
成するために横方向拡散を用いている従来技術を本願発
明者は知らない。
めに、基板内の横方向拡散を用いる。横方向拡散は従来
の技術において周知で１＋、ある従来の方法が有利であ
る。たとえば、埋込まれた酸化物領域を形成するための
酸素イオンの横方向拡散が、１９８５年１２月１１日付
のヨーロッパ特許公報第０１６４２８１号に記載されて
いる。しかし、本ＩｊＸＢＡＭＥ書に記載されているよ
うな、トンネル効果による電荷の移動のための領域を形
成するために横方向拡散を用いている従来技術を本願発
明者は知らない。
シリコン基板上にブロック消去可能かつ電気的にプログ
ラム可能な読取シ専用メモリセル（ン２ツシュＥＰＲＯ
Ｍセルー第１のセル）を製造−ｉ ル方法において、個
々に電気的に消去可能かつ電気的にプログラム可能な読
取シ専用メモリセル（第２のセル）を基板上に製造する
改良した方法について説明する。第１のセルのための絶
縁領域（ゲート絶縁）の形成と同時に、第２のセルから
の電荷をトンネル効果により移動させるために前記基板
上に第２の絶縁領域を形成する。第２のセルのため絶縁
領域の上に薄いポリシリコン部材（フィンガ）をポリシ
リコン層から形成し、かつ第１のセルと第２のセルのた
めの浮動ゲートをそのポリシリコン層から形成する。第
１のセルと第２のセルとのためのソース領域とドレイン
領域が形成されると、ポリシリコンフィンガに隣接する
基板がドープされる。次の駆動工程の間に、ドーパント
がポリシリコンフィンガの下側を拡散して、基板中に狭
い間隔で隔てられたドープされた領域を形成する。第２
のセルの浮動ゲートからの電荷がとのドープされた領域
の中へ、およびそのドープされた領域から、トンネル効
果により移動でき、かつフィンガから、およびフィンガ
へ、トンネル効果により移動でき、それにより第２のセ
ルの浮動ゲートが充電されること、および放電されるこ
とを許す。重要なことは、狭い間隔で隔てられている領
域のために非常に小さい消去電流が流れることでおる。
ラム可能な読取シ専用メモリセル（ン２ツシュＥＰＲＯ
Ｍセルー第１のセル）を製造−ｉ ル方法において、個
々に電気的に消去可能かつ電気的にプログラム可能な読
取シ専用メモリセル（第２のセル）を基板上に製造する
改良した方法について説明する。第１のセルのための絶
縁領域（ゲート絶縁）の形成と同時に、第２のセルから
の電荷をトンネル効果により移動させるために前記基板
上に第２の絶縁領域を形成する。第２のセルのため絶縁
領域の上に薄いポリシリコン部材（フィンガ）をポリシ
リコン層から形成し、かつ第１のセルと第２のセルのた
めの浮動ゲートをそのポリシリコン層から形成する。第
１のセルと第２のセルとのためのソース領域とドレイン
領域が形成されると、ポリシリコンフィンガに隣接する
基板がドープされる。次の駆動工程の間に、ドーパント
がポリシリコンフィンガの下側を拡散して、基板中に狭
い間隔で隔てられたドープされた領域を形成する。第２
のセルの浮動ゲートからの電荷がとのドープされた領域
の中へ、およびそのドープされた領域から、トンネル効
果により移動でき、かつフィンガから、およびフィンガ
へ、トンネル効果により移動でき、それにより第２のセ
ルの浮動ゲートが充電されること、および放電されるこ
とを許す。重要なことは、狭い間隔で隔てられている領
域のために非常に小さい消去電流が流れることでおる。
これにより消去電位と／プログラミング電流をチップ上
で発生することができる。
で発生することができる。
この明細書においては、フラッシュＥＰＲＯＭセルと、
個々に消去可能なｇＥＰＲＯＭセルを同時に製造するこ
とができるようにする方法について説明する。本発明を
完全に理解できるようにするために、以下の説明におい
ては、特定の酸化物の厚さ、ドーパント等のような特定
の事項の詳細について数多く述べである。しかし、その
ような特定の詳細事項なしに本発明を実施できることが
当業者には明らかであろう。その他の場合には、本発明
を不必要に詳しく説明して本発明をあいまいにしないよ
うにする丸めに、周知の処理工程は説明しない。
個々に消去可能なｇＥＰＲＯＭセルを同時に製造するこ
とができるようにする方法について説明する。本発明を
完全に理解できるようにするために、以下の説明におい
ては、特定の酸化物の厚さ、ドーパント等のような特定
の事項の詳細について数多く述べである。しかし、その
ような特定の詳細事項なしに本発明を実施できることが
当業者には明らかであろう。その他の場合には、本発明
を不必要に詳しく説明して本発明をあいまいにしないよ
うにする丸めに、周知の処理工程は説明しない。
以下、図面を参照して本発明の詳細な説明する。
以下の説明のために、第２Ｂ図、第３Ｂ図、第４Ｂ図、
第５図、第６図、第７図、第８図、第９図に全体的に示
されているＥＥＰＲＯＭセルを、以下に説明するフラッ
シュＥ Ｉ） ＲＯＭセルで起るヨウな比較的大きいセ
ルブロックを消去することなしにセルを消去できる（浮
動ゲートから負電荷を除去する）ことを示すために、「
個々に消去できる」ｇＥＰＲＯＭセルと呼ぶととＫする
。しかし、メモリアレイ、とくに「８による」または「
１６による」構成のメモリアレイにおいては、個々に消
去できるセルを８個または１６個同時に消去できる。こ
の種の構成が米国特許第４，２６６．２８３号に示され
ている。フラッシュＥＰＲＯＭセルの例と以下に述べる
個々に消去可能なＥｇＰＲＯＭの例と１つの違いは、後
者が、消去のためにセルを分離できるようにする「選択
回路」（第９図に示すように、選択するために２個のト
ランジスタが用いられる）を含む。
第５図、第６図、第７図、第８図、第９図に全体的に示
されているＥＥＰＲＯＭセルを、以下に説明するフラッ
シュＥ Ｉ） ＲＯＭセルで起るヨウな比較的大きいセ
ルブロックを消去することなしにセルを消去できる（浮
動ゲートから負電荷を除去する）ことを示すために、「
個々に消去できる」ｇＥＰＲＯＭセルと呼ぶととＫする
。しかし、メモリアレイ、とくに「８による」または「
１６による」構成のメモリアレイにおいては、個々に消
去できるセルを８個または１６個同時に消去できる。こ
の種の構成が米国特許第４，２６６．２８３号に示され
ている。フラッシュＥＰＲＯＭセルの例と以下に述べる
個々に消去可能なＥｇＰＲＯＭの例と１つの違いは、後
者が、消去のためにセルを分離できるようにする「選択
回路」（第９図に示すように、選択するために２個のト
ランジスタが用いられる）を含む。
本発明を、同じ基板上にフラッシュＥＦＲＯＭと個々に
消去可能なＥＥＰＲＯＭセルを含むメモリアレイの形成
に関連して説明することになる。後でわかるように、両
方のセルを同時に製造するためには付加マスキング工程
は不要である。それらのセルとともに基板上に形成され
、たとえば、アドレス信号の復号、外部回路とアレイの
間のインターフェイス等のために用いられる周辺回路の
同時形成についても説明する。ここで説明する実施例に
おいては、周辺回路を含めたメモリ全体が、金属−酸化
物一半導体（ＭＯＳ）技術、およびｊ！に具体的には相
補ＭＯ８（ＣＭＯ８）技術を用いて形成される。本発明
を実施するために数多くの周知の方法を使用できる。
消去可能なＥＥＰＲＯＭセルを含むメモリアレイの形成
に関連して説明することになる。後でわかるように、両
方のセルを同時に製造するためには付加マスキング工程
は不要である。それらのセルとともに基板上に形成され
、たとえば、アドレス信号の復号、外部回路とアレイの
間のインターフェイス等のために用いられる周辺回路の
同時形成についても説明する。ここで説明する実施例に
おいては、周辺回路を含めたメモリ全体が、金属−酸化
物一半導体（ＭＯＳ）技術、およびｊ！に具体的には相
補ＭＯ８（ＣＭＯ８）技術を用いて形成される。本発明
を実施するために数多くの周知の方法を使用できる。
以下の説明においては、フラッシュＥＰＲＯＭの製造と
同時に個々に消去可能なｇＥＦＲＯＭを製造するために
必要な工程のいくつかについて説明する。フラッシュＥ
ＦＲＯＭセル製造のためのそれらの工程が第２Ａ図、第
３Ａ図、第４Ａ図および第５Ａ図に示されている。フラ
ッシュＥＦＲＯＭの製造法が１９８６年８月４日付に出
願され、本願出願へ譲渡された未決の米国特許出願第８
９２，４４６号に詳しく説明されている。個々に消去可
能なＥＥＦＲＯＭが米国特許第４，２０３，１５８号に
詳しく説明されている。それらのセルを同時に製造する
工程が第２Ｂ図、第３Ｂ図、第４Ｂ図、第５Ｂ図、第６
戸、第７図、第８図に示されている。
同時に個々に消去可能なｇＥＦＲＯＭを製造するために
必要な工程のいくつかについて説明する。フラッシュＥ
ＦＲＯＭセル製造のためのそれらの工程が第２Ａ図、第
３Ａ図、第４Ａ図および第５Ａ図に示されている。フラ
ッシュＥＦＲＯＭの製造法が１９８６年８月４日付に出
願され、本願出願へ譲渡された未決の米国特許出願第８
９２，４４６号に詳しく説明されている。個々に消去可
能なＥＥＦＲＯＭが米国特許第４，２０３，１５８号に
詳しく説明されている。それらのセルを同時に製造する
工程が第２Ｂ図、第３Ｂ図、第４Ｂ図、第５Ｂ図、第６
戸、第７図、第８図に示されている。
第２Ａ図と第２Ｂ図はフラッシュＥＰＲＯＭセルと個々
に消去可能なＥＥＰＲＯＭセルの製造における同じ工程
中に起ることをそれぞれ示すものである。工程の流れの
理解を助けるためにそれらの図は横に並べられている。
に消去可能なＥＥＰＲＯＭセルの製造における同じ工程
中に起ることをそれぞれ示すものである。工程の流れの
理解を助けるためにそれらの図は横に並べられている。
第３Ａ図と第３Ｂ図、第４Ａ図止第４Ｂ図、第５Ａ図と
第５Ｂ図も同様である。
第５Ｂ図も同様である。
米国特許第４，２０３，１５８号の第１１図には、基板
中に形成されたフィンガ領域γ３が示されている。この
ドープされた領域はトンネル酸化物領域の下側に配置さ
れる。電荷が領域γ３との間および浮動ゲートの間でト
ンネル効果により移動させられる。この領域は上側のポ
リシリコン部材の形成前にドープされる。その米国特許
に示されているセルについては、付加マスキング工程を
用いなければ、フラッシュＥＰＲＯＭセルの製造と同時
にフィンガ領域７３は形成できない。後でわかるように
１本発明は、付加処理を行うことなしに、浮動ゲートと
の間で電荷を十シ取ルするためにドープされた基板領域
の形成ができるようにする。
中に形成されたフィンガ領域γ３が示されている。この
ドープされた領域はトンネル酸化物領域の下側に配置さ
れる。電荷が領域γ３との間および浮動ゲートの間でト
ンネル効果により移動させられる。この領域は上側のポ
リシリコン部材の形成前にドープされる。その米国特許
に示されているセルについては、付加マスキング工程を
用いなければ、フラッシュＥＰＲＯＭセルの製造と同時
にフィンガ領域７３は形成できない。後でわかるように
１本発明は、付加処理を行うことなしに、浮動ゲートと
の間で電荷を十シ取ルするためにドープされた基板領域
の形成ができるようにする。
本発明の方法の好適な実施例においては、ｐ形ポリシリ
コン基板が用いられる。この基板の一部が第１図に示さ
れている。メモリアレイ（フラッシュＥＰＲＯＭセルと
個々に消去可能なＥＥＦＲＯＭセル）がこのｐ影領域に
直接形成される。周辺回路に用いられるｎチャネル装置
も基板中に直接形成される。周辺回路に用いられるｐチ
ャネル装置のために、基板の周辺領域にＮ−井戸が形成
される。
コン基板が用いられる。この基板の一部が第１図に示さ
れている。メモリアレイ（フラッシュＥＰＲＯＭセルと
個々に消去可能なＥＥＦＲＯＭセル）がこのｐ影領域に
直接形成される。周辺回路に用いられるｎチャネル装置
も基板中に直接形成される。周辺回路に用いられるｐチ
ャネル装置のために、基板の周辺領域にＮ−井戸が形成
される。
「フロントエンド」処理は第１図のフィールド酸化物領
域１１を含む。それらの領域は基板上の装置を分離する
ために用いられるものであって、周知の処理を用いて形
成される。典型的には、後で能動素子を含むことになる
領域を覆うために窒化シリコンマスキング部材が用いら
れ、基板の他の領域は露出されたままである。高温酸化
工程においては、フィールド酸化物領域１１が成長させ
られる。その領域１１は第１図に示されておシ、それら
の領域１１の間にゲート酸化物層１２が形成される。
域１１を含む。それらの領域は基板上の装置を分離する
ために用いられるものであって、周知の処理を用いて形
成される。典型的には、後で能動素子を含むことになる
領域を覆うために窒化シリコンマスキング部材が用いら
れ、基板の他の領域は露出されたままである。高温酸化
工程においては、フィールド酸化物領域１１が成長させ
られる。その領域１１は第１図に示されておシ、それら
の領域１１の間にゲート酸化物層１２が形成される。
ゲート酸化物層１２は、高電圧周辺装置と、個々に消去
可能なＥＥＦＲＯＭセル（それらのセルのチャネル領域
を浮動ゲートから分離するため）と、それらのセル内の
、第９図に示されている選択装置２８．２９のような選
択装置とのためのゲート酸化物として用いられる。（高
電圧ｎチャネル周辺トランジスタはプログラミング電位
を取扱う。
可能なＥＥＦＲＯＭセル（それらのセルのチャネル領域
を浮動ゲートから分離するため）と、それらのセル内の
、第９図に示されている選択装置２８．２９のような選
択装置とのためのゲート酸化物として用いられる。（高
電圧ｎチャネル周辺トランジスタはプログラミング電位
を取扱う。
それらのトランジスタのゲートは第１のポリシリコン層
から形成される。） 第２Ａ図に第１図に類似する基板１０の断面図が示され
ている。その基板は２つのフィールド酸化物領域１１ｍ
の間に配置される領域を全体として有する。第２Ａ図に
示されている後で説明する処理の前に、基板のその部分
は第１図の酸化物層１２で覆われる。第２図において、
図示の基板の別の部分は、２つのフィールド酸化物領域
１１Ｂ の間に配置される領域を再び含む。第２Ｂ図に
示す処理の前に、その基板部分を第１図の酸化物層１２
により覆う。
から形成される。） 第２Ａ図に第１図に類似する基板１０の断面図が示され
ている。その基板は２つのフィールド酸化物領域１１ｍ
の間に配置される領域を全体として有する。第２Ａ図に
示されている後で説明する処理の前に、基板のその部分
は第１図の酸化物層１２で覆われる。第２図において、
図示の基板の別の部分は、２つのフィールド酸化物領域
１１Ｂ の間に配置される領域を再び含む。第２Ｂ図に
示す処理の前に、その基板部分を第１図の酸化物層１２
により覆う。
フィールド酸化物領域１１とゲート酸化物層１２との形
成後に、基板をフォトレジスト層１５により覆う。鼻板
のうちフラッシュＥＰＲＯＭセルとなる領域からフォト
レジストを除去する丸めに通常のマスキング工程を用い
る。また、個々に消去可能なＥＥＰＲＯＭセルのために
トンネル酸化物を成長させる領域に、第２Ｂ図の開口部
１６のような小さい開口部を設ける（しかし、この時に
は酸化物層１２は開口部１６から除去しない。）。この
時には、後で装置のチャネル領域と、第９図の装置２８
と２９等のためのホスト領域となる個々に消去可能なＥ
ＥＦＲＯＭセルの領域もフォトレジスト層は覆う。また
、ゲート酸化物層１２は周辺トランジスタのためのゲー
ト酸化物層として用いられるから、そのゲート酸化物層
１２を保護するためにフォトレジスト層１５は基板の周
辺領域を覆次に、基板にイオンを打込む。酸化物層１２
のうちフォトレジスト層１５により覆われていない領域
を通じてホウ素イオンを基板中に打ち込む。
成後に、基板をフォトレジスト層１５により覆う。鼻板
のうちフラッシュＥＰＲＯＭセルとなる領域からフォト
レジストを除去する丸めに通常のマスキング工程を用い
る。また、個々に消去可能なＥＥＰＲＯＭセルのために
トンネル酸化物を成長させる領域に、第２Ｂ図の開口部
１６のような小さい開口部を設ける（しかし、この時に
は酸化物層１２は開口部１６から除去しない。）。この
時には、後で装置のチャネル領域と、第９図の装置２８
と２９等のためのホスト領域となる個々に消去可能なＥ
ＥＦＲＯＭセルの領域もフォトレジスト層は覆う。また
、ゲート酸化物層１２は周辺トランジスタのためのゲー
ト酸化物層として用いられるから、そのゲート酸化物層
１２を保護するためにフォトレジスト層１５は基板の周
辺領域を覆次に、基板にイオンを打込む。酸化物層１２
のうちフォトレジスト層１５により覆われていない領域
を通じてホウ素イオンを基板中に打ち込む。
このイオン打ち込みはフラッシュｌＰＲＯＭセルのプロ
グラミングを強めるために主として行う。
グラミングを強めるために主として行う。
このイオン打ち込みの後で基板をエツチングし、フォト
レジスト層１５により保護されていない酸化物層部分を
除去する。したがって、たとえば、基板の開口部１６の
部分（第２Ｂ図の酸化物部材１２ｂの間）と同様に、第
２Ａ図の基板領域１４が露出される。フォトレジストが
酸化物層１２を覆う他の全ての領域においては、酸化物
層１２は基板１２に残る。
レジスト層１５により保護されていない酸化物層部分を
除去する。したがって、たとえば、基板の開口部１６の
部分（第２Ｂ図の酸化物部材１２ｂの間）と同様に、第
２Ａ図の基板領域１４が露出される。フォトレジストが
酸化物層１２を覆う他の全ての領域においては、酸化物
層１２は基板１２に残る。
次に、基板に酸化工程を施して薄い酸化物層を成長させ
る。その酸化物層は二酸化シリコン層、または高い一体
性の複合層であって、その中でトンネル効果による電荷
の移動が起るような絶縁層である。この実施例において
は、乾燥酸素雰囲気中で約１１０オングストロームの熱
成長層を形成する。この層は、第３Ｂ図の開口部１４内
に層１７典として、および開口部１Ｂ内に層１７ｂとし
て示されている。トンネル酸化物層の形成前にフォトレ
ジスト層１５を除去する。
る。その酸化物層は二酸化シリコン層、または高い一体
性の複合層であって、その中でトンネル効果による電荷
の移動が起るような絶縁層である。この実施例において
は、乾燥酸素雰囲気中で約１１０オングストロームの熱
成長層を形成する。この層は、第３Ｂ図の開口部１４内
に層１７典として、および開口部１Ｂ内に層１７ｂとし
て示されている。トンネル酸化物層の形成前にフォトレ
ジスト層１５を除去する。
このようにして、いまは基板全面に第１のポリシリコン
層が付着されている。フラッシュｌＰＲＯＭセルと個々
に消去可能なＥＥＰＲＯＭセルのための浮動ゲートにな
るポリシリコン線を形成するために通常のマスキング工
程を用いる。それらのポリシリコン線の形成は知られて
いる。
層が付着されている。フラッシュｌＰＲＯＭセルと個々
に消去可能なＥＥＰＲＯＭセルのための浮動ゲートにな
るポリシリコン線を形成するために通常のマスキング工
程を用いる。それらのポリシリコン線の形成は知られて
いる。
周辺領域（ゲート部材として用いられる所は除く）から
第１のポリシリコン層を除去し、必要があれば、周辺装
置のしきい値電圧を調節するために、周辺領域において
しきい値調節注入を行う。
第１のポリシリコン層を除去し、必要があれば、周辺装
置のしきい値電圧を調節するために、周辺領域において
しきい値調節注入を行う。
この時には、第１のポリシリコン層がメモリセルのチャ
ネル領域を覆い、したがってセルのチャネルがこのドー
パントのいずれも受けないことに注目されたい。
ネル領域を覆い、したがってセルのチャネルがこのドー
パントのいずれも受けないことに注目されたい。
第２のポリシリコン層のための基板を用意するために、
基板上の通常のポリシリコン間誘電体を形成する。次に
第２のポリシリコン層を基板上に形成し、前記米国特許
出願に開示されているように、フラッシュＥＰＲＯＭセ
ル用の制御ゲートを形成するために通常のマスキング工
程とエツチング工程を用いる。従来技術に従って、個々
に消去可能なＥＥＰＲＯＭ装置用の制御ゲートを同時に
形成する。この第２のポリシリコン層もエツチングして
周辺回路用のトランジスタのためのゲートを形成する。
基板上の通常のポリシリコン間誘電体を形成する。次に
第２のポリシリコン層を基板上に形成し、前記米国特許
出願に開示されているように、フラッシュＥＰＲＯＭセ
ル用の制御ゲートを形成するために通常のマスキング工
程とエツチング工程を用いる。従来技術に従って、個々
に消去可能なＥＥＰＲＯＭ装置用の制御ゲートを同時に
形成する。この第２のポリシリコン層もエツチングして
周辺回路用のトランジスタのためのゲートを形成する。
第２のポリシリコン層の一部が酸化物層１７ｂの上を延
長する。酸化物層１７ｂの上により狭いフィンガすなわ
ち部材１９ｂを形成する。そのフィンガ部材の形成は、
制御ゲートの形成に用いたのと同じマスキング工程とエ
ツチング工程を用いる。フィンガすなわち部材１８ｂを
第１のポリシリコン層の下側の部分からエツチングでき
るようにするために、フィンガ１９ｂをマスクとして用
いる。フィンガ１８ｂと１９ｂはできるだけ細く形成す
る。たとえば、現在の技術ではそれらのフィンガを１ミ
クロンまたはそれ゛以下の幅にできる。フィンガ１８ｂ
はセルの浮動ゲートと一体である。この浮動ゲートの１
つの寸法は、従来技術において行われるように、上側の
制御ゲートをマスクとして用いることによっても形成さ
れる。フィンガ１９ｂはセルの制御ゲートと一体である
。
長する。酸化物層１７ｂの上により狭いフィンガすなわ
ち部材１９ｂを形成する。そのフィンガ部材の形成は、
制御ゲートの形成に用いたのと同じマスキング工程とエ
ツチング工程を用いる。フィンガすなわち部材１８ｂを
第１のポリシリコン層の下側の部分からエツチングでき
るようにするために、フィンガ１９ｂをマスクとして用
いる。フィンガ１８ｂと１９ｂはできるだけ細く形成す
る。たとえば、現在の技術ではそれらのフィンガを１ミ
クロンまたはそれ゛以下の幅にできる。フィンガ１８ｂ
はセルの浮動ゲートと一体である。この浮動ゲートの１
つの寸法は、従来技術において行われるように、上側の
制御ゲートをマスクとして用いることによっても形成さ
れる。フィンガ１９ｂはセルの制御ゲートと一体である
。
このようＫして製造したフラッシュｌＰＲＯＭセルの構
造を第４Ａ図に示す。このセルは浮動ゲート１８ｍと、
ポリシリコン間誘電体２１ｍと、制御ゲ−）１９＆とを
含む。個々に消去可能なＥＥＰＲＯＭセルの領域におい
ては、フィンガすなわちポリシリコン部材１８ｂがポリ
シリコン間誘電体２１ｂと、この誘電体２１ｂの上を延
長するセルの制御ゲートの延長部で覆われる。制御ゲー
トと浮動ゲートが、従来技術と同様に、セルのチャネル
領域の上を延長する。（個々に消去可能なＥＥＦＲＯＭ
セルのためのチャネル領域は図示されていないととに注
目されたい。） このようにしてセルのソースおよびドレインと周辺装置
が形成される。ｎ形ンース領域とｎ形ドレイン領域のた
めの全てのホスト領域は露出されたままＫし、ｐ形ソー
ス領斌とｐ形ドレイン領域のためのホスト領域は覆う。
造を第４Ａ図に示す。このセルは浮動ゲート１８ｍと、
ポリシリコン間誘電体２１ｍと、制御ゲ−）１９＆とを
含む。個々に消去可能なＥＥＰＲＯＭセルの領域におい
ては、フィンガすなわちポリシリコン部材１８ｂがポリ
シリコン間誘電体２１ｂと、この誘電体２１ｂの上を延
長するセルの制御ゲートの延長部で覆われる。制御ゲー
トと浮動ゲートが、従来技術と同様に、セルのチャネル
領域の上を延長する。（個々に消去可能なＥＥＦＲＯＭ
セルのためのチャネル領域は図示されていないととに注
目されたい。） このようにしてセルのソースおよびドレインと周辺装置
が形成される。ｎ形ンース領域とｎ形ドレイン領域のた
めの全てのホスト領域は露出されたままＫし、ｐ形ソー
ス領斌とｐ形ドレイン領域のためのホスト領域は覆う。
ｎチャネル装置（セルを含む）のためのソース領域とド
レイン領域に整列してひ素イオンも打ちこむ（この方法
では、ひ素イオンの打ちこみ前に、通常のエツチング工
程により基板被覆誘電体を約４００〜２００オングスト
ロームに薄くする。これは酸化物を通じてイオンを打ち
こめるようにする丸めに行う。たとえば、層１７＆を約
２００オングストロームまで薄くする。）。
レイン領域に整列してひ素イオンも打ちこむ（この方法
では、ひ素イオンの打ちこみ前に、通常のエツチング工
程により基板被覆誘電体を約４００〜２００オングスト
ロームに薄くする。これは酸化物を通じてイオンを打ち
こめるようにする丸めに行う。たとえば、層１７＆を約
２００オングストロームまで薄くする。）。
フラッシュＥＰＲＯＭは、従来技術に従って、よシ段階
的にされたソース接合を得るために、ソース領域におい
て付加ドーピング工程を用いる。それらの装置のドレイ
ン領域と、他の装置のソース領域とドレイン領域のほと
んどとを覆って、フラッシュｌＰＲＯＭセルのソース領
域と、選択トランジスタのソース領域およびドレイン領
域とだけを露出させる。この時に露出される他の領域だ
けがフィンガ１８ｂと１９ｂに隣接する領域である。し
たがって、部材１７ｂ、１８ｂ、１９ｂを含むサンドイ
ツチ構造に隣接する基板中にシんを打ちこむ。打ちこま
れたシんイオンは基板中に一層容易に拡散して、たとえ
ば、ゲート１８風の下側に示され、重要なことに、フィ
ンガ１８ｂの下側に領域２４ｂを形成する（選択トラン
ジスタのソース領域とドレイン領域にシんを打ちこんで
高電圧に使用できるようにする。）。
的にされたソース接合を得るために、ソース領域におい
て付加ドーピング工程を用いる。それらの装置のドレイ
ン領域と、他の装置のソース領域とドレイン領域のほと
んどとを覆って、フラッシュｌＰＲＯＭセルのソース領
域と、選択トランジスタのソース領域およびドレイン領
域とだけを露出させる。この時に露出される他の領域だ
けがフィンガ１８ｂと１９ｂに隣接する領域である。し
たがって、部材１７ｂ、１８ｂ、１９ｂを含むサンドイ
ツチ構造に隣接する基板中にシんを打ちこむ。打ちこま
れたシんイオンは基板中に一層容易に拡散して、たとえ
ば、ゲート１８風の下側に示され、重要なことに、フィ
ンガ１８ｂの下側に領域２４ｂを形成する（選択トラン
ジスタのソース領域とドレイン領域にシんを打ちこんで
高電圧に使用できるようにする。）。
周辺回路のｐチャネルトランジスタのソース領域とドレ
イン領域の形成前に基板を再び酸化する。
イン領域の形成前に基板を再び酸化する。
九とえば、乾燥０１雰囲気中で基板を９２０℃の温度に
４〜６時間さらす。これは典型的にはゲートの縁部を酸
化したがって保護するため、およびｎチャネル装置のソ
ース領域とドレイン領域のために以前に打ちこまれたド
ーパントを活性化するために行う。この酸化はイオンの
打ちこみＫよシ損傷を受けたシリコンの結晶構造も直す
。
４〜６時間さらす。これは典型的にはゲートの縁部を酸
化したがって保護するため、およびｎチャネル装置のソ
ース領域とドレイン領域のために以前に打ちこまれたド
ーパントを活性化するために行う。この酸化はイオンの
打ちこみＫよシ損傷を受けたシリコンの結晶構造も直す
。
この酸化工程中に、フィンガ１８ｂに沿って付着され九
ドーパントがフィンガ１８ｂの下側を横へ拡散する。こ
のことはシんドーパントの場合にとくにそうである。第
７図に示すように、ドープされた領域２５ｂはフィンガ
１８ｂの下側を伝わる。領域２５ｂは比較的薄いトンネ
ル酸化物１７ｂにょシ領域２５ｂがフィンガ１８ｂから
分離されることに注目されたい。このようＫすると、電
子をフィンガ１８ｂとの間でトンネル効果により容易に
移動させることができる。フィンガ１８ｂは個々に消去
可能なＫＥＦＲＯＭセルの浮動ゲートに隣接するから、
このセルはプログラムおよび消去できる。領域２５ｂは
装置のドレイン領域に隣接する（米国特許第４．２０３
，１５８号に記載されているセルの対応する領域もドレ
イン領域に隣接する。）。しかし、従来の技術とは異な
シ、それらの領域は別々に形成されるのではなくて、全
てのセルのソース領域とドレイン領域を形成するために
用いられたのと同じ打ちこみ工程によ多形成される（第
８図においては、領域２５ｂがフィンガ１８ｂの下に現
われているから、領域２５ｂは良く示されている。この
図はフィンガ１８ｂの中心線からずらされている。）。
ドーパントがフィンガ１８ｂの下側を横へ拡散する。こ
のことはシんドーパントの場合にとくにそうである。第
７図に示すように、ドープされた領域２５ｂはフィンガ
１８ｂの下側を伝わる。領域２５ｂは比較的薄いトンネ
ル酸化物１７ｂにょシ領域２５ｂがフィンガ１８ｂから
分離されることに注目されたい。このようＫすると、電
子をフィンガ１８ｂとの間でトンネル効果により容易に
移動させることができる。フィンガ１８ｂは個々に消去
可能なＫＥＦＲＯＭセルの浮動ゲートに隣接するから、
このセルはプログラムおよび消去できる。領域２５ｂは
装置のドレイン領域に隣接する（米国特許第４．２０３
，１５８号に記載されているセルの対応する領域もドレ
イン領域に隣接する。）。しかし、従来の技術とは異な
シ、それらの領域は別々に形成されるのではなくて、全
てのセルのソース領域とドレイン領域を形成するために
用いられたのと同じ打ちこみ工程によ多形成される（第
８図においては、領域２５ｂがフィンガ１８ｂの下に現
われているから、領域２５ｂは良く示されている。この
図はフィンガ１８ｂの中心線からずらされている。）。
ある場合には、フィンガ１８ｂの下側に連続したドープ
領域２５ｂが存在するようにフィンガ１８ｂを十分に細
くできる。すなわち、第７図に示す２つの領域２５ｂが
一緒になる。しかし、これは必要ではない。セルは１．
６ミクロン幅のフィンガを用い、および約０．６ミクロ
ンの間隙を残して各側に０．５ミクロンの下側拡散を行
うことにより、セルは曳く機能する。２つの近い領域２
５ｂを近接させることにより基板内に空乏フィールドが
生じさせられる。その空乏フィールドは消去中の基板電
流を減少する。重ね合わされているゲート基板領域を用
いる従来のセルでは、ソースニドレイン領域を近接させ
ることができないから、電流が大きい。実際に、本発明
により、従来のセルと比較して基板電流を非常に大きく
減少されて（すなわち、１０００分の１〜１００００分
の１）、高電圧のためにオンチップ電荷ボンピングを使
用できるようにする。
領域２５ｂが存在するようにフィンガ１８ｂを十分に細
くできる。すなわち、第７図に示す２つの領域２５ｂが
一緒になる。しかし、これは必要ではない。セルは１．
６ミクロン幅のフィンガを用い、および約０．６ミクロ
ンの間隙を残して各側に０．５ミクロンの下側拡散を行
うことにより、セルは曳く機能する。２つの近い領域２
５ｂを近接させることにより基板内に空乏フィールドが
生じさせられる。その空乏フィールドは消去中の基板電
流を減少する。重ね合わされているゲート基板領域を用
いる従来のセルでは、ソースニドレイン領域を近接させ
ることができないから、電流が大きい。実際に、本発明
により、従来のセルと比較して基板電流を非常に大きく
減少されて（すなわち、１０００分の１〜１００００分
の１）、高電圧のためにオンチップ電荷ボンピングを使
用できるようにする。
周辺回路中のｐチャネルトランジスタのためのソース領
域とドレイン領域を形成するために、マスキング工程の
後でホウ素その他のｐ形ドーパントを打ちこむことがで
きる。これに続いて、不働態層と金属層の形成のような
メモリの完成のために通常の「リヤエンド」ステップを
用いる。
域とドレイン領域を形成するために、マスキング工程の
後でホウ素その他のｐ形ドーパントを打ちこむことがで
きる。これに続いて、不働態層と金属層の形成のような
メモリの完成のために通常の「リヤエンド」ステップを
用いる。
第９図に示すように、セル３２のような個々に消去可能
な各ＥＥＦＲＯＭセルは、酸化物と制御ゲート（ポリシ
リコン部材１９ｂを含む第２のポリシリコン層から製造
される）により完全に囲まれている浮動ゲートを含む。
な各ＥＥＦＲＯＭセルは、酸化物と制御ゲート（ポリシ
リコン部材１９ｂを含む第２のポリシリコン層から製造
される）により完全に囲まれている浮動ゲートを含む。
制御ゲートはれチャネルトランジスタ２９を介して電位
源へ結合される。
源へ結合される。
セルのドレイン端子はれチャネルトランジスタ２８を介
して電位源へ結合される。トランジスタ２８と２９のゲ
ートは図示のように線３０へ結合される（現在はｎチャ
ネルエンハンス型トランジスタが好ましいが、トランジ
スタ２８．２９はゼロしきい値トランジスタのような他
の種類のトランジスタとすることができる。）。
して電位源へ結合される。トランジスタ２８と２９のゲ
ートは図示のように線３０へ結合される（現在はｎチャ
ネルエンハンス型トランジスタが好ましいが、トランジ
スタ２８．２９はゼロしきい値トランジスタのような他
の種類のトランジスタとすることができる。）。
装置３２の浮動ゲートをプログラムするために、プログ
ラミング電位ｖｐ、が線３０と３７へ加えられる。線３
８は接地され、線３９は開かれる。それらの条件ではト
ランジスタ２Ｂと２９は導通状態になる。電子がトンネ
ル効果により基板から浮動ゲートへ移動させられる。装
置を消去するために、プログラミング電位ｖｐｐが線３
０へ再び加えられ、トランジスタ２８．２９が導通する
。ソース端子は再び開かれる。線３Ｔはアース電位にあ
シ、線３８はｖｐｐ電位にある。それらの条件の下にお
いては、電荷はトンネル効果により浮動ゲートからドレ
イン領域へ移動させられる。
ラミング電位ｖｐ、が線３０と３７へ加えられる。線３
８は接地され、線３９は開かれる。それらの条件ではト
ランジスタ２Ｂと２９は導通状態になる。電子がトンネ
ル効果により基板から浮動ゲートへ移動させられる。装
置を消去するために、プログラミング電位ｖｐｐが線３
０へ再び加えられ、トランジスタ２８．２９が導通する
。ソース端子は再び開かれる。線３Ｔはアース電位にあ
シ、線３８はｖｐｐ電位にある。それらの条件の下にお
いては、電荷はトンネル効果により浮動ゲートからドレ
イン領域へ移動させられる。
セルの読出し中はセンス増幅器が線３８へ接続される。
正常な動作電位ｖｃｃ（５Ｖ）が線３０へ接続されてト
ランジスタ２８と２９を導通される。
ランジスタ２８と２９を導通される。
基準電位が線３Ｔと３８へ加えられ、ソース領域が接地
される。それらの条件の下においては、浮動ゲートが負
に帯電させられると装置３２は導通しない。一方、浮動
ゲートに電子が充電させられないと（または正に充電さ
れると）、装置３２が導通する。
される。それらの条件の下においては、浮動ゲートが負
に帯電させられると装置３２は導通しない。一方、浮動
ゲートに電子が充電させられないと（または正に充電さ
れると）、装置３２が導通する。
第９図のセルは、隣接するセルを妨害することなしに、
プログラムおよび消去できることに注目すべきである。
プログラムおよび消去できることに注目すべきである。
別の方法では、フィンガ１９ｂは全く形成されない。第
１のポリシリコン層が最初にエツチングされた時にフィ
ンガ１８ｂが形成される。シんの打ちこみの間に、フィ
ンガ１８ｂ（厚さが約０．１５ミクロン）は、１２５Ｋ
ａＶよシ高いエネルギーが用いられる場合には、イオン
がシリコン基板に達することを阻止しない。これＫよシ
、フィンガ１８ｍの下側の全領域が埋込まれるから、消
去中の基板電流が更に減少させられる。制御ゲートは従
来の例におけるようにいぜんとして浮動ゲートの上に設
けられる。しかし、制御ゲートは浮動ゲートの上には延
びない。
１のポリシリコン層が最初にエツチングされた時にフィ
ンガ１８ｂが形成される。シんの打ちこみの間に、フィ
ンガ１８ｂ（厚さが約０．１５ミクロン）は、１２５Ｋ
ａＶよシ高いエネルギーが用いられる場合には、イオン
がシリコン基板に達することを阻止しない。これＫよシ
、フィンガ１８ｍの下側の全領域が埋込まれるから、消
去中の基板電流が更に減少させられる。制御ゲートは従
来の例におけるようにいぜんとして浮動ゲートの上に設
けられる。しかし、制御ゲートは浮動ゲートの上には延
びない。
第１図はフィールド酸化物（分離）領域の間に形成され
た典型的な基板領域を示す基板の横断面図、第２Ａ図は
フィールド酸化物領域の間に形成された酸化物が除去さ
れた後の第１図に示されているような領域を示す横断面
図、第２Ｂ図はマスキング工程とエツチング工程が行わ
れて、フィールド酸化物領域の間に配置されている酸化
物の一部が除去された後の第１図に示されているような
領域を示す横断面図、第３Ａ図は基板上にトンネル酸化
物領域が成長した後の第２Ａ図に示されている基板を示
す横断面図、第３Ｂ図は基板の露出されている部分の上
にトンネル酸化物領域が成長させられた後の第２Ｂ図に
示されている基板を示す横断面図、第４Ａ図は基板上の
トンネル酸化物領域の上にポリシリコン浮動ゲートと、
ポリシリコン間の誘電体と、第２のポリシリコン（制御
）ゲートが形成された後の第３Ａ図に示されている基板
を示す横断面図、第４Ｂ図は基板上のトンネル酸化物領
域の上に第１のポリシリコン部材（フィンガ）と、ポリ
シリコン間の誘電体と、第２のポリシリコン部材が形成
された後の第３Ｂ図に示されている基板を示す横断面図
、第５Ａ図はソース領域とドレイン領域がゲート部材に
整列して形成された後の第４Ａ図に示されている基板を
示す横断面図、第５Ｂ図はドープされた領域がポリシリ
コンフィンガに整列して形成された後の第４Ｂ図に示さ
れている基板を示す横断面図、第６図は第４Ｂ図と第５
Ｂ図に関連するトンネル酸化物マスクとポリシリコンフ
ィンガを示す計画図、第７図は第６図の７−７線に沿う
、駆動工程の後の第５Ｂ図のポリシリコンサンドインチ
構造を示す横断面図、第８図は第６図の８−８線に沿う
横断面図、第９図は本発明の方法で製造された個々に消
去可能なｇＥＰＲＯＭセルを示す電気回路図である。 １ｏ・・・・基板、１１，１１ａ、１１ｂ・・・・フィ
ールド酸化物領域、１２．１２ｍ、１２ｂ・・中・ゲー
ト酸化物層、１５８・・・フォトレジスト層、１７ｍ、
１７ｂ ｅ ＊ ＊ 、酸化物層、ｊ１３１ｅ＊＊＊浮
動ゲート、１８ｂ、１９ｂ・Φ・拳フィンガ、１９ａ・
・・・制御ゲート、２１＆１２１ｂ・１１壷・ポリシリ
コン間誘電体。
た典型的な基板領域を示す基板の横断面図、第２Ａ図は
フィールド酸化物領域の間に形成された酸化物が除去さ
れた後の第１図に示されているような領域を示す横断面
図、第２Ｂ図はマスキング工程とエツチング工程が行わ
れて、フィールド酸化物領域の間に配置されている酸化
物の一部が除去された後の第１図に示されているような
領域を示す横断面図、第３Ａ図は基板上にトンネル酸化
物領域が成長した後の第２Ａ図に示されている基板を示
す横断面図、第３Ｂ図は基板の露出されている部分の上
にトンネル酸化物領域が成長させられた後の第２Ｂ図に
示されている基板を示す横断面図、第４Ａ図は基板上の
トンネル酸化物領域の上にポリシリコン浮動ゲートと、
ポリシリコン間の誘電体と、第２のポリシリコン（制御
）ゲートが形成された後の第３Ａ図に示されている基板
を示す横断面図、第４Ｂ図は基板上のトンネル酸化物領
域の上に第１のポリシリコン部材（フィンガ）と、ポリ
シリコン間の誘電体と、第２のポリシリコン部材が形成
された後の第３Ｂ図に示されている基板を示す横断面図
、第５Ａ図はソース領域とドレイン領域がゲート部材に
整列して形成された後の第４Ａ図に示されている基板を
示す横断面図、第５Ｂ図はドープされた領域がポリシリ
コンフィンガに整列して形成された後の第４Ｂ図に示さ
れている基板を示す横断面図、第６図は第４Ｂ図と第５
Ｂ図に関連するトンネル酸化物マスクとポリシリコンフ
ィンガを示す計画図、第７図は第６図の７−７線に沿う
、駆動工程の後の第５Ｂ図のポリシリコンサンドインチ
構造を示す横断面図、第８図は第６図の８−８線に沿う
横断面図、第９図は本発明の方法で製造された個々に消
去可能なｇＥＰＲＯＭセルを示す電気回路図である。 １ｏ・・・・基板、１１，１１ａ、１１ｂ・・・・フィ
ールド酸化物領域、１２．１２ｍ、１２ｂ・・中・ゲー
ト酸化物層、１５８・・・フォトレジスト層、１７ｍ、
１７ｂ ｅ ＊ ＊ 、酸化物層、ｊ１３１ｅ＊＊＊浮
動ゲート、１８ｂ、１９ｂ・Φ・拳フィンガ、１９ａ・
・・・制御ゲート、２１＆１２１ｂ・１１壷・ポリシリ
コン間誘電体。
Claims (4)
- （１）基板上にブロック消去可能かつ電気的にプログラ
ム可能な読取り専用メモリセル（第１のセル）を製造す
る方法において、 前記基板上に前記第１のセルのための第１の絶縁領域を
形成すると同時に、電気的に消去可能かつ電気的にプロ
グラム可能な読取り専用メモリ（第２のセル）からの電
荷をトンネル効果により移動させるための第２の絶縁領
域を形成する工程と、前記第２の絶縁領域の上にポリシ
リコン層から狭いポリシリコン部材を形成すると同時に
前記第１のセルのためのゲートを形成する工程と、前記
ポリシリコン部材に隣接する前記基板にドーパントをド
ーピングすると同時に前記第１のセルと前記第２のセル
のためのソース領域とドレイン領域にドーピングする工
程と、 前記ポリシリコン部材の下側の前記ドーパントを駆動し
てドープされた領域を形成して、電荷を前記ポリシリコ
ン部材との間で前記ドープされた領域を通じてトンネル
効果により移動できるようにする工程と、 を備えることを特徴とする基板上にブロック消去可能か
つ電気的にプログラム可能な読取り専用メモリセルと電
気的に消去可能かつ電気的にプログラム可能な読取り専
用メモリセルを同時に製造する方法。 - （２）基板上にブロック消去可能かつ電気的にプログラ
ム可能な読取り専用メモリセル（第１のセル）を製造す
る方法において、 前記第１のセルのための第１の絶縁領域を形成すると同
時に、電気的に消去可能かつ電気的にプログラム可能な
読取り専用メモリセル（第２のセル）からの電荷をトン
ネル効果により移動させるために前記基板上に第２の絶
縁領域を形成する工程と、 前記第２のセルの浮動ゲートから延長し、かつ前記第２
の絶縁領域の上を延長する狭いポリシリコン部材をポリ
シリコンの第１の層から形成し、かつ前記第１のセルの
ためのゲートを形成する工程と、 前記ポリシリコン部材に隣接する前記基板にドーパント
をドーピングすると同時に前記第１のセルと前記第２の
セルのためのソース領域とドレイン領域にドーピングす
る工程と、 前記ポリシリコン部材の下側の前記ドーパントを駆動し
て前記部材の下側に少くとも１つのドープされた領域を
形成して、電荷を前記ポリシリコン部材との間で前記ド
ープされた領域を通じてトンネル効果により移動できる
ようにする工程と、を備えることを特徴とする基板上に
ブロック消去可能かつ電気的にプログラム可能な読取り
専用メモリセルと電気的に消去可能かつ電気的にプログ
ラム可能な読取り専用メモリセルを同時に製造する方法
。 - （３）トンネル酸化物領域の上を延長するフィンガを含
む浮動ゲートと制御ゲートを有する電気的にプログラム
可能かつ電気的に消去可能な読取り専用メモリセルを製
造する方法において、 前記フィンガが前記トンネル酸化物領域の上に形成され
た後で、前記基板に前記フィンガと整列してドーパント
をドーピングする工程と、 前記フィンガの下側の前記ドーパントを駆動してドープ
された領域を形成する工程と、 を備えることを特徴とする電気的にプログラム可能かつ
電気的に消去可能な読取り専用メモリセルを製造する方
法。 - （４）薄い酸化物領域の上に配置されたフィンガであつ
て、そのフィンガから電荷が酸化物領域を通つて、基板
中でフィンガの下側に形成されているドープされた領域
内へトンネル効果により移動するような前記フィンガを
有する、基板上に形成される電気的にプログラム可能か
つ電気的に消去可能な読取り専用メモリセルを製造する
方法において、 前記基板に前記フィンガに隣接少くとも１つのドーパン
トをドーピングする工程と、 前記フィンガの下側のドーパントを駆動する工程と、 を備えることを特徴とするドープされた領域を製造する
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/274,420 US4957877A (en) | 1988-11-21 | 1988-11-21 | Process for simultaneously fabricating EEPROM cell and flash EPROM cell |
| US274,420 | 1988-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166772A true JPH02166772A (ja) | 1990-06-27 |
Family
ID=23048125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268306A Pending JPH02166772A (ja) | 1988-11-21 | 1989-10-17 | 基板上に消去可能なｅｐｒｏｍセルとフラツシユｅｐｒｏｍセルを同時に製造する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4957877A (ja) |
| JP (1) | JPH02166772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228377A (ja) * | 1990-02-02 | 1991-10-09 | Toshiba Corp | 半導体装置 |
| JPH04263386A (ja) * | 1991-02-18 | 1992-09-18 | Fuji Photo Film Co Ltd | Ｉｃメモリカード |
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|---|---|---|---|---|
| US5147813A (en) * | 1990-08-15 | 1992-09-15 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5045966A (en) * | 1990-09-17 | 1991-09-03 | Micrel Semiconductor | Method for forming capacitor using FET process and structure formed by same |
| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
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| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US6958513B2 (en) * | 2003-06-06 | 2005-10-25 | Chih-Hsin Wang | Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells |
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| US7411244B2 (en) * | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
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| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
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-
1988
- 1988-11-21 US US07/274,420 patent/US4957877A/en not_active Expired - Lifetime
-
1989
- 1989-10-17 JP JP1268306A patent/JPH02166772A/ja active Pending
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Also Published As
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|---|---|
| US4957877A (en) | 1990-09-18 |
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