JPH08255847A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JPH08255847A JPH08255847A JP7084859A JP8485995A JPH08255847A JP H08255847 A JPH08255847 A JP H08255847A JP 7084859 A JP7084859 A JP 7084859A JP 8485995 A JP8485995 A JP 8485995A JP H08255847 A JPH08255847 A JP H08255847A
- Authority
- JP
- Japan
- Prior art keywords
- region
- floating gate
- gate
- insulating film
- tunnel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 230000008878 coupling Effects 0.000 claims abstract description 30
- 238000010168 coupling process Methods 0.000 claims abstract description 30
- 238000005859 coupling reaction Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 43
- 238000009751 slip forming Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 description 34
- 239000010410 layer Substances 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 244000228957 Ferula foetida Species 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 トンネル領域を浮遊ゲートの外側に形成して
加工制御性を良くして書込み／消去特性の優れた不揮発
性半導体記憶装置を提供する。 【構成】 メモリトランジスタの浮遊ゲート６は、カッ
プリング領域上にゲート絶縁膜を介して形成されたその
制御ゲート７と連続的に接続されている。メモリトラン
ジスタのトンネル電流が出入りするトンネル領域は、浮
遊ゲート６の一部がその直下に形成され、浮遊ゲート６
下のゲート絶縁膜より薄いゲート絶縁膜３０から構成さ
れている。浮遊ゲート６のトンネル領域１０上の領域
は、浮遊ゲート６の外周に配置され、浮遊ゲートに突出
するように形成されている。前記薄いゲート絶縁膜３０
の面積はトンネル領域１０より十分広くなっている。ト
ンネル酸化膜は浮遊ゲートの外に形成した薄い酸化膜の
一部として形成されるので浮遊ゲートのトンネル領域を
形成する際に位置合わせが不要になる。
加工制御性を良くして書込み／消去特性の優れた不揮発
性半導体記憶装置を提供する。 【構成】 メモリトランジスタの浮遊ゲート６は、カッ
プリング領域上にゲート絶縁膜を介して形成されたその
制御ゲート７と連続的に接続されている。メモリトラン
ジスタのトンネル電流が出入りするトンネル領域は、浮
遊ゲート６の一部がその直下に形成され、浮遊ゲート６
下のゲート絶縁膜より薄いゲート絶縁膜３０から構成さ
れている。浮遊ゲート６のトンネル領域１０上の領域
は、浮遊ゲート６の外周に配置され、浮遊ゲートに突出
するように形成されている。前記薄いゲート絶縁膜３０
の面積はトンネル領域１０より十分広くなっている。ト
ンネル酸化膜は浮遊ゲートの外に形成した薄い酸化膜の
一部として形成されるので浮遊ゲートのトンネル領域を
形成する際に位置合わせが不要になる。
Description
【０００１】
【産業上の利用分野】本発明は、選択トランジスタを備
えた不揮発性半導体記憶装置の浮遊ゲート構造及びその
製造方法に関するものである。
えた不揮発性半導体記憶装置の浮遊ゲート構造及びその
製造方法に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置、例え
ば、電気的消去、再書込み可能な読出し専用メモリ(Ele
ctrically Erasable and Programable Read Only Memor
y:ＥＥＰＲＯＭ) は消去のために紫外線の必要なＥＰＲ
ＯＭ(Erasable and ProgrammableROM) とは異なり、ボ
−ドに実装したままで書換え可能であり、消去、書込み
に必要な高圧の発生回路やその他の周辺回路を内蔵して
いるために使いやすい特長がある。ＥＥＰＲＯＭは、多
くのセル構造が提案されているが、主として浮遊ゲ−ト
型とＭＮＯＳ型に大別される。浮遊ゲ−ト型は、浮遊ゲ
−ト電極を有し、ＥＰＲＯＭと同様に絶縁膜に完全に覆
われたポリシリコンの浮遊ゲ−ト電極に電子を蓄える。
ＭＮＯＳ型は、酸化膜と窒化膜の界面や窒化膜中のトラ
ップに電子やホ−ルを捕獲する。いずれの構造もＭＯＳ
トランジスタのゲ−ト電極と半導体基板との間に電子や
ホ−ルを捕獲することによってＭＯＳトランジスタのし
きい値（Ｖth）を変化させて不揮発性の記憶を行う。浮
遊ゲート型は、浮遊ゲートの上に層間絶縁膜を介して制
御ゲートを積層した２層型と、制御ゲートと浮遊ゲート
とを同じ多結晶シリコン膜から形成した１層型が有る。
ば、電気的消去、再書込み可能な読出し専用メモリ(Ele
ctrically Erasable and Programable Read Only Memor
y:ＥＥＰＲＯＭ) は消去のために紫外線の必要なＥＰＲ
ＯＭ(Erasable and ProgrammableROM) とは異なり、ボ
−ドに実装したままで書換え可能であり、消去、書込み
に必要な高圧の発生回路やその他の周辺回路を内蔵して
いるために使いやすい特長がある。ＥＥＰＲＯＭは、多
くのセル構造が提案されているが、主として浮遊ゲ−ト
型とＭＮＯＳ型に大別される。浮遊ゲ−ト型は、浮遊ゲ
−ト電極を有し、ＥＰＲＯＭと同様に絶縁膜に完全に覆
われたポリシリコンの浮遊ゲ−ト電極に電子を蓄える。
ＭＮＯＳ型は、酸化膜と窒化膜の界面や窒化膜中のトラ
ップに電子やホ−ルを捕獲する。いずれの構造もＭＯＳ
トランジスタのゲ−ト電極と半導体基板との間に電子や
ホ−ルを捕獲することによってＭＯＳトランジスタのし
きい値（Ｖth）を変化させて不揮発性の記憶を行う。浮
遊ゲート型は、浮遊ゲートの上に層間絶縁膜を介して制
御ゲートを積層した２層型と、制御ゲートと浮遊ゲート
とを同じ多結晶シリコン膜から形成した１層型が有る。
【０００３】図９及び図１０を参照して制御ゲート及び
浮遊ゲートが同じ第１層の多結晶シリコン膜から構成さ
れた浮遊ゲ−ト型のトンネル酸化膜を用いた従来のＥＥ
ＰＲＯＭメモリセルを説明する。図９は、ＥＥＰＲＯＭ
メモリのセル部を部分的に示す平面図であり、図１０
は、図９のＡ−Ａ′線に沿う部分の断面図である。半導
体基板には、例えば、Ｐ型シリコン半導体基板１を用
い、この半導体基板１の表面領域には、複数のＮ＋不純
物拡散領域４、８、４１、４２が形成されている。半導
体基板１の主面上にはＳｉＯ2 などのゲート絶縁膜が形
成されている。また半導体基板には選択トランジスタ
（Ｓ）とメモリトランジスタ（Ｍ）が形成されており、
選択トランジスタの選択ゲート５は、厚さ約４０ｎｍの
ゲート絶縁膜３２の上に形成されている。選択ゲート
は、選択トランジスタのソース／ドレイン領域である不
純物拡散領域４１、４２間の上に形成されている。メモ
リトランジスタの浮遊ゲート６は、そのソース／ドレイ
ン領域である不純物拡散領域４、４１間の上に厚さ約４
０ｎｍの第１のゲート絶縁膜３１及び厚さ約９ｎｍの薄
い絶縁膜３を介して形成されている。浮遊ゲート６の前
記薄いゲート絶縁膜３の上に形成されて領域は、トンネ
ルウインドウ領域ＴＷといい、薄いゲート絶縁膜３を介
してトンネル電流が出入りする。
浮遊ゲートが同じ第１層の多結晶シリコン膜から構成さ
れた浮遊ゲ−ト型のトンネル酸化膜を用いた従来のＥＥ
ＰＲＯＭメモリセルを説明する。図９は、ＥＥＰＲＯＭ
メモリのセル部を部分的に示す平面図であり、図１０
は、図９のＡ−Ａ′線に沿う部分の断面図である。半導
体基板には、例えば、Ｐ型シリコン半導体基板１を用
い、この半導体基板１の表面領域には、複数のＮ＋不純
物拡散領域４、８、４１、４２が形成されている。半導
体基板１の主面上にはＳｉＯ2 などのゲート絶縁膜が形
成されている。また半導体基板には選択トランジスタ
（Ｓ）とメモリトランジスタ（Ｍ）が形成されており、
選択トランジスタの選択ゲート５は、厚さ約４０ｎｍの
ゲート絶縁膜３２の上に形成されている。選択ゲート
は、選択トランジスタのソース／ドレイン領域である不
純物拡散領域４１、４２間の上に形成されている。メモ
リトランジスタの浮遊ゲート６は、そのソース／ドレイ
ン領域である不純物拡散領域４、４１間の上に厚さ約４
０ｎｍの第１のゲート絶縁膜３１及び厚さ約９ｎｍの薄
い絶縁膜３を介して形成されている。浮遊ゲート６の前
記薄いゲート絶縁膜３の上に形成されて領域は、トンネ
ルウインドウ領域ＴＷといい、薄いゲート絶縁膜３を介
してトンネル電流が出入りする。
【０００４】メモリトランジスタの制御ゲート７は、厚
さ約１５ｎｍの第２のゲート絶縁膜３３を介してカップ
リング領域の不純物拡散領域８の上に形成されている。
半導体基板１上の浮遊ゲ−ト６とこれを挟む半導体基板
１内の不純物拡散領域４、４１をソ−ス領域４及びドレ
イン領域４１とし、さらに制御ゲート７とその下のカッ
プリング領域とで第１の絶縁ゲ−ト型電界効果トランジ
スタ（メモリトランジスタＭ）を構成し、半導体基板１
上の選択ゲ−ト５とこれを挟む半導体基板１内の不純物
拡散領域４１、４２をソ−ス領域４１及びドレイン領域
４２とで第２の絶縁ゲ−ト型電界効果トランジスタ（選
択トランジスタＳ）を構成する。選択ゲート５、浮遊ゲ
ート６及び制御ゲート７は、同じ１層目の多結晶シリコ
ン膜をパターニングして形成され、制御ゲート７と浮遊
ゲート６とは連続的に繋がっている。浮遊ゲ−ト６の下
において第１のゲ−ト絶縁膜３１として用いられる領域
には、厚さが７〜９ｎｍ程度の薄い絶縁膜３が部分的に
形成されている。これは、いわゆるトンネル酸化膜と呼
ばれるものであり、この絶縁膜３中に電子をトンネリン
グさせることにより、浮遊ゲ−ト６に電子を注入した
り、放出を行う。
さ約１５ｎｍの第２のゲート絶縁膜３３を介してカップ
リング領域の不純物拡散領域８の上に形成されている。
半導体基板１上の浮遊ゲ−ト６とこれを挟む半導体基板
１内の不純物拡散領域４、４１をソ−ス領域４及びドレ
イン領域４１とし、さらに制御ゲート７とその下のカッ
プリング領域とで第１の絶縁ゲ−ト型電界効果トランジ
スタ（メモリトランジスタＭ）を構成し、半導体基板１
上の選択ゲ−ト５とこれを挟む半導体基板１内の不純物
拡散領域４１、４２をソ−ス領域４１及びドレイン領域
４２とで第２の絶縁ゲ−ト型電界効果トランジスタ（選
択トランジスタＳ）を構成する。選択ゲート５、浮遊ゲ
ート６及び制御ゲート７は、同じ１層目の多結晶シリコ
ン膜をパターニングして形成され、制御ゲート７と浮遊
ゲート６とは連続的に繋がっている。浮遊ゲ−ト６の下
において第１のゲ−ト絶縁膜３１として用いられる領域
には、厚さが７〜９ｎｍ程度の薄い絶縁膜３が部分的に
形成されている。これは、いわゆるトンネル酸化膜と呼
ばれるものであり、この絶縁膜３中に電子をトンネリン
グさせることにより、浮遊ゲ−ト６に電子を注入した
り、放出を行う。
【０００５】２層ゲート式における制御ゲートと浮遊ゲ
ート間のカップリングは、１層ゲート式では、カップリ
ング領域８で形成されるので、このカップリング領域８
の上の第２のゲート絶縁膜３３は、薄い方が良く、薄い
ゲート絶縁膜３と同じかこれより厚くする。コンタクト
領域であるＮ＋不純物拡散領域９上のゲート絶縁膜に
は、Ａｌなどの金属配線に接続されるコンタクト孔２０
が形成されている。メモリトランジスタ及び選択トラン
ジスタが形成される素子領域１００には、前記コンタク
ト孔２０が形成されている。ＥＥＰＲＯＭメモリの消去
は、前述の２層ゲート式では選択ゲ−トと制御ゲ−トに
１５〜１６Ｖ程度の高電圧を印加し、ソ−ス／ドレイン
領域を接地して浮遊ゲ−ト電極に電子を注入することに
より行うが、この１層式では、カップリング領域８に高
電圧を加えて制御ゲート７の電位を上げて電子の注入を
行う。書込みは、カップリング領域を接地し、ソ−ス領
域４をオープンにし、選択ゲ−ト５及びドレイン領域４
２に１５〜１６Ｖ程度の高電圧を印加して浮遊ゲ−ト６
から電子を放出することにより行う。
ート間のカップリングは、１層ゲート式では、カップリ
ング領域８で形成されるので、このカップリング領域８
の上の第２のゲート絶縁膜３３は、薄い方が良く、薄い
ゲート絶縁膜３と同じかこれより厚くする。コンタクト
領域であるＮ＋不純物拡散領域９上のゲート絶縁膜に
は、Ａｌなどの金属配線に接続されるコンタクト孔２０
が形成されている。メモリトランジスタ及び選択トラン
ジスタが形成される素子領域１００には、前記コンタク
ト孔２０が形成されている。ＥＥＰＲＯＭメモリの消去
は、前述の２層ゲート式では選択ゲ−トと制御ゲ−トに
１５〜１６Ｖ程度の高電圧を印加し、ソ−ス／ドレイン
領域を接地して浮遊ゲ−ト電極に電子を注入することに
より行うが、この１層式では、カップリング領域８に高
電圧を加えて制御ゲート７の電位を上げて電子の注入を
行う。書込みは、カップリング領域を接地し、ソ−ス領
域４をオープンにし、選択ゲ−ト５及びドレイン領域４
２に１５〜１６Ｖ程度の高電圧を印加して浮遊ゲ−ト６
から電子を放出することにより行う。
【０００６】また、デ−タの読み出し動作はカップリン
グ領域及びソ−ス領域４を接地し、選択ゲ−ト５に約５
Ｖ、ドレイン領域４２に約１Ｖをそれぞれ印加して行
う。電子を放出（書込み）して行くと浮遊ゲートが＋の
状態になった瞬間にメモリトランジスタがオンする。こ
の時ソースを接地していると、ドレインが接地されるこ
とになり、これ以上の書込みができなくなる。このよう
な理由でソースは、オープンにする。以上、述べたメモ
リセルを複数個ワ−ド線及びビット線に接続し、高電圧
発生回路や高圧スイッチ回路などの高電圧回路や論理回
路等の周辺回路を合わせてＥＥＰＲＯＭが形成される。
このＥＥＰＲＯＭメモリは、半導体基板にメモリセルが
形成されているだけではなく、論理回路やその他の周辺
回路などが混載された多電源の半導体装置を構成してい
る。そして、その電源電圧に応じたトランジスタが用い
られる。即ち、ＥＥＰＲＯＭを含む半導体装置は、例え
ば、セル領域や周辺回路領域を含む１２．５Ｖなどの高
電圧電源（ＨＶ）領域、例えば、５Ｖの電源電圧で動作
する論理回路（ロジック）領域、さらにメモリセルに形
成されたトンネルウインドウ（Tunnel Window;ＴＷ）領
域などのゲート絶縁膜の耐圧に対応した領域などから構
成されている。
グ領域及びソ−ス領域４を接地し、選択ゲ−ト５に約５
Ｖ、ドレイン領域４２に約１Ｖをそれぞれ印加して行
う。電子を放出（書込み）して行くと浮遊ゲートが＋の
状態になった瞬間にメモリトランジスタがオンする。こ
の時ソースを接地していると、ドレインが接地されるこ
とになり、これ以上の書込みができなくなる。このよう
な理由でソースは、オープンにする。以上、述べたメモ
リセルを複数個ワ−ド線及びビット線に接続し、高電圧
発生回路や高圧スイッチ回路などの高電圧回路や論理回
路等の周辺回路を合わせてＥＥＰＲＯＭが形成される。
このＥＥＰＲＯＭメモリは、半導体基板にメモリセルが
形成されているだけではなく、論理回路やその他の周辺
回路などが混載された多電源の半導体装置を構成してい
る。そして、その電源電圧に応じたトランジスタが用い
られる。即ち、ＥＥＰＲＯＭを含む半導体装置は、例え
ば、セル領域や周辺回路領域を含む１２．５Ｖなどの高
電圧電源（ＨＶ）領域、例えば、５Ｖの電源電圧で動作
する論理回路（ロジック）領域、さらにメモリセルに形
成されたトンネルウインドウ（Tunnel Window;ＴＷ）領
域などのゲート絶縁膜の耐圧に対応した領域などから構
成されている。
【０００７】
【発明が解決しようとする課題】従来の１層ゲート型の
ＥＥＰＲＯＭセルは、図９及び図１０に示すように、Ｔ
Ｗ領域１０は、電荷を蓄える不純物拡散された多結晶シ
リコン膜からなる浮遊ゲート６領内に形成配置されてい
る。また、ＴＷ領域を形成に際し、薄いトンネル酸化膜
の上に専用のマスクを用いなければならない上に、これ
をウエットエッチングにより加工していた。浮遊ゲート
に電荷を蓄積し、放出するためにはＴＷ領域は、メモリ
セルのソース／ドレイン領域である不純物拡散領域４１
にオーバーラップしていなければならない。この不純物
拡散領域を形成するために行われるイオン注入は、ＴＷ
領域の形成前に間接位置合わせにより行われる。この様
な従来技術において、まず、本発明のような１層ゲート
型ＥＥＰＲＯＭセルのＴＷ領域は、浮遊ゲート領域内に
配置され、しかもウエットエッチングで加工するためエ
ッチング精度が悪く、寸法の微細化及びその制御が困難
であるという問題があった。また、ＴＷ領域と不純物拡
散領域がオーバーラップしていないとバンド−バンド間
電流（Ｆ−Ｎ(Fowlor-Nordheim) 電流）が半導体基板に
流れて書込み／消去特性が劣化する。
ＥＥＰＲＯＭセルは、図９及び図１０に示すように、Ｔ
Ｗ領域１０は、電荷を蓄える不純物拡散された多結晶シ
リコン膜からなる浮遊ゲート６領内に形成配置されてい
る。また、ＴＷ領域を形成に際し、薄いトンネル酸化膜
の上に専用のマスクを用いなければならない上に、これ
をウエットエッチングにより加工していた。浮遊ゲート
に電荷を蓄積し、放出するためにはＴＷ領域は、メモリ
セルのソース／ドレイン領域である不純物拡散領域４１
にオーバーラップしていなければならない。この不純物
拡散領域を形成するために行われるイオン注入は、ＴＷ
領域の形成前に間接位置合わせにより行われる。この様
な従来技術において、まず、本発明のような１層ゲート
型ＥＥＰＲＯＭセルのＴＷ領域は、浮遊ゲート領域内に
配置され、しかもウエットエッチングで加工するためエ
ッチング精度が悪く、寸法の微細化及びその制御が困難
であるという問題があった。また、ＴＷ領域と不純物拡
散領域がオーバーラップしていないとバンド−バンド間
電流（Ｆ−Ｎ(Fowlor-Nordheim) 電流）が半導体基板に
流れて書込み／消去特性が劣化する。
【０００８】さらにＴＷ領域と不純物拡散領域の形成が
間接合わせで行われるために合わせずれや加工バラツキ
により前記書込み／消去特性が劣化するという問題があ
り、この合わせずれや加工バラツキを無くすためには、
不純物拡散領域に余裕を持たせてＴＷ領域の位置がずれ
ても不純物拡散領域内に存在するように形成しなければ
ならないためにセル面積が大きくなるという問題もあ
る。本発明は、このような事情によりなされたものであ
り、加工制御性がよく、書込み／消去特性の優れた不揮
発性半導体記憶装置及びその製造方法を提供することを
目的にしている。
間接合わせで行われるために合わせずれや加工バラツキ
により前記書込み／消去特性が劣化するという問題があ
り、この合わせずれや加工バラツキを無くすためには、
不純物拡散領域に余裕を持たせてＴＷ領域の位置がずれ
ても不純物拡散領域内に存在するように形成しなければ
ならないためにセル面積が大きくなるという問題もあ
る。本発明は、このような事情によりなされたものであ
り、加工制御性がよく、書込み／消去特性の優れた不揮
発性半導体記憶装置及びその製造方法を提供することを
目的にしている。
【０００９】
【課題を解決するための手段】本発明は、１層ゲート型
ＥＥＰＲＯＭにおいてＴＷ領域を浮遊ゲートの周辺部に
その外側に突出するように形成したことを特徴とする。
また、前記ＴＷ領域を形成する際にその加工をドライエ
ッチングによることを特徴とする。さらに、ＴＷ領域が
形成されたメモリトランジスタの不純物拡散領域に不純
物のイオン注入を浮遊ゲートのＴＷ領域をマスクにして
行うことを特徴とする。即ち、本発明の不揮発性半導体
記憶装置は、メモリトランジスタと選択トランジスタが
形成された半導体基板と、前記半導体基板に形成された
前記メモリトランジスタのソース／ドレイン領域と、前
記半導体基板に形成され、前記ソース／ドレイン領域と
は離隔して形成された前記メモリトランジスタのカップ
リング領域と、前記半導体基板の前記ソース／ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた前記メモリトランジスタの浮遊ゲートと、前記半導
体基板の前記カップリング領域上にゲート絶縁膜を介し
て形成され、かつ、前記浮遊ゲートとは連続的に形成さ
れた前記メモリトランジスタの制御ゲートと、前記浮遊
ゲートの一部の直下に形成され、前記浮遊ゲート下の前
記ゲート絶縁膜より薄いゲート絶縁膜から構成されたト
ンネル電流が出入りするトンネル領域とを備え、前記浮
遊ゲートの前記トンネル領域上の領域は、前記浮遊ゲー
トの外周に配置され、前記浮遊ゲートに突出するように
ＴＷ領域として形成されていることを特徴とする。
ＥＥＰＲＯＭにおいてＴＷ領域を浮遊ゲートの周辺部に
その外側に突出するように形成したことを特徴とする。
また、前記ＴＷ領域を形成する際にその加工をドライエ
ッチングによることを特徴とする。さらに、ＴＷ領域が
形成されたメモリトランジスタの不純物拡散領域に不純
物のイオン注入を浮遊ゲートのＴＷ領域をマスクにして
行うことを特徴とする。即ち、本発明の不揮発性半導体
記憶装置は、メモリトランジスタと選択トランジスタが
形成された半導体基板と、前記半導体基板に形成された
前記メモリトランジスタのソース／ドレイン領域と、前
記半導体基板に形成され、前記ソース／ドレイン領域と
は離隔して形成された前記メモリトランジスタのカップ
リング領域と、前記半導体基板の前記ソース／ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた前記メモリトランジスタの浮遊ゲートと、前記半導
体基板の前記カップリング領域上にゲート絶縁膜を介し
て形成され、かつ、前記浮遊ゲートとは連続的に形成さ
れた前記メモリトランジスタの制御ゲートと、前記浮遊
ゲートの一部の直下に形成され、前記浮遊ゲート下の前
記ゲート絶縁膜より薄いゲート絶縁膜から構成されたト
ンネル電流が出入りするトンネル領域とを備え、前記浮
遊ゲートの前記トンネル領域上の領域は、前記浮遊ゲー
トの外周に配置され、前記浮遊ゲートに突出するように
ＴＷ領域として形成されていることを特徴とする。
【００１０】前記トンネル領域及びその周辺の半導体基
板には、不純物打込み領域が形成されているようにして
も良い。前記浮遊ゲートの前記トンネル領域上の領域
は、この浮遊ゲートの他の領域と同じ膜厚であるように
しても良い。本発明の不揮発性半導体記憶装置の製造方
法は、メモリトランジスタと選択トランジスタが形成さ
れる半導体基板に前記メモリトランジスタのソース／ド
レイン領域を形成する工程と、前記ソース／ドレイン領
域とは離隔して形成された前記メモリトランジスタのカ
ップリング領域を前記半導体基板に形成する工程と、前
記ソース／ドレイン領域間のチャネル領域上にゲート絶
縁膜とこのゲート絶縁膜を介して前記メモリトランジス
タの浮遊ゲートとを前記半導体基板に形成する工程と、
前記カップリング領域上にゲート絶縁膜を介して前記浮
遊ゲートと連続的に繋がっている前記メモリトランジス
タの制御ゲートを前記半導体基板に形成する工程と、前
記浮遊ゲートの外周に、この浮遊ゲート下の前記ゲート
絶縁膜より薄いゲート絶縁膜から構成されたトンネル電
流が出入りするトンネル領域を、前記浮遊ゲートの一部
がその上に形成されるように形成する工程と、前記浮遊
ゲートの前記トンネル領域上の領域に、この浮遊ゲート
に突出するようにトンネルウインドウ領域を形成する工
程とを備えていることを特徴とする。前記浮遊ゲートの
前記トンネル領域上の領域をマスクとしてその周囲に不
純物を注入する工程をさらに加えるようにしても良い。
板には、不純物打込み領域が形成されているようにして
も良い。前記浮遊ゲートの前記トンネル領域上の領域
は、この浮遊ゲートの他の領域と同じ膜厚であるように
しても良い。本発明の不揮発性半導体記憶装置の製造方
法は、メモリトランジスタと選択トランジスタが形成さ
れる半導体基板に前記メモリトランジスタのソース／ド
レイン領域を形成する工程と、前記ソース／ドレイン領
域とは離隔して形成された前記メモリトランジスタのカ
ップリング領域を前記半導体基板に形成する工程と、前
記ソース／ドレイン領域間のチャネル領域上にゲート絶
縁膜とこのゲート絶縁膜を介して前記メモリトランジス
タの浮遊ゲートとを前記半導体基板に形成する工程と、
前記カップリング領域上にゲート絶縁膜を介して前記浮
遊ゲートと連続的に繋がっている前記メモリトランジス
タの制御ゲートを前記半導体基板に形成する工程と、前
記浮遊ゲートの外周に、この浮遊ゲート下の前記ゲート
絶縁膜より薄いゲート絶縁膜から構成されたトンネル電
流が出入りするトンネル領域を、前記浮遊ゲートの一部
がその上に形成されるように形成する工程と、前記浮遊
ゲートの前記トンネル領域上の領域に、この浮遊ゲート
に突出するようにトンネルウインドウ領域を形成する工
程とを備えていることを特徴とする。前記浮遊ゲートの
前記トンネル領域上の領域をマスクとしてその周囲に不
純物を注入する工程をさらに加えるようにしても良い。
【００１１】
【作用】ＴＷ領域を浮遊ゲートの周辺部にその外側に突
出するように形成することにより、ＴＷ領域のトンネル
酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の一部
として形成することができるので浮遊ゲートのＴＷ領域
を形成する際に位置合わせが不要になる。また、前記Ｔ
Ｗ領域を形成する際にその加工をドライエッチングによ
ることにより加工制御性が向上し、微細化が可能にな
る。さらに、ＴＷ領域が形成されたメモリトランジスタ
の不純物拡散領域に不純物のイオン注入を行うことによ
り浮遊ゲートのＴＷ領域と前記不純物拡散領域のずれを
なくすことができる。また、浮遊ゲート形成用のマスク
とＴＷ領域形成用のマスクを同じにできる。
出するように形成することにより、ＴＷ領域のトンネル
酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の一部
として形成することができるので浮遊ゲートのＴＷ領域
を形成する際に位置合わせが不要になる。また、前記Ｔ
Ｗ領域を形成する際にその加工をドライエッチングによ
ることにより加工制御性が向上し、微細化が可能にな
る。さらに、ＴＷ領域が形成されたメモリトランジスタ
の不純物拡散領域に不純物のイオン注入を行うことによ
り浮遊ゲートのＴＷ領域と前記不純物拡散領域のずれを
なくすことができる。また、浮遊ゲート形成用のマスク
とＴＷ領域形成用のマスクを同じにできる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１及び図２を参照して第１の実施例の制御ゲー
ト及び浮遊ゲートが同じ第１層の多結晶シリコン膜から
構成されたＥＥＰＲＯＭメモリセルを説明する。図１
は、ＥＥＰＲＯＭメモリのセル部を部分的に示す平面図
であり、図２は、図１のＡ−Ａ′線に沿う部分の断面図
である。半導体基板には、例えば、Ｐ型シリコン半導体
基板１を用い、この半導体基板１の表面領域には、複数
のＮ＋不純物拡散領域８、４、４１、４２が形成されて
いる。半導体基板１の主面上にはＳｉＯ2などのゲート
絶縁膜が形成されている。また、半導体基板には選択ト
ランジスタ（Ｓ）とメモリトランジスタ（Ｍ）が形成さ
れており、選択トランジスタの選択ゲート５は、厚さ約
４０ｎｍのゲート絶縁膜３２の上に形成されている。選
択ゲート５は、選択トランジスタＳのソース／ドレイン
領域である不純物拡散領域４１、４２間の上に形成され
ている。
する。図１及び図２を参照して第１の実施例の制御ゲー
ト及び浮遊ゲートが同じ第１層の多結晶シリコン膜から
構成されたＥＥＰＲＯＭメモリセルを説明する。図１
は、ＥＥＰＲＯＭメモリのセル部を部分的に示す平面図
であり、図２は、図１のＡ−Ａ′線に沿う部分の断面図
である。半導体基板には、例えば、Ｐ型シリコン半導体
基板１を用い、この半導体基板１の表面領域には、複数
のＮ＋不純物拡散領域８、４、４１、４２が形成されて
いる。半導体基板１の主面上にはＳｉＯ2などのゲート
絶縁膜が形成されている。また、半導体基板には選択ト
ランジスタ（Ｓ）とメモリトランジスタ（Ｍ）が形成さ
れており、選択トランジスタの選択ゲート５は、厚さ約
４０ｎｍのゲート絶縁膜３２の上に形成されている。選
択ゲート５は、選択トランジスタＳのソース／ドレイン
領域である不純物拡散領域４１、４２間の上に形成され
ている。
【００１３】メモリトランジスタＭの浮遊ゲート６は、
そのソース／ドレイン領域である不純物拡散領域４、４
１間の上に厚さ約４０ｎｍの第１のゲート絶縁膜３１及
び厚さ約９ｎｍの薄い絶縁膜３０を介して形成されてい
る。浮遊ゲート６の前記薄いゲート絶縁膜３０の上に形
成された領域は、この浮遊ゲートと同じ厚さのトンネル
ウインドウ領域（ＴＷ）１０といい、薄いゲート絶縁膜
３０を介してトンネル電流が出入りする。メモリトラン
ジスタの制御ゲート７は、厚さ約１５ｎｍの第２のゲー
ト絶縁膜３３を介してカップリング領域の不純物拡散領
域８の上に形成されている。この第２の絶縁膜は、ロジ
ック領域のトランジスタのゲート絶縁膜と同じ膜厚であ
る。半導体基板１上の浮遊ゲ−ト６とこれを挟む半導体
基板１内の不純物拡散領域４、４１をソ−ス領域４及び
ドレイン領域４１とし、さらに制御ゲート７とその下の
カップリング領域とで第１の絶縁ゲ−ト型電界効果トラ
ンジスタ（メモリトランジスタＭ）を構成し、半導体基
板１上の選択ゲ−ト５とこれを挟む半導体基板１内の不
純物拡散領域４１、４２をソ−ス領域４１及びドレイン
領域４２とで第２の絶縁ゲ−ト型電界効果トランジスタ
（選択トランジスタＳ）を構成する。選択ゲート５、浮
遊ゲート６及び制御ゲート７は、半導体基板上の同じ１
層目の多結晶シリコン膜をパターニングして形成され、
制御ゲート７と浮遊ゲート６とは連続的に繋がってい
る。
そのソース／ドレイン領域である不純物拡散領域４、４
１間の上に厚さ約４０ｎｍの第１のゲート絶縁膜３１及
び厚さ約９ｎｍの薄い絶縁膜３０を介して形成されてい
る。浮遊ゲート６の前記薄いゲート絶縁膜３０の上に形
成された領域は、この浮遊ゲートと同じ厚さのトンネル
ウインドウ領域（ＴＷ）１０といい、薄いゲート絶縁膜
３０を介してトンネル電流が出入りする。メモリトラン
ジスタの制御ゲート７は、厚さ約１５ｎｍの第２のゲー
ト絶縁膜３３を介してカップリング領域の不純物拡散領
域８の上に形成されている。この第２の絶縁膜は、ロジ
ック領域のトランジスタのゲート絶縁膜と同じ膜厚であ
る。半導体基板１上の浮遊ゲ−ト６とこれを挟む半導体
基板１内の不純物拡散領域４、４１をソ−ス領域４及び
ドレイン領域４１とし、さらに制御ゲート７とその下の
カップリング領域とで第１の絶縁ゲ−ト型電界効果トラ
ンジスタ（メモリトランジスタＭ）を構成し、半導体基
板１上の選択ゲ−ト５とこれを挟む半導体基板１内の不
純物拡散領域４１、４２をソ−ス領域４１及びドレイン
領域４２とで第２の絶縁ゲ−ト型電界効果トランジスタ
（選択トランジスタＳ）を構成する。選択ゲート５、浮
遊ゲート６及び制御ゲート７は、半導体基板上の同じ１
層目の多結晶シリコン膜をパターニングして形成され、
制御ゲート７と浮遊ゲート６とは連続的に繋がってい
る。
【００１４】前述のように浮遊ゲ−ト６は、第１のゲ−
ト絶縁膜３１の上に形成されているが、浮遊ゲート６の
ＴＷ領域１０として用いられる領域には、厚さが７〜９
ｎｍ程度の薄い絶縁膜３０が形成されている。これは、
いわゆるトンネル酸化膜と呼ばれるものであり、この絶
縁膜３０中に電子をトンネリングさせることにより、浮
遊ゲ−ト６に電子を注入したり放出を行う。この薄い絶
縁膜３０は、ＴＷ領域１０より十分広いことがこの実施
例の特徴である。また、ＴＷ領域１０は、浮遊ゲート６
の外周に突出していることに特徴がある。従来のＥＥＰ
ＲＯＭセルのＴＷ領域は、浮遊ゲート内部に形成されて
おり、しかもこの領域は、薄い絶縁膜の全面積に堆積し
て形成するので、薄い絶縁膜は、ＴＷ領域のトンネル酸
化膜と一致している。さらに、このＴＷ領域は、浮遊ゲ
ートの他の部分とは別なマスクを用いて別工程で形成す
る。この実施例では、ＴＷ領域１０を浮遊ゲート６の周
辺部に突出して薄い絶縁膜３０上に形成するので位置合
わせの必要が無くなる。
ト絶縁膜３１の上に形成されているが、浮遊ゲート６の
ＴＷ領域１０として用いられる領域には、厚さが７〜９
ｎｍ程度の薄い絶縁膜３０が形成されている。これは、
いわゆるトンネル酸化膜と呼ばれるものであり、この絶
縁膜３０中に電子をトンネリングさせることにより、浮
遊ゲ−ト６に電子を注入したり放出を行う。この薄い絶
縁膜３０は、ＴＷ領域１０より十分広いことがこの実施
例の特徴である。また、ＴＷ領域１０は、浮遊ゲート６
の外周に突出していることに特徴がある。従来のＥＥＰ
ＲＯＭセルのＴＷ領域は、浮遊ゲート内部に形成されて
おり、しかもこの領域は、薄い絶縁膜の全面積に堆積し
て形成するので、薄い絶縁膜は、ＴＷ領域のトンネル酸
化膜と一致している。さらに、このＴＷ領域は、浮遊ゲ
ートの他の部分とは別なマスクを用いて別工程で形成す
る。この実施例では、ＴＷ領域１０を浮遊ゲート６の周
辺部に突出して薄い絶縁膜３０上に形成するので位置合
わせの必要が無くなる。
【００１５】２層ゲート式における制御ゲートと浮遊ゲ
ート間のカップリングは、１層ゲート式では、カップリ
ング領域８で形成されるので、このカップリング領域８
の上の第２のゲート絶縁膜３３は、薄い方が良く、薄い
ゲート絶縁膜３０と同程度の厚さとする。Ｎ＋不純物拡
散領域９は、Ａｌなどの金属電極に接続されるコンタク
ト領域であり、絶縁膜のコンタクト孔２０を介してこの
領域９は、金属電極に接続される。この発明におけるメ
モリセルの消去／書込み及び読み出しは、前述の従来の
ＥＥＰＲＯＭメモリと同じであるので省略する。以上述
べたメモリセルを複数個ワ−ド線及びビット線に接続
し、高電圧発生回路や高圧スイッチ回路などの高電圧回
路や論理回路等の周辺回路を合わせてＥＥＰＲＯＭが形
成される。このＥＥＰＲＯＭメモリは、半導体基板にメ
モリセルが形成されているだけではなく、論理回路やそ
の他の周辺回路などが混載された多電源の半導体装置を
構成している。
ート間のカップリングは、１層ゲート式では、カップリ
ング領域８で形成されるので、このカップリング領域８
の上の第２のゲート絶縁膜３３は、薄い方が良く、薄い
ゲート絶縁膜３０と同程度の厚さとする。Ｎ＋不純物拡
散領域９は、Ａｌなどの金属電極に接続されるコンタク
ト領域であり、絶縁膜のコンタクト孔２０を介してこの
領域９は、金属電極に接続される。この発明におけるメ
モリセルの消去／書込み及び読み出しは、前述の従来の
ＥＥＰＲＯＭメモリと同じであるので省略する。以上述
べたメモリセルを複数個ワ−ド線及びビット線に接続
し、高電圧発生回路や高圧スイッチ回路などの高電圧回
路や論理回路等の周辺回路を合わせてＥＥＰＲＯＭが形
成される。このＥＥＰＲＯＭメモリは、半導体基板にメ
モリセルが形成されているだけではなく、論理回路やそ
の他の周辺回路などが混載された多電源の半導体装置を
構成している。
【００１６】そして、その電源電圧に応じたトランジス
タが用いられる。即ち、ＥＥＰＲＯＭを含む半導体装置
は、例えば、セル領域や周辺回路領域を含む１２．５Ｖ
などの高電圧電源（ＨＶ）領域、例えば、５Ｖの電源電
圧で動作する論理回路（ロジック）領域、さらにメモリ
セルに形成されたトンネルウインドウ（ＴＷ）領域など
のゲート絶縁膜の耐圧に対応した領域などから構成され
ている。この様に本発明の１層ゲート型ＥＥＰＲＯＭメ
モリではＴＷ領域に合わせ余裕を持たせる必要がないの
でメモリセルの微細化傾向に沿うものである。次に、図
３及至図５を参照してこの実施例の１層ゲート型ＥＥＰ
ＲＯＭメモリの製造の第１の方法について説明する。図
は、その製造工程断面図であるがこの発明に直接関係の
ない工程は説明を省略する。まずＰ型シリコン半導体な
どの半導体基板１の表面にＬＯＣＯＳ法により各領域を
分離する素子分離領域となる厚さ５５０ｎｍ程度のフィ
ールド酸化膜２を形成する（図３（ａ））。これを形成
するには半導体基板表面の素子形成領域にマスク（Ｓｉ
3 Ｎ4 ）を施し加熱処理を行う。次に、半導体基板１の
表面上の素子領域に厚さ１５ｎｍ程度のダミー酸化膜１
８を形成する（図３（ｂ））。
タが用いられる。即ち、ＥＥＰＲＯＭを含む半導体装置
は、例えば、セル領域や周辺回路領域を含む１２．５Ｖ
などの高電圧電源（ＨＶ）領域、例えば、５Ｖの電源電
圧で動作する論理回路（ロジック）領域、さらにメモリ
セルに形成されたトンネルウインドウ（ＴＷ）領域など
のゲート絶縁膜の耐圧に対応した領域などから構成され
ている。この様に本発明の１層ゲート型ＥＥＰＲＯＭメ
モリではＴＷ領域に合わせ余裕を持たせる必要がないの
でメモリセルの微細化傾向に沿うものである。次に、図
３及至図５を参照してこの実施例の１層ゲート型ＥＥＰ
ＲＯＭメモリの製造の第１の方法について説明する。図
は、その製造工程断面図であるがこの発明に直接関係の
ない工程は説明を省略する。まずＰ型シリコン半導体な
どの半導体基板１の表面にＬＯＣＯＳ法により各領域を
分離する素子分離領域となる厚さ５５０ｎｍ程度のフィ
ールド酸化膜２を形成する（図３（ａ））。これを形成
するには半導体基板表面の素子形成領域にマスク（Ｓｉ
3 Ｎ4 ）を施し加熱処理を行う。次に、半導体基板１の
表面上の素子領域に厚さ１５ｎｍ程度のダミー酸化膜１
８を形成する（図３（ｂ））。
【００１７】次に、半導体基板１主面にリン（Ｐ）、砒
素（Ａｓ）等の不純物をイオン注入し（図４（ａ））、
続いて、半導体基板１を熱処理してイオン注入した不純
物を熱拡散して主面にＮ＋不純物拡散領域４、８、９、
４１、４２を形成する。そして、ダミ−酸化膜１８を希
ＨＦ処理などによりエッチング除去する。この希ＨＦ処
理は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用
いて行われる。次に、半導体基板１の主面にゲート酸化
膜を形成する。ゲート酸化膜などの酸化膜の形成は、図
７及び図８により説明する。図７及び図８は、図４
（ｂ）から続く工程であり、この工程で半導体基板にゲ
ート酸化膜を形成してから、図５以降の工程に続く。図
に示すようにこの半導体基板１は、カップリング領域、
浮遊ゲート領域及びＴＷ領域を備えている。ここでは、
ゲート酸化膜の形成を中心に説明するので半導体基板１
に形成されている拡散領域の図示は省略する。また、選
択ゲート領域のゲート酸化膜３２（図５参照）も図示を
省略する。なお、選択ゲート領域のゲート酸化膜３２の
膜厚は、浮遊ゲート領域のゲート酸化膜の膜厚と同じで
ある。
素（Ａｓ）等の不純物をイオン注入し（図４（ａ））、
続いて、半導体基板１を熱処理してイオン注入した不純
物を熱拡散して主面にＮ＋不純物拡散領域４、８、９、
４１、４２を形成する。そして、ダミ−酸化膜１８を希
ＨＦ処理などによりエッチング除去する。この希ＨＦ処
理は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用
いて行われる。次に、半導体基板１の主面にゲート酸化
膜を形成する。ゲート酸化膜などの酸化膜の形成は、図
７及び図８により説明する。図７及び図８は、図４
（ｂ）から続く工程であり、この工程で半導体基板にゲ
ート酸化膜を形成してから、図５以降の工程に続く。図
に示すようにこの半導体基板１は、カップリング領域、
浮遊ゲート領域及びＴＷ領域を備えている。ここでは、
ゲート酸化膜の形成を中心に説明するので半導体基板１
に形成されている拡散領域の図示は省略する。また、選
択ゲート領域のゲート酸化膜３２（図５参照）も図示を
省略する。なお、選択ゲート領域のゲート酸化膜３２の
膜厚は、浮遊ゲート領域のゲート酸化膜の膜厚と同じで
ある。
【００１８】まず、フィールド酸化膜２が形成された半
導体基板１主面の全面に膜厚３０ｎｍ程度のＳｉＯ2 な
どからなる酸化膜１１を熱酸化などにより形成する。次
に、浮遊ゲート領域とＴＷ領域とを被覆し、カップリン
グ領域を露出するパターンを有するフォトレジスト１２
を形成する（図７（ａ））。そして、このフォトレジス
ト１２をマスクにして酸化膜１１をウエットエッチング
し、カップリング領域の酸化膜を取り除き、その後フォ
トレジスト１２を除去する（図７（ｂ））。次に、半導
体基板１の主面全面に膜厚１０ｎｍ程度のＳｉＯ2 から
なる酸化膜１３を熱酸化などにより形成し、続いて、浮
遊ゲート領域とカップリング領域を被覆し、ＴＷ領域を
露出するパターンを有するフォトレジスト１４を形成す
る（図８（ａ））。そして、このフォトレジスト１４を
マスクにして、ＴＷ領域の酸化膜１１、１３をウエット
エッチングにより取り除き、その後、フォトレジスト１
４を除去する（図８（ｂ））。次に、９ｎｍ程度の酸化
膜１５を熱酸化などにより形成する。この様にして、そ
れぞれの領域にそれぞれの膜厚の酸化膜が形成される。
ＴＷ領域の酸化膜１５は、膜厚が９ｎｍ程度であり、カ
ップリング領域の酸化膜１７は、１５ｎｍ程度である。
浮遊ゲート領域の酸化膜１６は、約４０μｍである（図
８（ｃ））。
導体基板１主面の全面に膜厚３０ｎｍ程度のＳｉＯ2 な
どからなる酸化膜１１を熱酸化などにより形成する。次
に、浮遊ゲート領域とＴＷ領域とを被覆し、カップリン
グ領域を露出するパターンを有するフォトレジスト１２
を形成する（図７（ａ））。そして、このフォトレジス
ト１２をマスクにして酸化膜１１をウエットエッチング
し、カップリング領域の酸化膜を取り除き、その後フォ
トレジスト１２を除去する（図７（ｂ））。次に、半導
体基板１の主面全面に膜厚１０ｎｍ程度のＳｉＯ2 から
なる酸化膜１３を熱酸化などにより形成し、続いて、浮
遊ゲート領域とカップリング領域を被覆し、ＴＷ領域を
露出するパターンを有するフォトレジスト１４を形成す
る（図８（ａ））。そして、このフォトレジスト１４を
マスクにして、ＴＷ領域の酸化膜１１、１３をウエット
エッチングにより取り除き、その後、フォトレジスト１
４を除去する（図８（ｂ））。次に、９ｎｍ程度の酸化
膜１５を熱酸化などにより形成する。この様にして、そ
れぞれの領域にそれぞれの膜厚の酸化膜が形成される。
ＴＷ領域の酸化膜１５は、膜厚が９ｎｍ程度であり、カ
ップリング領域の酸化膜１７は、１５ｎｍ程度である。
浮遊ゲート領域の酸化膜１６は、約４０μｍである（図
８（ｃ））。
【００１９】この方法で形成されるＴＷ領域の酸化膜１
５は、薄いゲート絶縁膜３０として用いられ、その上に
は、ＴＷ領域１０が形成される。浮遊ゲート領域の酸化
膜１６は、選択ゲート５が形成されたゲート絶縁膜およ
び浮遊ゲート６が形成されたゲート絶縁膜３１に利用さ
れる。カップリング領域の酸化膜１７は、カップリング
領域８の上の制御ゲート７が形成されたゲート酸化膜３
３に利用される（図５（ａ））。続いて、ポリシリコン
膜１８を半導体基板１を主面の全面に、ＣＶＤ(Chemica
l Vapour Deposition)により堆積させる（図５
（ｂ））。ついで、ポリシリコン膜１９の上にフォトレ
ジスト（図示せず）を形成し、ＲＩＥ(ReactiveIon Etc
hing)などのドライエッチングによりこれをパターニン
グして、選択ゲート５、浮遊ゲート６、浮遊ゲート６の
ＴＷ領域１０、制御ゲート７などを形成する。このとき
制御ゲート７は、浮遊ゲート６に結合するようにパター
ニングされる（図１、図２参照）。
５は、薄いゲート絶縁膜３０として用いられ、その上に
は、ＴＷ領域１０が形成される。浮遊ゲート領域の酸化
膜１６は、選択ゲート５が形成されたゲート絶縁膜およ
び浮遊ゲート６が形成されたゲート絶縁膜３１に利用さ
れる。カップリング領域の酸化膜１７は、カップリング
領域８の上の制御ゲート７が形成されたゲート酸化膜３
３に利用される（図５（ａ））。続いて、ポリシリコン
膜１８を半導体基板１を主面の全面に、ＣＶＤ(Chemica
l Vapour Deposition)により堆積させる（図５
（ｂ））。ついで、ポリシリコン膜１９の上にフォトレ
ジスト（図示せず）を形成し、ＲＩＥ(ReactiveIon Etc
hing)などのドライエッチングによりこれをパターニン
グして、選択ゲート５、浮遊ゲート６、浮遊ゲート６の
ＴＷ領域１０、制御ゲート７などを形成する。このとき
制御ゲート７は、浮遊ゲート６に結合するようにパター
ニングされる（図１、図２参照）。
【００２０】ＴＷ領域を浮遊ゲートの周辺部にその外側
に突出するように形成することによりＴＷ領域のトンネ
ル酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の一
部として形成することができるので浮遊ゲートのＴＷ領
域を形成する際に位置合わせが不要になる。また、前記
ＴＷ領域を形成する際にその加工をドライエッチングに
よることにより加工制御性が向上し、微細化が可能にな
る。次に、図６を参照して第２の実施例の１層ゲート型
ＥＥＰＲＯＭの製造の第２の方法について説明する。こ
の方法は、フィールド酸化膜、不純物拡散領域、ゲート
酸化膜、ゲートの形成までは第１の方法と同じである。
この方法では、ポリシリコン膜１９を半導体基板１主面
の全面に堆積させてから、これをパターニングして選択
ゲート５、浮遊ゲート６、ＴＷ領域１０、制御ゲート７
などを形成した後に、ＴＷ領域をマスクにして半導体基
板１主面にＰ、Ａｓなどの不純物を打込んで、不純物拡
散領域４１に打込み領域４３を形成する。ＴＷ領域形成
後に不純物拡散領域にＴＷ領域をマスクにして自己整合
的に不純物を打ち込むので、ＴＷ領域と不純物拡散領域
がずれることがなくなる。
に突出するように形成することによりＴＷ領域のトンネ
ル酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の一
部として形成することができるので浮遊ゲートのＴＷ領
域を形成する際に位置合わせが不要になる。また、前記
ＴＷ領域を形成する際にその加工をドライエッチングに
よることにより加工制御性が向上し、微細化が可能にな
る。次に、図６を参照して第２の実施例の１層ゲート型
ＥＥＰＲＯＭの製造の第２の方法について説明する。こ
の方法は、フィールド酸化膜、不純物拡散領域、ゲート
酸化膜、ゲートの形成までは第１の方法と同じである。
この方法では、ポリシリコン膜１９を半導体基板１主面
の全面に堆積させてから、これをパターニングして選択
ゲート５、浮遊ゲート６、ＴＷ領域１０、制御ゲート７
などを形成した後に、ＴＷ領域をマスクにして半導体基
板１主面にＰ、Ａｓなどの不純物を打込んで、不純物拡
散領域４１に打込み領域４３を形成する。ＴＷ領域形成
後に不純物拡散領域にＴＷ領域をマスクにして自己整合
的に不純物を打ち込むので、ＴＷ領域と不純物拡散領域
がずれることがなくなる。
【００２１】
【発明の効果】ＴＷ領域を浮遊ゲートの周辺部にその外
側に突出するように形成することによりＴＷ領域のトン
ネル酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の
一部として形成することができるので浮遊ゲートのＴＷ
領域を形成する際に位置合わせが不要になる。また、前
記ＴＷ領域を形成する際にその加工をドライエッチング
によることにより加工制御性が向上し、微細化が可能に
なる。さらに、ＴＷ領域が形成されたメモリトランジス
タの不純物拡散領域に不純物のイオン注入をＴＷ領域の
浮遊ゲートをマスクとして行うことにより浮遊ゲートの
ＴＷ領域と前記不純物拡散領域のずれをなくすことがで
き、書込み／消去特性が向上する。また、浮遊ゲート形
成用のマスクとＴＷ領域形成用のマスクを同じにできる
ので製造工程が簡略化できるようになる。
側に突出するように形成することによりＴＷ領域のトン
ネル酸化膜は、浮遊ゲートの外に形成した薄い酸化膜の
一部として形成することができるので浮遊ゲートのＴＷ
領域を形成する際に位置合わせが不要になる。また、前
記ＴＷ領域を形成する際にその加工をドライエッチング
によることにより加工制御性が向上し、微細化が可能に
なる。さらに、ＴＷ領域が形成されたメモリトランジス
タの不純物拡散領域に不純物のイオン注入をＴＷ領域の
浮遊ゲートをマスクとして行うことにより浮遊ゲートの
ＴＷ領域と前記不純物拡散領域のずれをなくすことがで
き、書込み／消去特性が向上する。また、浮遊ゲート形
成用のマスクとＴＷ領域形成用のマスクを同じにできる
ので製造工程が簡略化できるようになる。
【図１】本発明の第１の実施例の不揮発性半導体装置の
平面図。
平面図。
【図２】図１のＡ−Ａ′線に沿う部分の断面図。
【図３】本発明の不揮発性半導体記憶装置の製造工程断
面図。
面図。
【図４】本発明の不揮発性半導体記憶装置の製造工程断
面図。
面図。
【図５】本発明の不揮発性半導体記憶装置の製造工程断
面図。
面図。
【図６】本発明の第２の実施例の不揮発性半導体装置の
平面図。
平面図。
【図７】本発明の第１の実施例の不揮発性半導体装置の
製造工程断面図。
製造工程断面図。
【図８】本発明の第１の実施例の不揮発性半導体装置の
製造工程断面図。
製造工程断面図。
【図９】本発明の不揮発性半導体装置の平面図。
【図１０】図９のＡ−Ａ′線に沿う部分の断面図。
１・・・半導体基板、 ２・・・フィールド酸化膜、
３、３０・・・薄いゲート絶縁膜（酸化膜）、４、４
１、４２・・・Ｎ＋不純物拡散領域、 ５・・・選択
ゲート、６・・・浮遊ゲート、 ７・・・制御ゲー
ト、８・・・Ｎ＋不純物拡散領域（カップリング領
域）、９・・・Ｎ＋不純物拡散領域（コンタクト領
域）、 １０・・・ＴＷ領域、１１、１３、１５、１
６、１７・・・酸化膜、 １８・・・ダミー酸化膜、
１９・・・ポリシリコン膜、 ２０・・・コンタクト
孔、３１、３２、３３・・・ゲート絶縁膜（酸化膜）、
４３・・・不純物打込み領域、 １００・・・素子領
域
３、３０・・・薄いゲート絶縁膜（酸化膜）、４、４
１、４２・・・Ｎ＋不純物拡散領域、 ５・・・選択
ゲート、６・・・浮遊ゲート、 ７・・・制御ゲー
ト、８・・・Ｎ＋不純物拡散領域（カップリング領
域）、９・・・Ｎ＋不純物拡散領域（コンタクト領
域）、 １０・・・ＴＷ領域、１１、１３、１５、１
６、１７・・・酸化膜、 １８・・・ダミー酸化膜、
１９・・・ポリシリコン膜、 ２０・・・コンタクト
孔、３１、３２、３３・・・ゲート絶縁膜（酸化膜）、
４３・・・不純物打込み領域、 １００・・・素子領
域
Claims (5)
- 【請求項１】 メモリトランジスタと選択トランジスタ
が形成された半導体基板と、 前記半導体基板に形成された前記メモリトランジスタの
ソース／ドレイン領域と、 前記半導体基板に形成され、前記ソース／ドレイン領域
とは離隔して形成された前記メモリトランジスタのカッ
プリング領域と、 前記半導体基板の前記ソース／ドレイン領域間のチャネ
ル領域上にゲート絶縁膜を介して形成された前記メモリ
トランジスタの浮遊ゲートと、 前記半導体基板の前記カップリング領域上にゲート絶縁
膜を介して形成され、かつ、前記浮遊ゲートとは連続的
に形成された前記メモリトランジスタの制御ゲートと、 前記浮遊ゲートの一部の直下に形成され、前記浮遊ゲー
ト下の前記ゲート絶縁膜より薄いゲート絶縁膜から構成
され、かつトンネル電流が出入りするトンネル領域とを
備え、 前記浮遊ゲートの前記トンネル領域上の領域は、前記浮
遊ゲートの外周に配置され、前記浮遊ゲートに突出する
ようにトンネルウインドウ領域として形成されているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 メモリトランジスタと選択トランジスタ
が形成された半導体基板と、 前記半導体基板に形成された前記メモリトランジスタの
ソース／ドレイン領域と、 前記半導体基板に形成され、前記ソース／ドレイン領域
とは離隔して形成された前記メモリトランジスタのカッ
プリング領域と、 前記半導体基板の前記ソース／ドレイン領域間のチャネ
ル領域上にゲート絶縁膜を介して形成された前記メモリ
トランジスタの浮遊ゲートと、 前記半導体基板の前記カップリング領域上にゲート絶縁
膜を介して形成され、かつ、前記浮遊ゲートとは連続的
に形成された前記メモリトランジスタの制御ゲートと、 前記浮遊ゲートの一部の直下に形成され、前記浮遊ゲー
ト下の前記ゲート絶縁膜より薄いゲート絶縁膜から構成
され、かつトンネル電流が出入りするトンネル領域とを
備え、 前記浮遊ゲートの前記トンネル領域上の領域は、前記浮
遊ゲートの外周に配置され、前記浮遊ゲートに突出する
ようにトンネルウインドウ領域として形成されており、
さらに、前記トンネル領域及びその周辺の前記半導体基
板には、不純物打込み領域が形成されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 前記浮遊ゲートの前記トンネル領域上の
領域は、この浮遊ゲートの他の領域と同じ膜厚であるこ
とを特徴とする請求項１又は請求項２に記載の不揮発性
半導体記憶装置。 - 【請求項４】 メモリトランジスタと選択トランジスタ
が形成される半導体基板に前記メモリトランジスタのソ
ース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域とは離隔して形成された前記
メモリトランジスタのカップリング領域を前記半導体基
板に形成する工程と、 前記ソース／ドレイン領域間のチャネル領域上にゲート
絶縁膜とこのゲート絶縁膜を介して前記メモリトランジ
スタの浮遊ゲートとを前記半導体基板に形成する工程
と、 前記カップリング領域上にゲート絶縁膜を介して前記浮
遊ゲートと連続的に繋がっている前記メモリトランジス
タの制御ゲートを前記半導体基板に形成する工程と、 前記浮遊ゲートの外周に、この浮遊ゲート下の前記ゲー
ト絶縁膜より薄いゲート絶縁膜から構成されたトンネル
電流が出入りするトンネル領域を、前記浮遊ゲートの一
部がその上に形成されるように形成する工程と、 前記浮遊ゲートの前記トンネル領域上の領域に、前記浮
遊ゲートに突出するようにトンネルウインドウ領域を形
成する工程とを備えていることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項５】 前記浮遊ゲートの前記トンネル領域上の
領域をマスクとしてその周囲に不純物を注入する工程を
さらに加えることを特徴とする請求項４に記載の不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084859A JPH08255847A (ja) | 1995-03-15 | 1995-03-15 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084859A JPH08255847A (ja) | 1995-03-15 | 1995-03-15 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255847A true JPH08255847A (ja) | 1996-10-01 |
Family
ID=13842542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084859A Pending JPH08255847A (ja) | 1995-03-15 | 1995-03-15 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255847A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11144486A (ja) * | 1997-10-31 | 1999-05-28 | Oko Denshi Kofun Yugenkoshi | 高密度メモリ用メモリ冗長回路 |
| KR100356467B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 |
| JP2006196758A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置 |
| JP2007273674A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2008305819A (ja) * | 2007-06-05 | 2008-12-18 | Sanken Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2011119431A (ja) * | 2009-12-03 | 2011-06-16 | Seiko Epson Corp | 半導体装置 |
-
1995
- 1995-03-15 JP JP7084859A patent/JPH08255847A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11144486A (ja) * | 1997-10-31 | 1999-05-28 | Oko Denshi Kofun Yugenkoshi | 高密度メモリ用メモリ冗長回路 |
| KR100356467B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 |
| JP2006196758A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置 |
| JP2007273674A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2008305819A (ja) * | 2007-06-05 | 2008-12-18 | Sanken Electric Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010283110A (ja) * | 2009-06-04 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
| JP2011119431A (ja) * | 2009-12-03 | 2011-06-16 | Seiko Epson Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6184093B1 (en) | Method of implementing differential gate oxide thickness for flash EEPROM | |
| US6172396B1 (en) | ROM structure and method of manufacture | |
| JP2002231831A (ja) | 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法 | |
| JP2002231830A (ja) | 不揮発性半導体記憶装置を含む半導体集積回路装置 | |
| JP2006005357A (ja) | スプリットゲート型フラッシュメモリ素子及びその製造方法 | |
| WO2004084314A1 (ja) | 半導体装置とその製造方法 | |
| JP3544308B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6121087A (en) | Integrated circuit device with embedded flash memory and method for manufacturing same | |
| JP2699890B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100606928B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| JPH08255847A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2005538549A (ja) | 自己整合不揮発性メモリセルの製造方法 | |
| US6121116A (en) | Flash memory device isolation method and structure | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| US20050063208A1 (en) | Methods of fabricating flash memory cell having split-gate structure using spacer oxidation process | |
| JPH11307655A (ja) | 非揮発性半導体素子の製造方法 | |
| JP2856811B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US20030102504A1 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP4016679B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH10229177A (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| KR100542497B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH11284083A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| KR19980053139A (ko) | 플래쉬 메모리 제조방법 | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 |