JP2007273674A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】SOI半導体基板1と、素子分離層38と、トランジスタ形成領域10に形成されたMOSFET8と、キャパシタ形成領域に形成されたMOSキャパシタ9とを備えた半導体記憶装置であって、MOSFET8はゲート絶縁膜と、ゲート酸化膜上に形成されたフローティングゲート電極13と、ソース層16およびドレイン層17と、チャネル領域に接しチャネル領域に拡散された不純物と同じ型の不純物を高濃度に拡散させた高濃度拡散層19と、高濃度拡散層19とソース層16とを覆うシリサイド層とを有し、MOSキャパシタ9はソース層16と同じ型の不純物を高濃度に拡散させたキャパシタ電極21を有し、MOSキャパシタ9のキャパシタ電極21をMOSFETのフローティングゲート電極13の端部にゲート絶縁膜を挟んで対向配置する。
【選択図】 図1
Description
ことを特徴とする。
図1、図2、図3において、1は半導体基板であり、シリコン(Si)からなる支持基板2と、支持基板2上に形成された1500Å(オングストローム)程度の膜厚の酸化シリコン(SiO2)からなるBOX(Buried Oxide)酸化膜3と、埋込み酸化膜3上に形成された500Å程度の膜厚の単結晶シリコンからなるシリコン基板領域としてのSOI層4とで形成されたSOI構造の基板である。
13はフローティングゲート電極であり、ゲート絶縁膜12を挟んでキャパシタ形成領域5およびトランジスタ形成領域6のSOI層4に対向配置されたポリシリコン等からなる電極であって、図1に示すようにトランジスタ形成領域6をその中央部で2分し、キャパシタ形成領域5上のトランジスタ形成領域6側の一部を覆うように配置されてnMOS素子8およびMOSキャパシタ9が共通に用いるゲート電極として機能すると共に、その側面には酸化シリコン等の絶縁材料からなる絶縁膜14が形成されており、ゲート酸化膜12や絶縁膜14等により外部から電気的に絶縁されたフローティング状態にされている。
このソース層16およびP+拡散層19上を覆うシリサイド層22により、ソース層16とP+拡散層19とが電気的に接続され、ソース層16がP+拡散層19と同じ型の不純物を拡散させたチャネル領域18とも接続される。
25は第1の層間絶縁膜であり、SOI層4上に形成されたnMOS素子8およびMOSキャパシタ9を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
26は第2の層間絶縁膜であり、SOI層4上に形成された第1の層間絶縁膜25上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
nMOS素子8のソース層16およびP+拡散層19にシリサイド層22を介して接続するコンタクトプラグ28は、図2に示すように、第1の層間絶縁膜25上に形成された第1の制御線としてのソース線31(SL)に、nMOS素子8のドレイン層17にシリサイド層22を介して接続するコンタクトプラグ28は第1の層間絶縁膜25上に形成された中継配線32に、MOSキャパシタ9のキャパシタ電極21にシリサイド層22を介して接続するコンタクトプラグ28は、図3に示すように、第1の層間絶縁膜25上に形成された第3の制御線としてのワード線33(WL)に電気的に接続している。
中継配線32に接続するビアプラグ35は、第2の層間絶縁膜26上に形成された第2の制御線としてのビット線37(BL)に電気的に接続している。これによりnMOS素子8のドレイン層17はビット線37に電気的に接続される。
38は素子分離層であり、素子分離領域7のSOI層4に、酸化シリコン等の絶縁材料で埋込み酸化膜3に達する絶縁層として形成され、SOI層4の隣合うキャパシタ形成領域5の相互間、キャパシタ形成領域5とトランジスタ形成領域6との間を電気的に絶縁分離する機能を有している。
図5において、41はレジストマスクであり、フォトリソグラフィにより半導体基板1上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
なお、図5において、各工程の右側は図2と同様の断面で示した図2の右側に示したnMOS素子8の製造方法を示し、左側は図3と同様の断面で示したMOSキャパシタ9の製造方法を示す。
P3、フォトリソグラフィによりポリシリコン膜13a上にフローティングゲート電極13の形成領域を覆うレジストマスク41(不図示)を形成し、ドライエッチング等により露出しているポリシリコン膜およびシリコン酸化膜12aをエッチングしてSOI層4を露出させ、トランジスタ形成領域6のSOI層4を2分し、キャパシタ形成領域5のSOI層4上の一部を覆うと共に、ゲート絶縁膜12を介してそれぞれのSOI層4に対向するフローティングゲート電極13を形成し、前記のレジストマスク41の除去後に、フローティングゲート電極13およびSOI層4上等に熱酸化法またはCVD法により酸化シリコン膜を形成し、異方性エッチングによりSOI層4上の全面をエッチングして、フローティングゲート電極13の上面およびSOI層4の上面を露出させ、フローティングゲート電極13の側面に絶縁膜14を形成する。
P4、N型不純物の注入に用いたレジストマスク41を除去し、フォトリソグラフィによりトランジスタ形成領域6のSOI層4上に、nMOS素子8のソース層16を形成する領域のフローティングゲート電極13に隣接する部位、つまりソース層16とチャネル領域18との界面近傍のチャネル領域18に隣接するソース層16の端部のSOI層4の一部を露出させた開口部を有するレジストマスク41(不図示)を形成し、これをマスクとしてSOI層4上に高濃度のP型不純物をイオン注入してソース層16にP+拡散層19を形成する。
P5、上記のようにして形成されたnMOS素子8、MOSキャパシタ9および素子分離層38上を含むSOI層4上にCVD法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第1の層間絶縁膜25を形成する。
次いで第1の層間絶縁膜25上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、nMOS素子8のソース層16にコンタクトプラグ28、シリサイド層22を介して接続するソース線31(SL)、ドレイン層17にコンタクトプラグ28、シリサイド層22を介して接続する中継配線32、MOSキャパシタ9のキャパシタ電極21にコンタクトプラグ28、シリサイド層22を介して接続するワード線33(WL)を形成する。
これにより、フローティングゲート電極13に電荷(本実施例では電子)が蓄積され、nMOS素子8のしきい電圧が上昇し、全ての記憶素子11のしきい電圧が高い状態、つまり消去状態になる。
記憶素子11にデータ「0」を書込むときは、データを書込む記憶素子11を特定し、図6に示すように、その記憶素子11のnMOS素子8のシリサイド層22によりP+拡散層19を介してチャネル領域18に接続されているソース層16に接続するソース線31(SL)をオープン状態にし、MOSキャパシタ9のキャパシタ電極21に接続するワード線33(WL)に−2〜−3Vの電圧を、nMOS素子8のドレイン層17に接続するビット線37(BL)に10〜14Vの電圧を印加する。
このようにして記憶素子11に書込まれたデータを読出すときは、MOSキャパシタ9のキャパシタ電極21に接続するワード線33(WL)に2〜3Vの電圧を、nMOS素子8のドレイン層17に接続するビット線37(BL)に1V程度の電圧を印加する。
上記のように、本実施例の記憶素子11は、消去時またはデータ「0」の書込み時にドレイン層17またはシリサイド層22とP+拡散層19を介してチャネル領域18が接続されたソース層16をオープン状態にするので、nMOS素子8のソース層16とドレイン層17との間に高い電圧が印加されることはない。
以上説明したように、本実施例では、SOI構造の半導体基板のSOI層上に、素子分離層で絶縁分離されたnMOS素子とMOSキャパシタを形成し、それぞれのSOI層に形成されたチャネル領域とキャパシタ電極とにゲート絶縁膜を介して対向する共通のフローティングゲート電極を設け、nMOS素子のソース層とチャネル領域との界面近傍のソース層に、チャネル領域に接するP+拡散層を形成し、これとソース層とをシリサイド層覆うようにしたことによって、シリサイド層によりP+拡散層を介してチャネル領域に電気的に接続するソース層、またはドレイン層をオープン状態にしてnMOS素子の静電容量を変化させることができ、MOSキャパシタとの容量カップリングを利用してソース−ドレイン間の耐圧に関わらず、フローティングゲート電極への電子の注入、または引抜きが可能になり、ソース−ドレイン間の耐圧が低いSOI構造のnMOS素子を用いた半導体記憶装置においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができる。
なお、図8は、上記実施例1の図3と同じ断面線に沿った断面を描いてある。また上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図8において、51は突起部であり、SOI層4に高濃度のN型不純物を拡散させて形成されたキャパシタ電極21のフローティングゲート電極13側の端部に形成され、埋込み酸化膜3に向かって拡大する斜面52を有しており、その先端部はゲート絶縁膜12を介してフローティングゲート電極13の対向部53と対向している。
57はキャパシタ溝であり、キャパシタ電極21の端部に形成された突起部51および突起部51に隣接する領域の素子分離層38を、埋込み酸化膜3まで掘り込み、更に埋込み酸化膜3をゲート絶縁膜12の膜厚より深く掘り込んで底面を埋込み酸化膜3内に形成したキャパシタ電極21の端部の辺に沿う方向の長さが、フローティングゲート電極13のゲート長Lg方向の長さより長い溝である。
以下に、図9、図10にPAで示す工程に従って本実施例の半導体記憶装置の製造方法について説明する。
PA1(図9)、工程P1と同様の半導体基板1を準備し、そのSOI層4上に熱酸化法により薄い膜厚のパッド酸化膜54を形成し、パッド酸化膜54上にCVD法により比較的厚い膜厚のシリコン窒化膜55を形成する。
この場合に、SOI層4に設定されるキャパシタ形成領域5とトランジスタ形成領域6はMOSキャパシタ9やnMOS素子8の実効的な面積を確保するために、実施例1の場合より突起部51の分広く設定されている。
このときに、SOI層4のシリコン窒化膜55側が酸化されてバーズビークが形成され、SOI層4のフローティングゲート電極13側の端部に斜面52を有する突起部51が形成される。
そして、フォトリソグラフィにより、SOI層4の端部に形成された突起部51上および突起部51に隣接する領域の素子分離層38を露出させた開口部を有するレジストマスク41を形成する。
PA6(図10)、キャパシタ形成領域5とトランジスタ形成領域6のSOI層4および素子分離層38上、並びにキャパシタ溝57の内面に、熱酸化法またはCVD法によりゲート絶縁膜12を形成するための酸化シリコンからなるシリコン酸化膜12aを形成し、シリコン酸化膜12a上にCVD法によりフローティングゲート電極13を形成するためのポリシリコン膜13aを形成する。
その後の工程PA7(図10)〜PA9(図10)の作動は、実施例1の工程P3(図5)〜P5(図5)の作動と同様であるので、その説明を省略する。
上記のキャパシタ電極21に突起部51を形成した記憶素子11の消去動作および書込み動作、読出し動作は、上記実施例1の場合と同様であるのでその説明を省略する。
このことは、MOSキャパシタ9の静電容量C1とnMOS素子8のソース層16側の静電容量C2との容量カップリング(C1<C2)を大きくできない場合においても電子をフローティングゲート電極へ注入することが可能であることを示しており、記憶素子11の静電容量C1、C2の設定自由度を高めて記憶素子11の動作をより好適なものとすることができる。
なお、上記工程PA2においては、異方性エッチングにより全てのパッド酸化膜54を取り除くとして説明したが、パッド酸化膜54の全部または一部を膜状に残すようにしてもよい。このようにすれば突起部51の断面形状を埋込み酸化膜3側に厚さ方向の平面が形成された台形状とすることが可能になり、突起部51により生じる電界集中の程度を変化させることができ、容量カップリングによる作用に突起部51による電界集中の作用を加えることができ、MOSキャパシタ9の静電容量C1を、nMOS素子8側の静電容量C2、C3の間に設定するための自由度を増やしてSOI構造の記憶素子11の消去動作や書込み動作の電圧設定等をより容易なものとすることができる。
以下に、SBで示す工程に従ってSTI法による突起部51の形成について説明する。
工程SB1、上記工程PA1と同様に設定された半導体基板1を準備し、工程PA1と同様にしてパッド酸化膜54およびストッパ窒化膜としてのシリコン窒化膜55を形成する。
このとき、等方性エッチングによりSOI層4の上面側がエッチングされて斜面52が形成され、分離溝の側壁が斜面52で構成されると共に、SOI層4の端部に斜面52を有する突起部51が形成される。
そして、CMP(Chemical Mechanical Polishing)法または機械的な研磨により、堆積されたシリコン酸化膜およびシリコン窒化膜55、パッド酸化膜54を除去してSOI層4を露出させ、トランジスタ形成領域6とキャパシタ形成領域5のとの間の素子分離領域7に素子分離層38を形成する。
その後の作動は、上記工程PA4の後段以後の作動と同様であるので、その説明を省略する。
このようにしても、LOCOS法を用いた場合と同様の記憶素子11を形成することができる。
なお、上記各実施例においては、各トランジスタはnMOS素子として説明したが、トランジスタをpMOS素子にし、キャパシタ電極や高濃度拡散層の不純物の型を逆にした場合も同様である。
2 支持基板
3 埋込み酸化膜
4 SOI層
5 キャパシタ形成領域
6 トランジスタ形成領域
7 素子分離領域
8 nMOS素子(MOSFET)
9 MOSキャパシタ
10 記憶素子形成領域
11 記憶素子
12 ゲート絶縁膜
12a シリコン酸化膜
13 フローティングゲート電極
13a ポリシリコン膜
14 絶縁膜
16 ソース層
17 ドレイン層
18 チャネル領域
19 P+拡散層(高濃度拡散層)
21 キャパシタ電極
22 シリサイド層
25 第1の層間絶縁膜
26 第2の層間絶縁膜
28 コンタクトプラグ
29 コンタクトホール
31 ソース線(SL)
32 中継配線
33 ワード線(WL)
35 ビアプラグ
36 ビアホール
37 ビット線(BL)
38 素子分離層
41 レジストマスク
51 突起部
52 斜面
53 対向部
54 パッド酸化膜
55 シリコン窒化膜
57 キャパシタ溝
Claims (12)
- 支持基板と、該支持基板上に形成された埋込み酸化膜と、該埋込み酸化膜上に形成されたSOI層とで形成された半導体基板と、
該半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記SOI層の間を絶縁分離する素子分離層と、
前記トランジスタ形成領域のSOI層上に形成されたMOSFETと、
前記キャパシタ形成領域のSOI層上に形成されたMOSキャパシタとを備えた半導体記憶装置であって、
前記MOSFETは、
前記SOI層上に形成されたゲート絶縁膜と、
該ゲート酸化膜上に形成されたフローティングゲート電極と、
該フローティングゲート電極の両側の前記SOI層に形成されたソース層およびドレイン層と、
該ソース層とドレイン層との間の形成されたチャネル領域と、
前記ソース層と前記チャネル領域との界面近傍のソース層に形成された、前記チャネル領域に接し、該チャネル領域に拡散された不純物と同じ型の不純物を高濃度に拡散させた高濃度拡散層と、
該高濃度拡散層と前記ソース層とを覆うシリサイド層と、を有し、
前記MOSキャパシタは、
前記SOI層に、前記ソース層と同じ型の不純物を高濃度に拡散させたキャパシタ電極を有し、
該MOSキャパシタのキャパシタ電極を、前記MOSFETの前記フローティングゲート電極の端部に、前記ゲート絶縁膜を挟んで対向配置したことを特徴とする半導体記憶装置。 - 請求項1において、
前記MOSキャパシタは、
前記キャパシタ電極の前記フローティングゲート電極側の端部に、前記埋込み酸化膜に向かって拡大する斜面が形成された突起部を設け、
該突起部の先端を、前記フローティングゲート電極に前記ゲート絶縁膜を介して対向させたことを特徴とする半導体記憶装置。 - 請求項1または請求項2において、
前記MOSFETの前記ソース層およびシリサイド層と高濃度拡散層とにより接続された前記チャネル領域と前記フローティングゲート電極との間の静電容量C2とし、前記ドレイン層と前記フローティングゲート電極との間の静電容量C3としたときに、
前記MOSキャパシタの前記キャパシタ電極と前記フローティングゲート電極との間の静電容量C1を、C3<C1<C2としたことを特徴とする半導体記憶装置。 - 請求項1ないし請求項3のいずれか一項において、
前記ドレイン層をオープン状態にし、前記キャパシタ電極を接地し、前記ソース層に正の電圧を印加して、前記フローティングゲート電極に電荷を注入することを特徴とする半導体記憶装置。 - 請求項1ないし請求項3のいずれか一項において、
前記ソース層をオープン状態にし、前記キャパシタ電極に負の電圧を印加し、前記ドレイン層に正の電圧を印加して、前記フローティングゲート電極から電荷を引抜くことを特徴とする半導体記憶装置。 - 支持基板上に埋込み酸化膜を介してSOI層を積層した半導体基板に形成されたMOSFETとMOSキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
前記SOI層にトランジスタ形成領域およびキャパシタ形成領域を設定し、該トランジスタ形成領域とキャパシタ形成領域のとの間に素子分離層を形成する工程と、
前記SOI層および前記素子分離層上に、ゲート絶縁膜を形成する工程と、
該ゲート酸化膜上に、前記トランジスタ形成領域を2分し、前記キャパシタ形成領域上の一部を覆うフローティングゲート電極を形成する工程と、
前記トランジスタ形成領域の前記フローティングゲート電極の両側のSOI層上、並びに前記キャパシタ形成領域のSOI層上に、前記MOSFETのソース層に拡散される不純物と同じ型の不純物を高濃度にイオン注入して前記MOSFETのソース層およびドレイン層、並びに前記MOSキャパシタのキャパシタ電極を形成する工程と、
前記トランジスタ形成領域のSOI層上に、前記ソース層の前記フローティングゲート電極に隣接する部位に開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記ソース層に、前記MOSFETのチャネル領域に拡散される不純物と同じ型の不純物を高濃度にイオン注入して高濃度拡散層を形成する工程と、
前記レジストマスクを除去し、前記高濃度拡散層と前記ソース層とを電気的に接続するシリサイド層を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。 - 請求項6において、
前記素子分離層を形成する工程を、
前記SOI層上にシリコン窒化膜を形成する工程と、
前記SOI層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、該レジストマスクをマスクとして前記シリコン窒化膜をエッチングして前記SOI層を露出させる工程と、
前記レジストマスクを除去し、前記シリコン窒化膜をマスクとして前記露出させたSOI層をLOCOS法により酸化して前記トランジスタ形成領域とキャパシタ形成領域のとの間に素子分離層を形成すると共に、前記キャパシタ形成領域のSOI層の端部に突起部を形成する工程と、とし、
前記ゲート酸化膜を形成する工程を、
前記シリコン窒化膜を除去し、前記キャパシタ形成領域のSOI層を露出させる工程と、
前記SOI層および前記素子分離層上に、前記SOI層に形成された突起部上および該突起部に隣接する領域の素子分離層を露出させた開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記素子分離層および前記埋込み酸化膜をエッチングし、前記埋込み酸化膜内に底面を有し、前記突起部を露出させたキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記SOI層および前記素子分離層上、並びに前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、としたことを特徴とする半導体記憶装置の製造方法。 - 請求項6において、
前記素子分離層を形成する工程を、
前記SOI層上にシリコン窒化膜を形成する工程と、
前記SOI層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、該レジストマスクをマスクとして等方性エッチングにより、前記シリコン窒化膜および前記SOI層をエッチングして前記埋込み酸化膜を露出させ、斜面を側壁とする分離溝を形成すると共に、前記SOI層の端部に突起部を形成する工程と、
前記レジストマスクを除去し、前記シリコン窒化膜上、および前記突出部を含む分離溝内に酸化シリコンを堆積する工程と、
該堆積された酸化シリコンおよび前記SOI層上のシリコン窒化膜を研磨して前記SOI層を露出させ、前記トランジスタ形成領域とキャパシタ形成領域のとの間に素子分離層を形成する工程と、とし、
前記ゲート酸化膜を形成する工程を、
前記SOI層および前記素子分離層上に、前記SOI層に形成された突起部上および該突起部に隣接する領域の素子分離層を露出させた開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記素子分離層および前記埋込み酸化膜をエッチングし、前記埋込み酸化膜内に底面を有し、前記突起部を露出させたキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記SOI層および前記素子分離層上、並びに前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、としたことを特徴とする半導体記憶装置の製造方法。 - シリコン基板領域に形成された第1の拡散層、第2の拡散層、前記第1および第2の拡散層間に配置された第3の拡散層、および前記第1、第2、第3の拡散層から絶縁分離されて設けられた第4の拡散層とを有するシリコン基板と、
前記第1および第2の拡散層とそれぞれ一部がオーバーラップし、前記第3の拡散層上から前記第4の拡散層にかけて延在するフローティングゲート電極と、
前記第1の拡散層および前記第3の拡散層に、共通の第1の電位を与える第1の制御線と、
前記第2の拡散層に、第2の電位を与える第2の制御線と、
前記第4の拡散層に、第3の電位を与える第3の制御線と、を備え、
前記フローティングゲート電極が前記第4の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第2の拡散層とオーバーラップした面積よりも大きく、
前記フローティングゲート電極が前記第4の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第1および第3の拡散層とオーバーラップした合計の面積よりも小さいことを特徴とする半導体装置。 - シリコン基板領域に形成された第1の拡散層、第2の拡散層、前記第1および第2の拡散層間に配置された第3の拡散層、および前記第1、第2、第3の拡散層から絶縁分離されて設けられた第4の拡散層とを有するシリコン基板と、
前記第1および第2の拡散層とそれぞれ一部がオーバーラップし、前記第3の拡散層上から前記第4の拡散層にかけて延在するフローティングゲート電極と、
前記第1の拡散層および前記第3の拡散層に、共通の第1の電位を与える第1の制御線と、
前記第2の拡散層に、第2の電位を与える第2の制御線と、
前記第4の拡散層に、第3の電位を与える第3の制御線と、を備え、
前記フローティングゲート電極と前記第4の拡散層との間に形成される容量が、前記フローティングゲート電極と前記第2の拡散層との間に形成される容量よりも大きく、
前記フローティングゲート電極と前記第4の拡散層との間に形成される容量が、前記フローティングゲート電極と前記第1および第3の拡散層とにより形成される容量よりも小さいことを特徴とする半導憶装置。 - 請求項9または請求項10に記載の半導体装置において、
前記シリコン基板領域は、SOI基板における埋込み酸化膜上に設けられたシリコン層であることを特徴とする半導憶装置。 - 請求項9ないし請求項11のいずれか一項に記載の半導体装置において、
前記第1の制御線にプラスの電位を与え、前記第3の制御線に接地電位を与えることにより、前記第4の拡散層から前記フローティングゲート電極に電子を注入することを特徴とするフローティングゲート電極への電子の注入方法。
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