JPH04221857A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH04221857A JPH04221857A JP2404705A JP40470590A JPH04221857A JP H04221857 A JPH04221857 A JP H04221857A JP 2404705 A JP2404705 A JP 2404705A JP 40470590 A JP40470590 A JP 40470590A JP H04221857 A JPH04221857 A JP H04221857A
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- Japan
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- nonvolatile memory
- carrier injection
- floating gate
- substrate
- oxide film
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書換え可能な
不揮発性メモリに係り、特に、フローティングゲートに
対するキャリア注入，放出効率が向上した不揮発性メモ
リに関する。
不揮発性メモリに係り、特に、フローティングゲートに
対するキャリア注入，放出効率が向上した不揮発性メモ
リに関する。
【０００２】
【従来の技術】従来、不揮発性メモリは、一度書き込み
（電荷の注入）を行えば、電源が切れても記憶されてい
る情報が消えないように電荷を蓄積しておくフローティ
ングゲートを有している。前記不揮発性メモリに情報を
書き込むには、例えば、ＥＥＰＲＯＭの場合、ドレイン
まで延びたフローティングゲートに当該ドレイン上の薄
い酸化膜を介して、ファウラー・ノルドハイム（ＦＮ）
トンネリングにより電子を注入する。
（電荷の注入）を行えば、電源が切れても記憶されてい
る情報が消えないように電荷を蓄積しておくフローティ
ングゲートを有している。前記不揮発性メモリに情報を
書き込むには、例えば、ＥＥＰＲＯＭの場合、ドレイン
まで延びたフローティングゲートに当該ドレイン上の薄
い酸化膜を介して、ファウラー・ノルドハイム（ＦＮ）
トンネリングにより電子を注入する。
【０００３】一方、前記不揮発性メモリに記憶されてい
る情報を消去するには、電界の向きが前記書き込みとは
反対になるように、電圧を印加することにより、ＦＮト
ンネリングでフローティングゲートから前記ドレインに
電子を放出させる。
る情報を消去するには、電界の向きが前記書き込みとは
反対になるように、電圧を印加することにより、ＦＮト
ンネリングでフローティングゲートから前記ドレインに
電子を放出させる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来例では、フローティングゲートへのキャリアの蓄積，
放出を効率良く行うために、印加電圧をメモリ部以外の
能動素子の電源電圧より数倍大きな１０〜２０Ｖに昇圧
して、当該メモリ部の電源電圧として用いなければなら
ないため、不揮発性メモリに負荷がかかるという課題が
あった。
来例では、フローティングゲートへのキャリアの蓄積，
放出を効率良く行うために、印加電圧をメモリ部以外の
能動素子の電源電圧より数倍大きな１０〜２０Ｖに昇圧
して、当該メモリ部の電源電圧として用いなければなら
ないため、不揮発性メモリに負荷がかかるという課題が
あった。
【０００５】そこで本発明は、このような課題を解決す
るためになされたものであり、フローティングゲートへ
のキャリアの注入，放出効率を向上し、情報の書き込み
，消去を行う際の電源電圧を低下することが可能な不揮
発メモリを提供することを目的とする。
るためになされたものであり、フローティングゲートへ
のキャリアの注入，放出効率を向上し、情報の書き込み
，消去を行う際の電源電圧を低下することが可能な不揮
発メモリを提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明は、半導体基板上にコントロールゲートとフロ
ーティングゲートとを有する不揮発性メモリにおいて、
キャリア注入，放出部には、前記半導体基板に対して垂
直方向に、先端が縮小した凹部又は凸部を少なくとも一
つ形成した不揮発性メモリであることを特徴とするもの
である。
に本発明は、半導体基板上にコントロールゲートとフロ
ーティングゲートとを有する不揮発性メモリにおいて、
キャリア注入，放出部には、前記半導体基板に対して垂
直方向に、先端が縮小した凹部又は凸部を少なくとも一
つ形成した不揮発性メモリであることを特徴とするもの
である。
【０００７】
【作用】この発明に係る不揮発性メモリによれば、キャ
リア注入，放出部に、半導体基板に対して垂直方向に、
先端が縮小した凹部又は凸部が少なくとも一つ形成され
たことで、フローティングゲートへのキャリアの注入，
放出効率を向上することができる。
リア注入，放出部に、半導体基板に対して垂直方向に、
先端が縮小した凹部又は凸部が少なくとも一つ形成され
たことで、フローティングゲートへのキャリアの注入，
放出効率を向上することができる。
【０００８】そして、特に、フローティングゲートのキ
ャリア注入，放出部の直下のドレインに半導体基板に対
して垂直方向に、先端が縮小した凹部又は凸部を少なく
とも一つ形成することで、前記凹部又は凸部の電界の集
中点に電界を集中し、高電界とすることができる。この
ため、フローティングゲートへのキャリア注入，放出部
が平坦な形状であった従来の不揮発性メモリに比べ、Ｆ
Ｎトンネリングが発生し易くなり、キャリア注入，放出
効率を向上することが可能となり、情報の書き込み，消
去を行う際の電源電圧を低下することができる。
ャリア注入，放出部の直下のドレインに半導体基板に対
して垂直方向に、先端が縮小した凹部又は凸部を少なく
とも一つ形成することで、前記凹部又は凸部の電界の集
中点に電界を集中し、高電界とすることができる。この
ため、フローティングゲートへのキャリア注入，放出部
が平坦な形状であった従来の不揮発性メモリに比べ、Ｆ
Ｎトンネリングが発生し易くなり、キャリア注入，放出
効率を向上することが可能となり、情報の書き込み，消
去を行う際の電源電圧を低下することができる。
【０００９】
【実施例】（実施例１）次に、本発明の一実施例につい
て、図面に基づいて説明する。図１は、本発明に係るＮ
ＭＯＳＦＥＴをセルに用いたＥＥＰＲＯＭの製造工程を
示す断面図である。
て、図面に基づいて説明する。図１は、本発明に係るＮ
ＭＯＳＦＥＴをセルに用いたＥＥＰＲＯＭの製造工程を
示す断面図である。
【００１０】図１（１）に示す工程では、（１００）面
を有するＰ型（１００）Ｓｉ基板１上に酸化膜２Ａを熱
酸化法により形成する。その後、前記酸化膜２Ａ上のキ
ャリアの注入，放出位置となる領域以外にフォトマスク
３Ａを形成し、フォトマスク３Ａ領域以外の酸化膜２Ａ
を除去する。ここで、フォトマスク３Ａが形成されてい
ない領域幅Ｌを、１．０μｍとした。そして、前記Ｌは
、このプロセスの最小寸法となるようにした。
を有するＰ型（１００）Ｓｉ基板１上に酸化膜２Ａを熱
酸化法により形成する。その後、前記酸化膜２Ａ上のキ
ャリアの注入，放出位置となる領域以外にフォトマスク
３Ａを形成し、フォトマスク３Ａ領域以外の酸化膜２Ａ
を除去する。ここで、フォトマスク３Ａが形成されてい
ない領域幅Ｌを、１．０μｍとした。そして、前記Ｌは
、このプロセスの最小寸法となるようにした。
【００１１】次いで、図１（２）に示す工程では、フォ
トマスク３Ａを除去し、図１（１）に示す工程で、酸化
膜２Ａが除去された領域のＰ型（１００）Ｓｉ基板１を
アルカリ水溶液（エチレンジアミン２００ｍｌ＋ピロカ
テコール３２ｇ＋水２７ｍｌ）に約７分間浸漬し、酸化
膜２Ａ領域以外のＰ型（１００）Ｓｉ基板１をエッチン
グして、Ｐ型（１００）Ｓｉ基板１の（１００）面と（
１１１）面とによりなされる角αが５４．７度となる、
断面形状が三角形の凹部（エッチピット）を形成する。
トマスク３Ａを除去し、図１（１）に示す工程で、酸化
膜２Ａが除去された領域のＰ型（１００）Ｓｉ基板１を
アルカリ水溶液（エチレンジアミン２００ｍｌ＋ピロカ
テコール３２ｇ＋水２７ｍｌ）に約７分間浸漬し、酸化
膜２Ａ領域以外のＰ型（１００）Ｓｉ基板１をエッチン
グして、Ｐ型（１００）Ｓｉ基板１の（１００）面と（
１１１）面とによりなされる角αが５４．７度となる、
断面形状が三角形の凹部（エッチピット）を形成する。
【００１２】次に、図１（３）に示す工程では、熱酸化
法により、エッチピット（凹部）を有するＰ型（１００
）Ｓｉ基板１上に酸化膜２Ｂを形成する。次に、ソース
５及びドレイン６となる領域以外にフォトマスク３Ｂを
形成した後、Ｐ型（１００）Ｓｉ基板１全面に、ヒ素を
ドーズ量１×１０１５〜１×１０１６ｃｍ−２でイオン
注入し、ソース５及びドレイン６を形成する。
法により、エッチピット（凹部）を有するＰ型（１００
）Ｓｉ基板１上に酸化膜２Ｂを形成する。次に、ソース
５及びドレイン６となる領域以外にフォトマスク３Ｂを
形成した後、Ｐ型（１００）Ｓｉ基板１全面に、ヒ素を
ドーズ量１×１０１５〜１×１０１６ｃｍ−２でイオン
注入し、ソース５及びドレイン６を形成する。
【００１３】次いで、図１（４）に示す工程では、酸化
膜２Ａ及び２Ｂを除去した後、熱酸化法により酸化膜７
を２００〜５００ｎｍの膜厚で形成する。次に、酸化膜
７の表面に、多結晶シリコン膜をＣＶＤ法により２００
〜５００ｎｍの膜厚で形成する。その後、前記多結晶シ
リコン膜の全面にリンをドーズ量１×１０２０〜１×１
０２１ｃｍ−３でイオン注入し、リンがドープされた多
結晶シリコン膜８を形成する。次いで、リンがドープさ
れた多結晶シリコン膜８の表面に酸化膜９を２００〜５
００ｎｍの膜厚で形成する。その後、酸化膜９の表面に
多結晶シリコン膜をＣＶＤ法により２００〜５００ｎｍ
の膜厚で形成する。次いで、前記多結晶シリコン膜の全
面にリンをドーズ量１×１０２０〜１×１０２１ｃｍ−
３でイオン注入し、リンがドープされた多結晶シリコン
膜１０を形成する。
膜２Ａ及び２Ｂを除去した後、熱酸化法により酸化膜７
を２００〜５００ｎｍの膜厚で形成する。次に、酸化膜
７の表面に、多結晶シリコン膜をＣＶＤ法により２００
〜５００ｎｍの膜厚で形成する。その後、前記多結晶シ
リコン膜の全面にリンをドーズ量１×１０２０〜１×１
０２１ｃｍ−３でイオン注入し、リンがドープされた多
結晶シリコン膜８を形成する。次いで、リンがドープさ
れた多結晶シリコン膜８の表面に酸化膜９を２００〜５
００ｎｍの膜厚で形成する。その後、酸化膜９の表面に
多結晶シリコン膜をＣＶＤ法により２００〜５００ｎｍ
の膜厚で形成する。次いで、前記多結晶シリコン膜の全
面にリンをドーズ量１×１０２０〜１×１０２１ｃｍ−
３でイオン注入し、リンがドープされた多結晶シリコン
膜１０を形成する。
【００１４】次に、図１（５）に示す工程では、フロー
ティングゲート及びコントロールゲートとすべき領域に
フォトマスク１１を形成し、フォトマスク１１領域以外
のリンがドープされた多結晶シリコン膜８及び１０、酸
化膜７及び９を除去する。このようにして、フローティ
ングゲート１２及びコントロールゲート１３を形成した
。
ティングゲート及びコントロールゲートとすべき領域に
フォトマスク１１を形成し、フォトマスク１１領域以外
のリンがドープされた多結晶シリコン膜８及び１０、酸
化膜７及び９を除去する。このようにして、フローティ
ングゲート１２及びコントロールゲート１３を形成した
。
【００１５】次いで、図１（６）に示す工程では、フォ
トマスク１１を除去した後、熱酸化法により、フローテ
ィングゲート１２及びコントロールゲート１３を有する
Ｐ型（１００）Ｓｉ基板１表面に酸化膜１４を形成する
。以上の工程により、フローティングゲートのキャリア
注入，放出部の直下のドレイン領域にＰ型（１００）Ｓ
ｉ基板に対して垂直方向に、先端が縮小した凹部が形成
されたＥＥＰＲＯＭを得た。
トマスク１１を除去した後、熱酸化法により、フローテ
ィングゲート１２及びコントロールゲート１３を有する
Ｐ型（１００）Ｓｉ基板１表面に酸化膜１４を形成する
。以上の工程により、フローティングゲートのキャリア
注入，放出部の直下のドレイン領域にＰ型（１００）Ｓ
ｉ基板に対して垂直方向に、先端が縮小した凹部が形成
されたＥＥＰＲＯＭを得た。
【００１６】このように、前記凹部がキャリアの注入，
放出部の直下のドレインに形成されたことで、当該凹部
の先端に電界を集中することが可能となる結果、フロー
ティングゲートのキャリア注入，放出部が平坦な形状で
あった従来の不揮発性メモリに比較し、電界強度を約３
倍にすることができた。 （実施例２）次に、本発明の第２実施例について、図面
に基づいて説明する。
放出部の直下のドレインに形成されたことで、当該凹部
の先端に電界を集中することが可能となる結果、フロー
ティングゲートのキャリア注入，放出部が平坦な形状で
あった従来の不揮発性メモリに比較し、電界強度を約３
倍にすることができた。 （実施例２）次に、本発明の第２実施例について、図面
に基づいて説明する。
【００１７】図２は、本発明に係る別のＮＭＯＳＦＥＴ
をセルに用いたＥＥＰＲＯＭの製造工程を示す断面図で
ある。図２（１）に示す工程では、（１００）面を有す
るＰ型（１００）Ｓｉ基板１上に酸化膜２Ａを熱酸化法
により形成する。その後、前記酸化膜２Ａ上のキャリア
の注入，放出位置となる領域にフォトマスク３Ａを形成
する。ここで、フォトマスク３Ａが形成されている領域
幅Ｌを、１．０μｍとした。そして、前記Ｌは、このプ
ロセスの最小寸法となるようにした。
をセルに用いたＥＥＰＲＯＭの製造工程を示す断面図で
ある。図２（１）に示す工程では、（１００）面を有す
るＰ型（１００）Ｓｉ基板１上に酸化膜２Ａを熱酸化法
により形成する。その後、前記酸化膜２Ａ上のキャリア
の注入，放出位置となる領域にフォトマスク３Ａを形成
する。ここで、フォトマスク３Ａが形成されている領域
幅Ｌを、１．０μｍとした。そして、前記Ｌは、このプ
ロセスの最小寸法となるようにした。
【００１８】次に、図２（２）に示す工程では、フォト
マスク３Ａ領域以外の酸化膜２Ａを除去し、次いでフォ
トマスク３を除去する。その後、このＰ型（１００）Ｓ
ｉ基板１をアルカリ水溶液（エチレンジアミン２００ｍ
ｌ＋ピロカテコール３２ｇ＋水２７ｍｌ）に約７分間浸
漬し、酸化膜２Ａ領域以外のＰ型（１００）Ｓｉ基板１
をエッチングしてＰ型（１００）Ｓｉ基板１の（１００
）面と（１１１）面とによりなされる角αが５４．７度
となる、断面形状が先端部が縮小した台形の凸部を形成
する。
マスク３Ａ領域以外の酸化膜２Ａを除去し、次いでフォ
トマスク３を除去する。その後、このＰ型（１００）Ｓ
ｉ基板１をアルカリ水溶液（エチレンジアミン２００ｍ
ｌ＋ピロカテコール３２ｇ＋水２７ｍｌ）に約７分間浸
漬し、酸化膜２Ａ領域以外のＰ型（１００）Ｓｉ基板１
をエッチングしてＰ型（１００）Ｓｉ基板１の（１００
）面と（１１１）面とによりなされる角αが５４．７度
となる、断面形状が先端部が縮小した台形の凸部を形成
する。
【００１９】次いで、図２（３）に示す工程では、熱酸
化法により、前記台形の凸部を有するＰ型（１００）Ｓ
ｉ基板１上に酸化膜２Ｂを形成する。次に、ソース５及
びドレイン６となる領域以外にフォトマスク３Ｂを形成
した後、Ｐ型（１００）Ｓｉ基板１全面に、
をドーズ量１×１０１５〜１×１０１６ｃｍ−２でイ
オン注入し、ソース５及びドレイン６を形成する。
化法により、前記台形の凸部を有するＰ型（１００）Ｓ
ｉ基板１上に酸化膜２Ｂを形成する。次に、ソース５及
びドレイン６となる領域以外にフォトマスク３Ｂを形成
した後、Ｐ型（１００）Ｓｉ基板１全面に、
をドーズ量１×１０１５〜１×１０１６ｃｍ−２でイ
オン注入し、ソース５及びドレイン６を形成する。
【００２０】次に、図２（４）の工程では、前記実施例
１に示した図１（４）〜（６）の工程を行い、フローテ
ィングゲートのキャリア注入，放出部の直下のドレイン
領域にＰ型（１００）Ｓｉ基板に対して垂直方向に、先
端が縮小した凸部が形成されたＥＥＰＲＯＭを得た。こ
のように、前記凸部がキャリアの注入，放出部の直下の
ドレインに形成されたことで、当該凸部の先端に電界を
集中することが可能となる結果、フローティングゲート
のキャリア注入，放出部が平坦な形状であった従来の不
揮発性メモリに比較し、電界強度を約３倍にすることが
できた。
１に示した図１（４）〜（６）の工程を行い、フローテ
ィングゲートのキャリア注入，放出部の直下のドレイン
領域にＰ型（１００）Ｓｉ基板に対して垂直方向に、先
端が縮小した凸部が形成されたＥＥＰＲＯＭを得た。こ
のように、前記凸部がキャリアの注入，放出部の直下の
ドレインに形成されたことで、当該凸部の先端に電界を
集中することが可能となる結果、フローティングゲート
のキャリア注入，放出部が平坦な形状であった従来の不
揮発性メモリに比較し、電界強度を約３倍にすることが
できた。
【００２１】尚、本実施例では、先端が縮小した凹部又
は凸部として断面形状が三角形及び台形のものを形成し
たが、本発明に係る凹部又は凸部の断面形状は、これに
限らず、先端が縮小した形状であれば、他の多角形等で
あっても良く、また、先端は丸みを帯びていても良い。 そして、この先端形状が鋭角であるほど、この部分に電
界が集中し易くなる。
は凸部として断面形状が三角形及び台形のものを形成し
たが、本発明に係る凹部又は凸部の断面形状は、これに
限らず、先端が縮小した形状であれば、他の多角形等で
あっても良く、また、先端は丸みを帯びていても良い。 そして、この先端形状が鋭角であるほど、この部分に電
界が集中し易くなる。
【００２２】本実施例では、図１（４）に示す工程で、
多結晶シリコン膜にリンをイオン注入したが、これに限
らず、ＰＯＣｌ３ を用いた固相拡散等によりリンを導
入しても良い。また、導入するイオンは、リンの他、ヒ
素等を用いることもできる。また、本実施例では、前記
凹部又は凸部をキャリアの注入，放出部の直下に一つ形
成したが、所望により複数形成しても良い。
多結晶シリコン膜にリンをイオン注入したが、これに限
らず、ＰＯＣｌ３ を用いた固相拡散等によりリンを導
入しても良い。また、導入するイオンは、リンの他、ヒ
素等を用いることもできる。また、本実施例では、前記
凹部又は凸部をキャリアの注入，放出部の直下に一つ形
成したが、所望により複数形成しても良い。
【００２３】そして、本実施例では、前記凹部又は凸部
をキャリアの注入，放出部の直下のドレインに形成した
が、キャリアの注入，放出が可能な領域であれば、他の
部分に当該凹部又は凸部を形成しても良い。本実施例で
は、酸化膜を熱酸化法により形成したが、ＣＶＤ法等、
他の方法で形成することもできる。
をキャリアの注入，放出部の直下のドレインに形成した
が、キャリアの注入，放出が可能な領域であれば、他の
部分に当該凹部又は凸部を形成しても良い。本実施例で
は、酸化膜を熱酸化法により形成したが、ＣＶＤ法等、
他の方法で形成することもできる。
【００２４】
【発明の効果】以上説明したように本発明によれば、キ
ャリア注入，放出部に、半導体基板に対して垂直方向に
、先端が縮小した凹部又は凸部が少なくとも一つ形成さ
れたことで、前記凹部又は凸部の先端に電界を集中し、
高電界とすることができる。このため、キャリア注入，
放出部に前記凹部又は凸部を有さない従来の不揮発性メ
モリに比べ、ＦＮトンネリングが発生し易くなる。 この結果、キャリア注入，放出効率を向上することが可
能となり、情報の書き込み，消去を行う際の電源電圧を
低下することが可能な不揮発性メモリを提供することが
できる。
ャリア注入，放出部に、半導体基板に対して垂直方向に
、先端が縮小した凹部又は凸部が少なくとも一つ形成さ
れたことで、前記凹部又は凸部の先端に電界を集中し、
高電界とすることができる。このため、キャリア注入，
放出部に前記凹部又は凸部を有さない従来の不揮発性メ
モリに比べ、ＦＮトンネリングが発生し易くなる。 この結果、キャリア注入，放出効率を向上することが可
能となり、情報の書き込み，消去を行う際の電源電圧を
低下することが可能な不揮発性メモリを提供することが
できる。
【図面の簡単な説明】
【図１】本発明の実施例１に係るＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
【図２】本発明の実施例２に係るＥＥＰＲＯＭの製造工
程を示す断面図である。
程を示す断面図である。
１ Ｐ型（１００）Ｓｉ基板
５ ソース
６ ドレイン
７ 酸化膜
８ リンがドープされた多結晶シリコン膜９
酸化膜 １０ リンがドープされた多結晶シリコン膜１２
フローティングゲート １３ コントロールゲート
酸化膜 １０ リンがドープされた多結晶シリコン膜１２
フローティングゲート １３ コントロールゲート
Claims (1)
- 【請求項１】 半導体基板上にコントロールゲートと
フローティングゲートとを有する不揮発性メモリにおい
て、キャリア注入，放出部には、前記半導体基板に対し
て垂直な方向に、先端が縮小した凹部又は凸部を少なく
とも一つ形成したことを特徴とする不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404705A JPH04221857A (ja) | 1990-12-21 | 1990-12-21 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404705A JPH04221857A (ja) | 1990-12-21 | 1990-12-21 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221857A true JPH04221857A (ja) | 1992-08-12 |
Family
ID=18514360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404705A Pending JPH04221857A (ja) | 1990-12-21 | 1990-12-21 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221857A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576569A (en) * | 1994-05-06 | 1996-11-19 | United Microelectronics Corporation | Electrically programmable and erasable memory device with depression in lightly-doped source |
| US6232633B1 (en) * | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | NVRAM cell using sharp tip for tunnel erase |
| US6317360B1 (en) | 1998-09-01 | 2001-11-13 | Nec Corporation | Flash memory and methods of writing and erasing the same as well as a method of forming the same |
| US6368917B1 (en) * | 1998-08-13 | 2002-04-09 | National Semiconductor Corporation | Methods of fabricating floating gate semiconductor device with reduced erase voltage |
| JP2007273674A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-12-21 JP JP2404705A patent/JPH04221857A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576569A (en) * | 1994-05-06 | 1996-11-19 | United Microelectronics Corporation | Electrically programmable and erasable memory device with depression in lightly-doped source |
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| KR100361391B1 (ko) * | 1998-06-08 | 2002-11-18 | 인터내셔널 비지네스 머신즈 코포레이션 | 비휘발성 반도체 디바이스 및 그 제조 방법 |
| US6368917B1 (en) * | 1998-08-13 | 2002-04-09 | National Semiconductor Corporation | Methods of fabricating floating gate semiconductor device with reduced erase voltage |
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| JP2007273674A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
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