JPS638631B2 - - Google Patents

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JPS638631B2
JPS638631B2 JP57174776A JP17477682A JPS638631B2 JP S638631 B2 JPS638631 B2 JP S638631B2 JP 57174776 A JP57174776 A JP 57174776A JP 17477682 A JP17477682 A JP 17477682A JP S638631 B2 JPS638631 B2 JP S638631B2
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tunnel oxide
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体装置の製造方法に係り、特に書
き替えを電気的に行えるEEPROM（Electrically
Eresable Programmable Read Only Memory）
の製造方法に関する。
(2) 技術の背景 半導体ROMの中にはマスクROMとPROM
（Programmoble ROM）があり、PROMは情報
の書き込み、消去方法等から分類すると、情報書
き込み後消去、再書き込みができないヒユーズ型
またはダイオード接合破壊型PROMがあり、紫
外線等の照射で消去できて再書き込みのできる
EPROM（Erasable Programable ROM）も知
られている。その代表的な構成としては２層ゲー
トMOS構造が知られている。
この構造は浮遊ゲート上に更に第２のゲートを
設け書き込みはゲートに正電圧を印加してドレイ
ンと基板間にアバランシエを起こして浮遊ゲート
に電荷を注入するもので情報の消去は紫外線の照
射によつて浮遊ゲート中の電荷を励起して外部に
放出し、情報の読み出しは浮遊ゲート中の電荷の
有無によつて導通、非導通状態を検出するように
なされている。
最近では紫外線消去型の上記したEPROMと互
換性のある電気的に消去が可能なEEPROM
（Electrically EPROM）が開発されている。
これらは種々の構造のものが提案され、例えば
IEEE、International Solid−state Aicuit
Conference WAM3.6 1976.Hagiwara.T他に示
されているナイトライドを用いたMNOS（Metal
Nitride Oxide Semiconductor）やElectric
1980年２月28日号第113頁乃至117頁に記載されて
いるようなフローテングゲートトンネルに注入型
のEEPROM等が知られている。本発明はフロー
テングゲートトンネル注入型のEEPROMを改良
した製造方法を提案するものである。
(3) 従来技術と問題点 第１図は従来のフローテングゲートトンネル注
入型EEPROMの構造を示すものであり、１はシ
リコン等のＰ型基板、２はN+のソース、３はN+
のドレイン、４はフイールド酸化膜でソース・ド
レイン間上にゲート酸化膜５が形成され、該ゲー
ト酸化膜と連接するトンネル酸化膜５ａは100〜
150Åと極めて薄くドレイン上の一部に形成され
ている。６はフローテングゲートとなる第１の多
結晶シリコン層であり、SiO2等の熱酸化膜８を
介して更に第２の多結晶シリコン層７を形成し、
該第２の多結晶シリコン層上に酸化膜９を備えて
いる。
上述の構造において、フローテングゲート５に
電子をトンネル注入するか放出するかで書き込み
または消去がなされるが、上記トンネル注入また
は放出はトンネル酸化膜５ａと基板間で電子のや
りとりがなされる。
上述の構成のフローテングゲート、トンネル注
入型のEEPROMの製造工程を書き込み及び消去
領域のトンネル酸化膜５ａ部分について第２図Ａ
〜Ｆ及び第３図ａ〜ｆに説明する。
第２図Ａ〜Ｆは書き込み消去領域の製造工程を
示す平面図、第３図ａ〜ｆは同様の第２図ＡのＡ
―A′断面矢視図である。
第２図Ａ及び第３図ａに示すように、シリコン
基板の表面を酸化後、一部に窒化膜を形成して熱
酸化し基板１にフイールド酸化膜４を形成し、窒
化膜を除去して選択的に活性領域１０を第２図Ａ
の如く形成する。
次に第２図Ｂに示す活性領域１０を酸化して酸
化膜５を形成させる。
次に第３図ｂで示すようにレジスト１１をパタ
ーニングして、該レジストをマスクとして酸化膜
５をエツチオフすると第２図Ｃ及び第３図ｃの如
く書き込み消去領域の酸化膜５がエツチオフされ
た領域１２が形成される。次にヒ素（As）をイ
オン注入１３によつて基板１上に注入してN+拡
散層３が形成される。該N+拡散層３はドレイン
へつながる部分でレジスト膜１１は残したままイ
オン注入がなされ、レジスト膜を剥離後に第２図
Ｄ及び第３図ｄに示すように書き込み消去領域１
２にトンネル酸化膜５ａとなる部分を100Å厚程
度形成する。
次に第２図Ｅの斜線部分で示すようなパターン
形状の第１層目の多結晶シリコン層が形成され、
トンネル酸化膜５ａ上では書き込み消去領域１２
の中心部近傍を横断する多結晶層６ａが形成され
る。
次に第２図Ｆ及び第３図ｆに示すように第１層
目の多結晶シリコン層６，６ａ上に酸化膜８を成
長させて第２層目の多結晶シリコン層７を第２図
Ｆの斜線で示すようにパターニングする。実際に
はダブルセルフアライン工程で第１層目及び第２
層目の多結晶シリコン層６，６ａ，７を同時にパ
ターニングするために第１層目の多結晶シリコン
層は第２図Ｆのクロス斜線で示す領域１４のみが
残ることになる。このような製造工程によつてト
ンネル酸化膜を形成する場合には、予めイオン注
入によつてドレイン領域３を形成するためにトン
ネル酸化膜５ａを形成する際にイオン注入で受け
た基板表面のダメージがトンネル酸化膜形成に悪
い影響を与えて、良好なトンネル酸化膜が形成し
難いだけでなく製造工程も多くなり工程が複雑化
する欠点があつた。
(4) 発明の目的 本発明は上記従来の欠点に鑑み、トンネル酸化
膜形成後に横方向拡散によりフローテング用ゲー
ト、すなわち第１の多結晶シリコン層の下方に不
純物を拡散させることで良好なトンネル酸化膜の
形成された半導体装置を提供することを目的とす
るものである。
(5) 発明の構成 本発明の特徴とするところは、フローテングゲ
ートトンネル注入型のEEPROMの製造方法にお
いて、基板の活性領域上にゲート絶縁膜を形成を
した後に書き込み及び消去領域上の前記ゲート絶
縁膜をエツチオフしてからトンネル酸化膜を形成
し、その後にフローテングゲートを該書き込み及
び消去領域上を横断するように形成し、該フロー
テングゲート上よりドレイン領域形成不純物を導
入し該フローテングゲート下のトンネル酸化膜下
に横方向よりドレイン領域形成不純物を拡散させ
てなることを特徴とする半導体装置の製造方法に
よつて達成される。
(6) 発明の実施例 以下、本発明の一実施例を第４図Ａ〜Ｆ及び第
５図ａ〜ｆについて説明する。
第４図Ａ〜Ｆは書き込み消去領域（以下Ｗ／Ｅ
領域と記す）部分の平面図、第５図ａ〜ｆは同じ
く第４図ＡのＡ―Ａ断面矢視図であり、Ｐ型シリ
コン等の基板１の表面を酸化し、一部に窒化膜を
被覆後、熱酸化して、7000〜10000Å混のフイー
ルド酸化膜４を形成し、次に窒化膜をエツチオフ
し、活性領域１０を第４図Ａに示すような形状で
形成する。
次に活性領域１０にゲート絶縁膜用の酸化膜５
を500〜700Å厚に形成し、第４図Ｂで示すような
長方形状のＷ／Ｅ領域となる長方形部分１２をエ
ツチオフするためにこの部分のみを残してレジス
ト１１が形成されて第５図ｂで示すようなパター
ニングを行う。
更にウエツトエツチにより、例えばフツ酸系の
エツチング液で第４図Ｃに示すＷ／Ｅ領域となる
長方形部分１２のエツチングオフがなされて酸化
膜５がエツチオフされる。
次に第４図Ｂと第５図ｄに示すように長方形部
分１２に薄い酸化膜がほぼ100Å厚に形成されて
トンネル酸化膜５ａとなる。
このようにトンネル酸化膜５ａの形成後に第１
層目の多結晶シリコン層６を3500Å厚にCVDで
形成後に第４図Ｅの斜線のように多結晶シリコン
層６をパターニングし、更に長方形部分１２のみ
を残してレジスト１５を形成〔第５図ｄ〕してイ
オン注入１３を行う。この場合の注入電圧は
80KeVである。例えばヒ素（As）をドーズ量４
×10Atom／cm2で基板１にトンネル酸化膜５ａを
介して注入する。
かくすることでドレインへつながる不純物拡散
層３が0.3〜0.5μ厚程度に打ち込まれる。
更に第４図Ｆ及び第５図ｆに示すようにレジス
ト１５を除去した後にの酸化膜８を第１層目の多
結晶シリコン層６ａと薄い酸化膜５ａ上に形成す
ることで第１層目の多結晶シリコン層６ａの下部
のみに薄い酸化膜５ａが残つてトンネル酸化膜と
なる。酸化膜８上にはCVDにより第２層目の多
結晶シリコン層７が第４図Ｆのようにパターニン
グされる。
なお、第１層目の多結晶シリコン層６の長方形
部分を横切るパターン６ａの幅Ｗは１〜2μ程度
であるのでシリコン基板１上に拡散されたN+不
純物層３は酸化膜８形成時の熱処理によつて第５
図ｆの３ａで示すように第１層目の多結晶酸化膜
６ａの下側に横方向から1μ程度入り込むように
なるため第４図ＦのＢ部拡大図である第６図のよ
うに第１層目の多結晶シリコン層であるフローテ
ングゲートの幅Ｗは１〜2μの中ほとんど横方向
拡散されることになる。第７図は本発明の他の実
施例を示すもので、Ｗ／Ｅ領域の長方形部分１２
にパターニングされる第１層目の多結晶シリコン
層６のフローテングゲート部６ａを長方形部分１
２の片側によせて一方向のみから横方向のAs拡
散３ａをなしたものである。
また、第４図Ｆで示すクロス斜線部分がフロー
テングゲート６ａの最終的に残る部分でこれは第
２層目の多結晶シリコン層７のパターニングの際
に従来のEPROMの製作工程と同様にダブルセル
フアライン工程でフローテングゲート部である第
１層目の多結晶シリコン層部分をもパターニング
したためである。
(7) 発明の効果 以上詳細に説明したように、本発明の半導体装
置の製造方法によれば、従来のようにAsをイオ
ンインプラテーシヨンによつて基板１に打ち込ん
だ後にトンネル酸化膜を形成せず予めトンネル酸
化膜を形成してAsの打ち込みを行うために酸化
膜質のよいものが得られる。
更に、トンネル酸化膜厚の制御性がよく、Ｗ／
Ｅ領域は第１層目の多結晶シリコン膜であるフロ
ーテングゲート６ａの幅Ｗで定まるのでこれによ
つて制御し易い半導体装置が得られる特徴を有す
る。
【図面の簡単な説明】
第１図は従来のEEPROMの側断面図、第２図
Ａ〜Ｆは従来のEEPROMの製造工程を示すＷ／
Ｅ領域の平面図、第３図ａ〜ｆは第２図Ａに示す
Ａ―Ａ断面矢視状態を示す製造工程図、第４図Ａ
〜Ｆは本発明のEEPROMのＷ／Ｅ領域の製造工
程を示す平面図、第５図ａ〜ｆは第４図Ａに示す
Ａ―Ａ断面矢視状態を示すEEPROMの製造工程
図、第６図は第４図ＦのＢ部拡大平面図、第７図
は本発明の他の実施例を示す第６図と同様の平面
図である。 １…基板、２…ソース、３…ドレイン、４…フ
イルド酸化膜、５，５ａ…ゲート酸化膜、６…第
１の多結晶シリコン層、７…第２の多結晶シリコ
ン層、８，９…酸化膜、１０…活性領域、１１，
１５…レジスト膜、１２…Ｗ／Ｅ領域の長方形部
分。

Claims (1)

    【特許請求の範囲】
  1. １ フローテングゲートトンネル注入型の
    EEPROMの製造方法において、基板の書き込み
    及び消去領域上トンネル酸化膜を形成し、その後
    にフローテングゲートを該書き込み及び消去領域
    上を横断するように形成し、基板の該フローテン
    グゲートに隣接する領域へドレイン領域形成不純
    物を導入し該フローテングゲート下のトンネル酸
    化膜下全体に横方向よりドレイン領域形成不純物
    を拡散させることを特徴とする半導体装置の製造
    方法。
JP57174776A 1982-10-05 1982-10-05 半導体装置の製造方法 Granted JPS5963763A (ja)

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DE8383306004T DE3372429D1 (en) 1982-10-05 1983-10-04 Method for fabricating an eeprom
EP83306004A EP0106617B1 (en) 1982-10-05 1983-10-04 Method for fabricating an eeprom
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