JPS5963763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5963763A JPS5963763A JP57174776A JP17477682A JPS5963763A JP S5963763 A JPS5963763 A JP S5963763A JP 57174776 A JP57174776 A JP 57174776A JP 17477682 A JP17477682 A JP 17477682A JP S5963763 A JPS5963763 A JP S5963763A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
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-
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に書き替えを
電気的に行えるＥ Ｅ Ｐ ＲＯＭ （ＩＥＩｅｃｔｒ
ｉｃ−ａｌｌｙ ［１ｒｅｓａｂｌｅ Ｐｒｏｇｒ’ａ
ｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）
の製造方法に関する。
電気的に行えるＥ Ｅ Ｐ ＲＯＭ （ＩＥＩｅｃｔｒ
ｉｃ−ａｌｌｙ ［１ｒｅｓａｂｌｅ Ｐｒｏｇｒ’ａ
ｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）
の製造方法に関する。
（２） 技術の背景
半導体Ｒ’ＯＭの中にはマスクＲＯＭとＰＲＯＭ（Ｐｒ
ｏｇｒａｍｍｏｂｌｅ ＲＯＭ）があり、ＦＲＯＭは情
報の書、き込め、消去方法等から分類すると、情報書き
込め後消去、再書き込みができないヒユーズ型またはダ
イオ〜 ト接合破壊型ＦＲＯＭがあり、紫外線等の照射
で消去できて再書き込みのできるＥＰＲＯＭ （Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ） も知
られている。その代表的な構成としては２層ゲートＭＯ
３構造か知られている。
ｏｇｒａｍｍｏｂｌｅ ＲＯＭ）があり、ＦＲＯＭは情
報の書、き込め、消去方法等から分類すると、情報書き
込め後消去、再書き込みができないヒユーズ型またはダ
イオ〜 ト接合破壊型ＦＲＯＭがあり、紫外線等の照射
で消去できて再書き込みのできるＥＰＲＯＭ （Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ） も知
られている。その代表的な構成としては２層ゲートＭＯ
３構造か知られている。
この構造は浮遊ケート上に更に第２のゲートを設は書き
込めはケートに正電圧を印加してトレインと基板間にア
バランシェを起こして浮遊ゲートに電荷を注入するもの
で情報の消去は紫外線の照射によって浮遊ケート中の電
荷を励起して外部に放出し、情報の読み出しは浮遊ゲー
ト中の電荷の有無によって導通、非導通状態を検出する
ようになされている。
込めはケートに正電圧を印加してトレインと基板間にア
バランシェを起こして浮遊ゲートに電荷を注入するもの
で情報の消去は紫外線の照射によって浮遊ケート中の電
荷を励起して外部に放出し、情報の読み出しは浮遊ゲー
ト中の電荷の有無によって導通、非導通状態を検出する
ようになされている。
最近では紫外線消去型の上記したＥＰＲＯＭと互換性の
ある電気的に消去が可能なＥ Ｅ Ｐ ＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）が開発されている。
ある電気的に消去が可能なＥ Ｅ Ｐ ＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）が開発されている。
これらは種々の構造のものが提案され２例えばＩ Ｂ
Ｂ ＩＦ、、 Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−ｓｔａｔｅ ＡｉｃｕｔｔＣｏｎｆｅｒｅ
ｎｃｅ ＷＡＭ３．６１９７６、 ＩＩａｇｉｗａｒａ
、Ｔ他に示されているナイトライドを用いたＭ Ｎ Ｏ
Ｓ （ＭｅｔａｌＮｉｔｒｉｄｅ ０ｘｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）や 旧ｅｃＬｒｉｃ１９８０
年２月２８日号第１１３頁乃至１１７頁に記載されてい
るようなフローテングゲートトンネルにＬｌ：大型のＥ
ＥＰＩ’？ＣＩＭ等が知られている。本発明ｔｅｌフロ
ーテングゲートトンネル注入型のＥ Ｅ Ｐ Ｉ？ Ｏ
Ｍを改良した製造方法を提案するものである。
Ｂ ＩＦ、、 Ｉｎｔｅｒｎａｔｉｏｎａｌ ５
ｏｌｉｄ−ｓｔａｔｅ ＡｉｃｕｔｔＣｏｎｆｅｒｅ
ｎｃｅ ＷＡＭ３．６１９７６、 ＩＩａｇｉｗａｒａ
、Ｔ他に示されているナイトライドを用いたＭ Ｎ Ｏ
Ｓ （ＭｅｔａｌＮｉｔｒｉｄｅ ０ｘｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ ）や 旧ｅｃＬｒｉｃ１９８０
年２月２８日号第１１３頁乃至１１７頁に記載されてい
るようなフローテングゲートトンネルにＬｌ：大型のＥ
ＥＰＩ’？ＣＩＭ等が知られている。本発明ｔｅｌフロ
ーテングゲートトンネル注入型のＥ Ｅ Ｐ Ｉ？ Ｏ
Ｍを改良した製造方法を提案するものである。
（３） 従来技術と問題点
第１図は従来のフローテングゲ−１・１−ンネル注入型
ＥＥＰＲＯＭの構造を示すものであり、ｌはシリコン等
のＰ型基板、２はＮ＋のソース、３はＮ＋のトレイン、
４はフィールド酸化膜でソース・ドレイン層上にゲート
酸化膜５が形成され、該ゲート酸化膜と連接するトンネ
ル酸化膜５ａは１００〜１５０人と極めて薄くドレイン
上の一部に形成されている。６はフローテングケ−１−
となる第１の多結晶シリコン層であり、ＳｉＯ２等の熱
酸化膜８を介して更に第２の多結晶シリコン層７を形成
し、該第２の多結晶シリコン層上に酸化膜９を備えてい
イ〕。
ＥＥＰＲＯＭの構造を示すものであり、ｌはシリコン等
のＰ型基板、２はＮ＋のソース、３はＮ＋のトレイン、
４はフィールド酸化膜でソース・ドレイン層上にゲート
酸化膜５が形成され、該ゲート酸化膜と連接するトンネ
ル酸化膜５ａは１００〜１５０人と極めて薄くドレイン
上の一部に形成されている。６はフローテングケ−１−
となる第１の多結晶シリコン層であり、ＳｉＯ２等の熱
酸化膜８を介して更に第２の多結晶シリコン層７を形成
し、該第２の多結晶シリコン層上に酸化膜９を備えてい
イ〕。
上述の構造において、フローテングケー）・５に電子を
トンネル注入するか放出するかで書き込みまたは消去が
なされるが、上記トンネル注入または放出關トンネル酸
化膜５ａと基板間で電子のやりとりがなされる。
トンネル注入するか放出するかで書き込みまたは消去が
なされるが、上記トンネル注入または放出關トンネル酸
化膜５ａと基板間で電子のやりとりがなされる。
一ト述の溝底のフローテングケートトンネル注入型のＩ
Ｅ Ｆ、 Ｐ ＲＯＭの製造工程を書き込み及び消去領
域の１−ンネル酸化膜５ａ部分について第２図（八）〜
（Ｆ）及び第３図（ａ）〜（ｆ）に説明する。
Ｅ Ｆ、 Ｐ ＲＯＭの製造工程を書き込み及び消去領
域の１−ンネル酸化膜５ａ部分について第２図（八）〜
（Ｆ）及び第３図（ａ）〜（ｆ）に説明する。
第２図（八）〜（Ｆ）は書き込み消去領域の製造工程を
示す平面図、第３図（ａ）〜（ｆ）は同様の第２図（Ａ
）のＡ−Ａ ’断面矢視図である。
示す平面図、第３図（ａ）〜（ｆ）は同様の第２図（Ａ
）のＡ−Ａ ’断面矢視図である。
第２図（Ａ）及び第３図（ａ）に示ずように。
シリコン基板の表面を酸化後、一部に窒化膜を形成して
熱酸化し基板１にフィールド酸化膜４を形成し、窒化膜
を除去して選択的に活性領域１０を第２図（Ａ）の如く
形成する。
熱酸化し基板１にフィールド酸化膜４を形成し、窒化膜
を除去して選択的に活性領域１０を第２図（Ａ）の如く
形成する。
次に第２図（Ｂ）に示す活性領域１０を酸化して酸化膜
５を形成させる。
５を形成させる。
次に第３図（ｂ）で示ずようにレジスト１１をパターニ
ングして、該レージストをマスクとして酸化膜５をエッ
チオフすると第２図（Ｃ）及び第３図（Ｃ）の如く書き
込み消去領域の酸化ＩＱ５がエッヂオフされた領域１２
が形成される。次にヒ素（八Ｓ）をイオン注入ｌ・３に
よって基板Ｉ」−に注入してＮ＋拡散層３が形成される
。該Ｎ４拡散指３ばドレインへつながる部分でレジスｌ
−１１央ｔｔは残したままイオン注入がなされ、レジス
１ＪＩ５ｔを剥離後に第２図（Ｄ）及び第３図（（」）
に示すように書き込み消去領域１２にトンネル酸化膜５
ａとなる部分を１００人厚成長形成す、る。
ングして、該レージストをマスクとして酸化膜５をエッ
チオフすると第２図（Ｃ）及び第３図（Ｃ）の如く書き
込み消去領域の酸化ＩＱ５がエッヂオフされた領域１２
が形成される。次にヒ素（八Ｓ）をイオン注入ｌ・３に
よって基板Ｉ」−に注入してＮ＋拡散層３が形成される
。該Ｎ４拡散指３ばドレインへつながる部分でレジスｌ
−１１央ｔｔは残したままイオン注入がなされ、レジス
１ＪＩ５ｔを剥離後に第２図（Ｄ）及び第３図（（」）
に示すように書き込み消去領域１２にトンネル酸化膜５
ａとなる部分を１００人厚成長形成す、る。
次に第２図（Ｅ）の斜線部分で示すようなパターン形状
の第１層目の多結晶シリコン層が形成され、トンネル酸
化膜５ａ上では書き込み消去領域】２の中心部近傍を横
断する多結晶層６ａが形成される。
の第１層目の多結晶シリコン層が形成され、トンネル酸
化膜５ａ上では書き込み消去領域】２の中心部近傍を横
断する多結晶層６ａが形成される。
次に第２図（Ｆ）及び第３図（ｆ）に示すように第１層
目の多結晶シリコン層６，６ａ上に酸化膜８を底置させ
て第２Ｎ目の多結晶シリコン層７を第２図（Ｆ）の斜線
で示すようにパターニングする。実際にはダブルセルフ
ァライン工程で第１層目及び第２Ｎ目の多結晶シリコン
Ｎ ６．６ ａ、。
目の多結晶シリコン層６，６ａ上に酸化膜８を底置させ
て第２Ｎ目の多結晶シリコン層７を第２図（Ｆ）の斜線
で示すようにパターニングする。実際にはダブルセルフ
ァライン工程で第１層目及び第２Ｎ目の多結晶シリコン
Ｎ ６．６ ａ、。
７を同時にパターニングするために第１層目の多結晶シ
リコン層は第２図（、Ｆ）のクロス斜線で示す領域Ｉ４
の６が残ることになる。このような製造工程によって１
−ンネル酸化膜を形成する場合には、予めイオン注入に
よってドレイン領域３を形成−３″るためにトンネル酸
化膜５ａを形成する際に・イオン注入で受けた基板表面
のダメージがトンネル酸化膜形成に悪い影響を与えて、
良好なトンネル酸化膜が形成し難いだけでなく製造工程
も多くなり］−程が複雑化する欠点があった。
リコン層は第２図（、Ｆ）のクロス斜線で示す領域Ｉ４
の６が残ることになる。このような製造工程によって１
−ンネル酸化膜を形成する場合には、予めイオン注入に
よってドレイン領域３を形成−３″るためにトンネル酸
化膜５ａを形成する際に・イオン注入で受けた基板表面
のダメージがトンネル酸化膜形成に悪い影響を与えて、
良好なトンネル酸化膜が形成し難いだけでなく製造工程
も多くなり］−程が複雑化する欠点があった。
（４） 発明の目的
本発明は上記従来の欠点に鑑み、トンネル酸化膜形成後
に横方向拡散によりフローテング用ゲート、すなわち第
１の多結晶シリコン層の下方に不純物を拡散させること
で良好な１−ンネル酸化膜の形成された半導体装置を提
供することを目的とするものである。
に横方向拡散によりフローテング用ゲート、すなわち第
１の多結晶シリコン層の下方に不純物を拡散させること
で良好な１−ンネル酸化膜の形成された半導体装置を提
供することを目的とするものである。
（５） 発明の構成
本発明の特徴とするところは、 フローテングゲートト
ンネル注入型のＥＥＦＲＯＭの製造方法において、基板
の活性領域上にゲート絶縁膜を形成をした後に書き込み
及び消去領域上の前記ゲート絶縁膜をエッチオフしてか
らトンネル酸化膜を形成し、その後にフローテングゲー
トを該書き込み及び消去領域上を横断するように形成し
、該フローテングゲート上よりドレイン領域形成不純物
を導入し該フローテングゲート下のトンネル酸化膜下に
横方向よりドレイン領域形成不純物を拡散させてなるこ
とを特徴とする半導体装置の製造方法によって達成され
る。
ンネル注入型のＥＥＦＲＯＭの製造方法において、基板
の活性領域上にゲート絶縁膜を形成をした後に書き込み
及び消去領域上の前記ゲート絶縁膜をエッチオフしてか
らトンネル酸化膜を形成し、その後にフローテングゲー
トを該書き込み及び消去領域上を横断するように形成し
、該フローテングゲート上よりドレイン領域形成不純物
を導入し該フローテングゲート下のトンネル酸化膜下に
横方向よりドレイン領域形成不純物を拡散させてなるこ
とを特徴とする半導体装置の製造方法によって達成され
る。
（６） 発明の実施例
以下２本発明の一実施例を第４図（八）〜（１”）及び
第５図（ａ）〜（ｆ）について説明す、る。
第５図（ａ）〜（ｆ）について説明す、る。
第４図（Δ）〜（Ｆ）は書き込み消去領域（以下Ｗ／Ｅ
領域と記す）部分の平面図、第５図（ａ）〜（ｆ）は同
じく第４図（Ａ）のＡ−Δ断面矢視図であり、Ｐ型シリ
コン等の基板１の表面を酸化し、一部に窒化膜を被覆後
、熱酸化して。
領域と記す）部分の平面図、第５図（ａ）〜（ｆ）は同
じく第４図（Ａ）のＡ−Δ断面矢視図であり、Ｐ型シリ
コン等の基板１の表面を酸化し、一部に窒化膜を被覆後
、熱酸化して。
７０００〜１００００人厚のフィールド′成長膜４を形
成し。
成し。
次に窒化膜をエッチオフし、活性領域１０を第４図（Ａ
）に示すような形状で形成する。
）に示すような形状で形成する。
次に活性領域１０にゲート絶縁膜用の酸化膜５を５００
〜７００人厚に形成し成長４図（Ｂ）で示すような長方
形状のＷ／、Ｅ領域となる長方形部分１２をエッチオフ
するためにこの部分のみを残してレジスト１１が形成さ
れて第５図（ｂ）で示すようなバターニングを行う。
〜７００人厚に形成し成長４図（Ｂ）で示すような長方
形状のＷ／、Ｅ領域となる長方形部分１２をエッチオフ
するためにこの部分のみを残してレジスト１１が形成さ
れて第５図（ｂ）で示すようなバターニングを行う。
更にウェットエッチにより２例えばフッ酸系のエツチン
グ液で第４図（Ｃ）に示すＷ／Ｅ領域となる長方形部分
１２のエツチングオフがなされて酸化膜５がエッチオフ
される。
グ液で第４図（Ｃ）に示すＷ／Ｅ領域となる長方形部分
１２のエツチングオフがなされて酸化膜５がエッチオフ
される。
次に第４図（Ｂ）と第５図（ｄ）に示すように長方形部
分１２に薄い酸化膜がほぼ１００人厚酸形成されてトン
ネル酸化膜５ａとなる。
分１２に薄い酸化膜がほぼ１００人厚酸形成されてトン
ネル酸化膜５ａとなる。
このようにトンネル酸化膜５ａの形成後に第１層目の多
結晶シリコン層６を３５００人厚に成長Ｖ ｌ）で形成
後に第４図（Ｅ）の斜線のように多結晶シリコン層６を
バターニングし、更に長方形部分１２のみを残してレジ
スト１５を形成〔第５図（ｄ）〕してイオン注入１３を
行う。この場合の注入電圧は８０Ｋ ｅＶである。例え
ばヒ素（Ａｓ）をドーズ量４×１〇 八ｔｏｍ／ｃＴＡ
で基板１にトンネル酸化膜５ａを介して注入する。
結晶シリコン層６を３５００人厚に成長Ｖ ｌ）で形成
後に第４図（Ｅ）の斜線のように多結晶シリコン層６を
バターニングし、更に長方形部分１２のみを残してレジ
スト１５を形成〔第５図（ｄ）〕してイオン注入１３を
行う。この場合の注入電圧は８０Ｋ ｅＶである。例え
ばヒ素（Ａｓ）をドーズ量４×１〇 八ｔｏｍ／ｃＴＡ
で基板１にトンネル酸化膜５ａを介して注入する。
かくすることでトレインへつながる不純物拡散Ｍ３が０
．３〜０．５μ厚程度に打も込まれる。
．３〜０．５μ厚程度に打も込まれる。
更に第４図（Ｆ）及び第５図（ｆ）に示すようにレジス
ト１５を除去した後にの酸化膜８を第１層目の多結晶シ
リコン層６ａと薄い酸化膜５ａｊ＝に形成することで第
１層目の多結晶シリニｌン１←１６ａの下部のみに薄い
酸化膜５ａが残ってトンネル酸化膜となる。酸化膜８上
にはＣＶＤにより第２層目の多結晶シリコン層７が第′
４図（Ｆ）のようにバターニングされる。
ト１５を除去した後にの酸化膜８を第１層目の多結晶シ
リコン層６ａと薄い酸化膜５ａｊ＝に形成することで第
１層目の多結晶シリニｌン１←１６ａの下部のみに薄い
酸化膜５ａが残ってトンネル酸化膜となる。酸化膜８上
にはＣＶＤにより第２層目の多結晶シリコン層７が第′
４図（Ｆ）のようにバターニングされる。
なお、第１層目の多結晶シリコンＮ６の長方形部分を横
切るパターン６ａの幅Ｗは１〜２μ程度であるのでシリ
コン基板１上に拡散されたＮ＋不」撤物層３は酸化膜８
形成時の熱処理によって第５５図（［）の３ａで示すよ
うに第１層目の多結晶酸− 化ＩＨａの下側に横方向から１μ程度入り込むようにな
るため第４図（Ｆ）のＢ部拡大図である第６図のように
第１層目の多結晶シリコン層であるフローテングゲート
の幅Ｗは１〜２μの中はとんど横方向拡散されることに
なる。第７図は本発明の他の実施例を示すもので、Ｗ／
Ｅ領域の長方形部分１２にバターニングされる第１層目
の多結晶シリコンＭ６のフローテングゲート部６ａを長
方形部分１２の片側によせて一方向のみから横方向のΔ
Ｓ拡散３ａをなしたものである。
切るパターン６ａの幅Ｗは１〜２μ程度であるのでシリ
コン基板１上に拡散されたＮ＋不」撤物層３は酸化膜８
形成時の熱処理によって第５５図（［）の３ａで示すよ
うに第１層目の多結晶酸− 化ＩＨａの下側に横方向から１μ程度入り込むようにな
るため第４図（Ｆ）のＢ部拡大図である第６図のように
第１層目の多結晶シリコン層であるフローテングゲート
の幅Ｗは１〜２μの中はとんど横方向拡散されることに
なる。第７図は本発明の他の実施例を示すもので、Ｗ／
Ｅ領域の長方形部分１２にバターニングされる第１層目
の多結晶シリコンＭ６のフローテングゲート部６ａを長
方形部分１２の片側によせて一方向のみから横方向のΔ
Ｓ拡散３ａをなしたものである。
また、第４図（Ｆ）で示すクロス斜線部分がフローテン
グゲート６ａの最終的に残る部分でこれは第２Ｎ目の多
結晶シリコン層７のバターニングの際に従来のＥＰＲＯ
Ｍの製作工程と同様にダブルセルファライン工程でフロ
ーテングゲート部である第１Ｎ目の多結晶シリコン層部
分をもパターニングしたためである。
グゲート６ａの最終的に残る部分でこれは第２Ｎ目の多
結晶シリコン層７のバターニングの際に従来のＥＰＲＯ
Ｍの製作工程と同様にダブルセルファライン工程でフロ
ーテングゲート部である第１Ｎ目の多結晶シリコン層部
分をもパターニングしたためである。
（７） 発明の効果
以上詳細に説明したように２本発明の半導体装置の製造
方法によれば、従来のようにＡｓをイオンインプラチー
ジョンによって基板１に打ち込んだ後にトンネル酸化膜
を形成せず予めトンネル酸化膜を形成してＡｓの打ち込
みを行うために酸化膜質のよいものが得られる。
方法によれば、従来のようにＡｓをイオンインプラチー
ジョンによって基板１に打ち込んだ後にトンネル酸化膜
を形成せず予めトンネル酸化膜を形成してＡｓの打ち込
みを行うために酸化膜質のよいものが得られる。
更に、トンネル酸化膜厚の制御性がよく、Ｗ／Ｅ領域は
第１層目の多結晶シリコン膜であるフローテングゲート
６ａの幅Ｗで定まるのでこれによって制御し易い半導体
装置が得られる特徴を有する。
第１層目の多結晶シリコン膜であるフローテングゲート
６ａの幅Ｗで定まるのでこれによって制御し易い半導体
装置が得られる特徴を有する。
【図面の簡単な説明】
第１図ば従来のＥＥＰＲＯＭの側断面図、第２図（Ａ）
〜（Ｆ）は従来のＥＥＰＲＯＭの製造工程を示すＷ／、
Ｅ領域の平面図、第３図（ａ）〜（ｆ）は第２図（Ａ）
に示すＡ−Ａ断面矢視状態を示す製造工程図、第４図（
Ａ）〜（Ｆ）は本発明のＥ Ｅ Ｐ ＲＯＭのＷ／Ｅ領
域の製造工程を示す平面図、第５図（ａ）〜（ｆ）は第
４図（Ａ）に示すＡ−Ａ断面矢視状態を示すＥＥＰＲＯ
Ｍの製造工程図、第６図は第４図（Ｆ）のＢ部拡大平面
図、第７図は本発明の他の実施例を示す第６図と同様の
平面図である。 ■・・・基板、 ２・・・ソース、 ３・・
・トレイン、 ４・ ・ ・フィルト酸化膜、５．
５ａ・・・ケート酸化膜、 ６・・・第１の多結晶シ
リコン層、 ７・・・第２の多結晶シリコン層、
８．９・・・酸化膜、 １０・・・活性領域、
１１．１５・・・レジスト膜、 １２・・・Ｗ／Ｅ
領域の長方形部分。
〜（Ｆ）は従来のＥＥＰＲＯＭの製造工程を示すＷ／、
Ｅ領域の平面図、第３図（ａ）〜（ｆ）は第２図（Ａ）
に示すＡ−Ａ断面矢視状態を示す製造工程図、第４図（
Ａ）〜（Ｆ）は本発明のＥ Ｅ Ｐ ＲＯＭのＷ／Ｅ領
域の製造工程を示す平面図、第５図（ａ）〜（ｆ）は第
４図（Ａ）に示すＡ−Ａ断面矢視状態を示すＥＥＰＲＯ
Ｍの製造工程図、第６図は第４図（Ｆ）のＢ部拡大平面
図、第７図は本発明の他の実施例を示す第６図と同様の
平面図である。 ■・・・基板、 ２・・・ソース、 ３・・
・トレイン、 ４・ ・ ・フィルト酸化膜、５．
５ａ・・・ケート酸化膜、 ６・・・第１の多結晶シ
リコン層、 ７・・・第２の多結晶シリコン層、
８．９・・・酸化膜、 １０・・・活性領域、
１１．１５・・・レジスト膜、 １２・・・Ｗ／Ｅ
領域の長方形部分。
Claims (1)
- フローテングゲートトンネル注入型のＩ乙Ｅ Ｆ ＲＯ
Ｍの製造方法において、基板の活性領域上にゲート絶縁
膜を形成をした後に招き込み及び消去領域上の前記ゲー
ト絶縁膜をエッチオフしてからトンネル酸化膜を形成し
、その後にフローテングゲートを該書き込み及び消去領
域上を横断するように形成し、該フローテングゲート上
よりドレイン領域形成不純物を導入し該フローテングゲ
ート下のトンネル酸化股下に横方向よりドレイン領域形
成不純物を拡散させてなることを特徴とする半導体装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174776A JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
| DE8383306004T DE3372429D1 (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an eeprom |
| EP83306004A EP0106617B1 (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an eeprom |
| US06/538,884 US4517732A (en) | 1982-10-05 | 1983-10-04 | Method for fabricating an EEPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174776A JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963763A true JPS5963763A (ja) | 1984-04-11 |
| JPS638631B2 JPS638631B2 (ja) | 1988-02-23 |
Family
ID=15984463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174776A Granted JPS5963763A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4517732A (ja) |
| EP (1) | EP0106617B1 (ja) |
| JP (1) | JPS5963763A (ja) |
| DE (1) | DE3372429D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| US4698899A (en) * | 1983-10-19 | 1987-10-13 | Gould Inc. | Field effect transistor |
| JPS60234372A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
| NL8402023A (nl) * | 1984-06-27 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met een niet-vluchtige geheugentransistor. |
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
| US4590665A (en) * | 1984-12-10 | 1986-05-27 | Solid State Scientific, Inc. | Method for double doping sources and drains in an EPROM |
| US4892840A (en) * | 1986-03-27 | 1990-01-09 | Texas Instruments Incorporated | EPROM with increased floating gate/control gate coupling |
| IT1196997B (it) * | 1986-07-25 | 1988-11-25 | Sgs Microelettronica Spa | Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati |
| IT1225873B (it) * | 1987-07-31 | 1990-12-07 | Sgs Microelettrica S P A Catan | Procedimento per la fabbricazione di celle di memoria eprom cmos con riduzione del numero di fasi di mascheratura. |
| US4851361A (en) * | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
| US5262342A (en) * | 1988-11-04 | 1993-11-16 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device having error checking/correcting functions |
| US4957877A (en) * | 1988-11-21 | 1990-09-18 | Intel Corporation | Process for simultaneously fabricating EEPROM cell and flash EPROM cell |
| JPH0360039U (ja) * | 1989-10-12 | 1991-06-13 | ||
| JP2509717B2 (ja) * | 1989-12-06 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US5147813A (en) * | 1990-08-15 | 1992-09-15 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5316981A (en) * | 1992-10-09 | 1994-05-31 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide using a sacrificial oxide anneal |
| US5362685A (en) * | 1992-10-29 | 1994-11-08 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide in integrated circuit devices |
| EP0610643B1 (en) * | 1993-02-11 | 1997-09-10 | STMicroelectronics S.r.l. | EEPROM cell and peripheral MOS transistor |
| KR0135047B1 (ko) * | 1994-06-30 | 1998-04-20 | 문정환 | 반도체 읽기 전용 기억 장치의 코딩 방법 |
| US5498577A (en) * | 1994-07-26 | 1996-03-12 | Advanced Micro Devices, Inc. | Method for fabricating thin oxides for a semiconductor technology |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| US4218267A (en) * | 1979-04-23 | 1980-08-19 | Rockwell International Corporation | Microelectronic fabrication method minimizing threshold voltage variation |
| US4332077A (en) * | 1979-08-10 | 1982-06-01 | Rca Corporation | Method of making electrically programmable control gate injected floating gate solid state memory transistor |
| US4409723A (en) * | 1980-04-07 | 1983-10-18 | Eliyahou Harari | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
| US4380057A (en) * | 1980-10-27 | 1983-04-12 | International Business Machines Corporation | Electrically alterable double dense memory |
| US4416708A (en) * | 1982-01-15 | 1983-11-22 | International Rectifier Corporation | Method of manufacture of high speed, high power bipolar transistor |
-
1982
- 1982-10-05 JP JP57174776A patent/JPS5963763A/ja active Granted
-
1983
- 1983-10-04 US US06/538,884 patent/US4517732A/en not_active Expired - Lifetime
- 1983-10-04 DE DE8383306004T patent/DE3372429D1/de not_active Expired
- 1983-10-04 EP EP83306004A patent/EP0106617B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0106617B1 (en) | 1987-07-08 |
| JPS638631B2 (ja) | 1988-02-23 |
| DE3372429D1 (en) | 1987-08-13 |
| EP0106617A3 (en) | 1985-12-11 |
| EP0106617A2 (en) | 1984-04-25 |
| US4517732A (en) | 1985-05-21 |
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