JPH0697109A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0697109A JPH0697109A JP4246365A JP24636592A JPH0697109A JP H0697109 A JPH0697109 A JP H0697109A JP 4246365 A JP4246365 A JP 4246365A JP 24636592 A JP24636592 A JP 24636592A JP H0697109 A JPH0697109 A JP H0697109A
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- Japan
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- layer
- type diffusion
- semiconductor device
- type
- diffusion layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 相補型電界効果型半導体装置の構造の改良に
関し、簡単且つ容易にｐ型拡散層とチタン層との接触部
のショットキー障壁を低くして接触抵抗を小さくするこ
とが可能となる半導体装置の提供を目的とする。 【構成】 ｐ型半導体基板１上に複数のｐ型拡散層３と
複数のｎ型拡散層４とをそれぞれ具備し、複数のｐ型拡
散層３の間及び複数のｎ型拡散層４の間にそれぞれゲー
ト電極６が設けられ、ｐ型半導体基板１の表面に絶縁膜
７を形成し、絶縁膜７の複数のｐ型拡散層３と複数のｎ
型拡散層４の位置にそれぞれコンタクトホールを形成
し、コンタクトホール内にバリアメタル層を介してアル
ミ配線層を形成した相補型電界効果型半導体装置におい
て、これらのｐ型拡散層３及びｎ型拡散層４と接触する
バリアメタル層のコンタクトメタルに、ｐ型半導体基板
１の拡散層とのショットキー障壁が最小になり、かつ互
いに異なる金属を用いるように構成する。
関し、簡単且つ容易にｐ型拡散層とチタン層との接触部
のショットキー障壁を低くして接触抵抗を小さくするこ
とが可能となる半導体装置の提供を目的とする。 【構成】 ｐ型半導体基板１上に複数のｐ型拡散層３と
複数のｎ型拡散層４とをそれぞれ具備し、複数のｐ型拡
散層３の間及び複数のｎ型拡散層４の間にそれぞれゲー
ト電極６が設けられ、ｐ型半導体基板１の表面に絶縁膜
７を形成し、絶縁膜７の複数のｐ型拡散層３と複数のｎ
型拡散層４の位置にそれぞれコンタクトホールを形成
し、コンタクトホール内にバリアメタル層を介してアル
ミ配線層を形成した相補型電界効果型半導体装置におい
て、これらのｐ型拡散層３及びｎ型拡散層４と接触する
バリアメタル層のコンタクトメタルに、ｐ型半導体基板
１の拡散層とのショットキー障壁が最小になり、かつ互
いに異なる金属を用いるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、相補型電界効果型半導
体装置(以下、ＣＭＯＳ ＦＥＴと略称する)の構造の改
良に関するものである。
体装置(以下、ＣＭＯＳ ＦＥＴと略称する)の構造の改
良に関するものである。
【０００２】従来の半導体装置においては配線層を形成
する材料としてアルミニウムが広く用いられており、そ
の後半導体基板とアルミニウムからなる配線層との間に
生じる反応に起因する障害を防止するために半導体基板
とアルミニウムからなる配線層との間にこの障害を防止
するバリアメタル層を設ける技術が開発されている。
する材料としてアルミニウムが広く用いられており、そ
の後半導体基板とアルミニウムからなる配線層との間に
生じる反応に起因する障害を防止するために半導体基板
とアルミニウムからなる配線層との間にこの障害を防止
するバリアメタル層を設ける技術が開発されている。
【０００３】しかしながら、半導体基板上に形成した拡
散層の種類により、バリアメタル層との間の接触抵抗が
高くなる拡散層があり、この接触抵抗を低下させるため
に種々の対策が取られているが、充分な成果が得られて
いない。
散層の種類により、バリアメタル層との間の接触抵抗が
高くなる拡散層があり、この接触抵抗を低下させるため
に種々の対策が取られているが、充分な成果が得られて
いない。
【０００４】以上のような状況から、半導体基板上の拡
散層に対応して接触抵抗の小さなバリアメタル膜を形成
することが可能な半導体装置が要望されている。
散層に対応して接触抵抗の小さなバリアメタル膜を形成
することが可能な半導体装置が要望されている。
【０００５】
【従来の技術】従来の半導体装置について図５〜図７に
より詳細に説明する。図５は従来の半導体装置を示す側
断面図、図６〜図７は従来の半導体装置の製造方法を工
程順に示す側断面図である。
より詳細に説明する。図５は従来の半導体装置を示す側
断面図、図６〜図７は従来の半導体装置の製造方法を工
程順に示す側断面図である。
【０００６】従来の半導体装置を製造するには、先ず図
６(a) に示すようにｐ型半導体基板21の表面にｎ型埋め
込み層22を介してｐ型拡散層23を形成し、ｎ型拡散層24
をｐ型半導体基板21の表面に直接形成するつぎに図６
(b) に示すようにこのｐ型拡散層23とｎ型拡散層24の上
の絶縁膜27にそれぞれコンタクトホール27a とコンタク
トホール27b をフォトリソグラフィー技術と絶縁膜27の
エッチングにより形成する。
６(a) に示すようにｐ型半導体基板21の表面にｎ型埋め
込み層22を介してｐ型拡散層23を形成し、ｎ型拡散層24
をｐ型半導体基板21の表面に直接形成するつぎに図６
(b) に示すようにこのｐ型拡散層23とｎ型拡散層24の上
の絶縁膜27にそれぞれコンタクトホール27a とコンタク
トホール27b をフォトリソグラフィー技術と絶縁膜27の
エッチングにより形成する。
【０００７】ついで図７(a) に示すようにこの絶縁膜27
の表面及びコンタクトホール27a 内及びコンタクトホー
ル27b 内に延在するチタン層28を形成する。ここで図７
(b) に示すように絶縁膜27の表面及びコンタクトホール
27a 内及びコンタクトホール27b 内に延在するチタン層
28の表面にチタンナイトライド層30を形成し、図５に示
すように全面にアルミ配線層31を形成する。
の表面及びコンタクトホール27a 内及びコンタクトホー
ル27b 内に延在するチタン層28を形成する。ここで図７
(b) に示すように絶縁膜27の表面及びコンタクトホール
27a 内及びコンタクトホール27b 内に延在するチタン層
28の表面にチタンナイトライド層30を形成し、図５に示
すように全面にアルミ配線層31を形成する。
【０００８】
【発明が解決しようとする課題】以上説明した従来の半
導体装置においては、半導体基板の表面に形成したｎ型
拡散層と絶縁膜のコンタクトホール内に形成したチタン
層は、チタン層とｎ型シリコンの接触部のショットキー
障壁は図１に示すように低いので問題はないが、ｐ型拡
散層と絶縁膜のコンタクトホール内に形成したチタン層
は、チタン層とｐ型シリコンの接触部のショットキー障
壁が図１に示すように高いために接触抵抗が大きくな
り、半導体装置の特性が悪くなるという問題点があっ
た。
導体装置においては、半導体基板の表面に形成したｎ型
拡散層と絶縁膜のコンタクトホール内に形成したチタン
層は、チタン層とｎ型シリコンの接触部のショットキー
障壁は図１に示すように低いので問題はないが、ｐ型拡
散層と絶縁膜のコンタクトホール内に形成したチタン層
は、チタン層とｐ型シリコンの接触部のショットキー障
壁が図１に示すように高いために接触抵抗が大きくな
り、半導体装置の特性が悪くなるという問題点があっ
た。
【０００９】本発明は以上のような状況から、簡単且つ
容易にｐ型拡散層とチタン層との接触部のショットキー
障壁を低くして接触抵抗を小さくすることが可能となる
半導体装置の提供を目的としたものである。
容易にｐ型拡散層とチタン層との接触部のショットキー
障壁を低くして接触抵抗を小さくすることが可能となる
半導体装置の提供を目的としたものである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に複数のｐ型拡散層と複数のｎ型拡散層と
をそれぞれ具備し、これらの複数のｐ型拡散層の間及び
複数のｎ型拡散層の間にそれぞれゲート電極が設けら
れ、この半導体基板の表面に絶縁膜を形成し、この絶縁
膜のこの複数のｐ型拡散層と複数のｎ型拡散層の位置に
コンタクトホールとコンタクトホールとを形成し、この
コンタクトホールとコンタクトホール内にバリアメタル
層を介してアルミ配線層を形成した相補型電界効果型半
導体装置において、このｐ型拡散層及びｎ型拡散層と接
触するバリアメタル層のコンタクトメタルに、この半導
体基板の拡散層とのショットキー障壁が最小になり、か
つ互いに異なる金属を用いるように構成する。
半導体基板上に複数のｐ型拡散層と複数のｎ型拡散層と
をそれぞれ具備し、これらの複数のｐ型拡散層の間及び
複数のｎ型拡散層の間にそれぞれゲート電極が設けら
れ、この半導体基板の表面に絶縁膜を形成し、この絶縁
膜のこの複数のｐ型拡散層と複数のｎ型拡散層の位置に
コンタクトホールとコンタクトホールとを形成し、この
コンタクトホールとコンタクトホール内にバリアメタル
層を介してアルミ配線層を形成した相補型電界効果型半
導体装置において、このｐ型拡散層及びｎ型拡散層と接
触するバリアメタル層のコンタクトメタルに、この半導
体基板の拡散層とのショットキー障壁が最小になり、か
つ互いに異なる金属を用いるように構成する。
【００１１】
【作用】シリコンと金属の接触抵抗ρc は次式により算
出することができる。
出することができる。
【００１２】
【数１】
【００１３】式中のεS はシリコンの誘電率、ｍ* は有
効質量、ｈはプランク定数でこれらは固定のものであ
り、接触抵抗ρc はΦms（ショットキー障壁）とＮ（不
純物濃度）により変動するので、ショットキー障壁を小
にすれば接触抵抗ρc を低くすることができる。
効質量、ｈはプランク定数でこれらは固定のものであ
り、接触抵抗ρc はΦms（ショットキー障壁）とＮ（不
純物濃度）により変動するので、ショットキー障壁を小
にすれば接触抵抗ρc を低くすることができる。
【００１４】即ち本発明においては半導体基板のｐ型拡
散層の表面の絶縁膜に形成したコンタクトホール内に形
成するバリアメタル層にプラチナを用いているから、図
１に示すようにプラチナとｐ型シリコンの拡散層とのシ
ョットキー障壁が、チタンとｎ型シリコンの拡散層との
ショットキー障壁と同様に低いので、接触抵抗を小さく
することができ、ｐ型ＭＯＳ ＦＥＴ領域の半導体装置
の特性の低下を防止することが可能となる。
散層の表面の絶縁膜に形成したコンタクトホール内に形
成するバリアメタル層にプラチナを用いているから、図
１に示すようにプラチナとｐ型シリコンの拡散層とのシ
ョットキー障壁が、チタンとｎ型シリコンの拡散層との
ショットキー障壁と同様に低いので、接触抵抗を小さく
することができ、ｐ型ＭＯＳ ＦＥＴ領域の半導体装置
の特性の低下を防止することが可能となる。
【００１５】
【実施例】以下図２〜図４により本発明の一実施例につ
いて詳細に説明する。図２は本発明による一実施例の半
導体装置を示す側断面図、図３〜図４は本発明による一
実施例の半導体装置の製造方法を工程順に示す側断面図
である。
いて詳細に説明する。図２は本発明による一実施例の半
導体装置を示す側断面図、図３〜図４は本発明による一
実施例の半導体装置の製造方法を工程順に示す側断面図
である。
【００１６】本発明の半導体装置を製造するには、先ず
図３(a) に示すようにｐ型半導体基板１の表面にｎ型埋
め込み層２を介してｐ型拡散層３を形成し、ｎ型拡散層
４をｐ型半導体基板１の表面に直接形成する。
図３(a) に示すようにｐ型半導体基板１の表面にｎ型埋
め込み層２を介してｐ型拡散層３を形成し、ｎ型拡散層
４をｐ型半導体基板１の表面に直接形成する。
【００１７】つぎに図３(b) に示すようにこのｐ型拡散
層３とｎ型拡散層４上に膜厚 2,000Åの高温で形成した
シリコン酸化膜と膜厚 4,000Åの硼素燐シリケートガラ
スからなる絶縁膜７を形成し、ｐ型拡散層３とｎ型拡散
層４の表面にそれぞれコンタクトホール7aとコンタクト
ホール7bをフォトリソグラフィー技術と絶縁膜７のエッ
チングにより形成する。
層３とｎ型拡散層４上に膜厚 2,000Åの高温で形成した
シリコン酸化膜と膜厚 4,000Åの硼素燐シリケートガラ
スからなる絶縁膜７を形成し、ｐ型拡散層３とｎ型拡散
層４の表面にそれぞれコンタクトホール7aとコンタクト
ホール7bをフォトリソグラフィー技術と絶縁膜７のエッ
チングにより形成する。
【００１８】ついでコンタクトホール7a及び7b内の底面
に形成されている自然酸化膜を弗酸を用いたエッチャン
トを用いてエッチングして除去し、図４(a) に示すよう
に絶縁膜７の表面及びコンタクトホール7a内及びコンタ
クトホール7b内に延在する膜厚 200Åのチタン層８をス
パッタにより形成する。
に形成されている自然酸化膜を弗酸を用いたエッチャン
トを用いてエッチングして除去し、図４(a) に示すよう
に絶縁膜７の表面及びコンタクトホール7a内及びコンタ
クトホール7b内に延在する膜厚 200Åのチタン層８をス
パッタにより形成する。
【００１９】ここで図４(b) に示すようにｐ型ＭＯＳ
ＦＥＴ領域の絶縁膜７の表面及びコンタクトホール7a内
に延在するチタン層８をフォトリソグラフィー技術によ
り部分的に除去した後、絶縁膜７の表面及びコンタクト
ホール7a内及び残留しているチタン層８の表面に延在す
る膜厚 200Åのプラチナ層９をスパッタ法により形成
し、このプラチナ層９の表面に膜厚 1,000Åのチタンナ
イトライド層10を形成した後、図２に示すように全面に
膜厚 4,500Åのアルミ配線層を形成し、フォトリソグラ
フィー技術によりパターニングしたレジスト膜を用いる
リアクティブ・イオン・エッチングによりアルミ配線層
11をパターニングして形成する。
ＦＥＴ領域の絶縁膜７の表面及びコンタクトホール7a内
に延在するチタン層８をフォトリソグラフィー技術によ
り部分的に除去した後、絶縁膜７の表面及びコンタクト
ホール7a内及び残留しているチタン層８の表面に延在す
る膜厚 200Åのプラチナ層９をスパッタ法により形成
し、このプラチナ層９の表面に膜厚 1,000Åのチタンナ
イトライド層10を形成した後、図２に示すように全面に
膜厚 4,500Åのアルミ配線層を形成し、フォトリソグラ
フィー技術によりパターニングしたレジスト膜を用いる
リアクティブ・イオン・エッチングによりアルミ配線層
11をパターニングして形成する。
【００２０】このようにｎ型拡散層４の表面のコンタク
トホール7b内にはチタン層８を形成し、ｐ型拡散層３の
表面のコンタクトホール7a内にはプラチナ層９を形成す
るから、シリコンの拡散層とショットキー障壁が低い金
属層とを接触させることができるので、接触抵抗を低下
させることが可能であり、半導体装置の特性を向上させ
ることが可能となる。
トホール7b内にはチタン層８を形成し、ｐ型拡散層３の
表面のコンタクトホール7a内にはプラチナ層９を形成す
るから、シリコンの拡散層とショットキー障壁が低い金
属層とを接触させることができるので、接触抵抗を低下
させることが可能であり、半導体装置の特性を向上させ
ることが可能となる。
【００２１】なお、本実施例においてはｎ型ＭＯＳ Ｆ
ＥＴ領域のｎ型拡散層４の表面に設けた絶縁膜７の表面
及びコンタクトホール7b内に形成するバリアメタル層
は、チタン層８とプラチナ層９とチタンナイトライド層
10の三層構造であるが、ｐ型ＭＯＳ ＦＥＴ領域以外の
プラチナ層９をパターニングして除去し、チタン層８と
チタンナイトライド層10の二層構造にすることも可能で
ある。
ＥＴ領域のｎ型拡散層４の表面に設けた絶縁膜７の表面
及びコンタクトホール7b内に形成するバリアメタル層
は、チタン層８とプラチナ層９とチタンナイトライド層
10の三層構造であるが、ｐ型ＭＯＳ ＦＥＴ領域以外の
プラチナ層９をパターニングして除去し、チタン層８と
チタンナイトライド層10の二層構造にすることも可能で
ある。
【００２２】また、プラチナ層９をパラジウム（Pd）或
いはプラチナシリサイド（PtSi）からなる層に置き換え
ることも可能である。
いはプラチナシリサイド（PtSi）からなる層に置き換え
ることも可能である。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば極めて簡単なバリアメタル層の金属を変更する
ことにより、シリコン拡散層とバリアメタル層との接触
抵抗を減少させることが可能となる利点があり、著しい
経済的及び、信頼性向上の効果が期待できる半導体装置
の提供が可能である。
によれば極めて簡単なバリアメタル層の金属を変更する
ことにより、シリコン拡散層とバリアメタル層との接触
抵抗を減少させることが可能となる利点があり、著しい
経済的及び、信頼性向上の効果が期待できる半導体装置
の提供が可能である。
【図１】 本発明の原理図、
【図２】 本発明による一実施例の半導体装置を示す側
断面図、
断面図、
【図３】 本発明による一実施例の半導体装置の製造方
法を工程順に示す側断面図(1) 、
法を工程順に示す側断面図(1) 、
【図４】 本発明による一実施例の半導体装置の製造方
法を工程順に示す側断面図(2) 、
法を工程順に示す側断面図(2) 、
【図５】 従来の半導体装置を示す側断面図
【図６】 従来の半導体装置の製造方法を工程順に示す
側断面図(1) 、
側断面図(1) 、
【図７】 従来の半導体装置の製造方法を工程順に示す
側断面図(2) 、
側断面図(2) 、
１はｐ型半導体基板、２はｎ型埋め込み層、３はｐ型拡
散層、４はｎ型拡散層、５はゲート酸化膜、６はゲート
電極、７は絶縁膜、7aはコンタクトホール、7bはコンタ
クトホール、８はチタン層、９はプラチナ層、10はチタ
ンナイトライド層、11はアルミ配線層、
散層、４はｎ型拡散層、５はゲート酸化膜、６はゲート
電極、７は絶縁膜、7aはコンタクトホール、7bはコンタ
クトホール、８はチタン層、９はプラチナ層、10はチタ
ンナイトライド層、11はアルミ配線層、
Claims (1)
- 【請求項１】 半導体基板(1)上に複数のｐ型拡散層(3)
と複数のｎ型拡散層(4) とをそれぞれ具備し、該複数の
ｐ型拡散層(3) の間及び該複数のｎ型拡散層(4) の間に
それぞれゲート電極(6) が設けられ、前記半導体基板
(1) の表面に絶縁膜(7)を形成し、該絶縁膜(7) の前記
複数のｐ型拡散層(3)と複数のｎ型拡散層(4) の位置に
コンタクトホール(7a)とコンタクトホール(7b)とを形成
し、該コンタクトホール(7a)とコンタクトホール(7b)内
にバリアメタル層を介してアルミ配線層を形成した相補
型電界効果型半導体装置において、 前記ｐ型拡散層(3) 及びｎ型拡散層(4) と接触するバリ
アメタル層のコンタクトメタルに、前記半導体基板(1)
の拡散層とのショットキー障壁が最小になり、かつ互い
に異なる金属を用いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246365A JPH0697109A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246365A JPH0697109A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697109A true JPH0697109A (ja) | 1994-04-08 |
Family
ID=17147471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246365A Withdrawn JPH0697109A (ja) | 1992-09-16 | 1992-09-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697109A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784035B2 (en) | 2002-01-23 | 2004-08-31 | Spinnaker Semiconductor, Inc. | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate |
| WO2003098693A3 (en) * | 2002-05-16 | 2004-10-21 | Spinnaker Semiconductor Inc | Schottky barrier cmos device and method |
| US6949787B2 (en) | 2001-08-10 | 2005-09-27 | Spinnaker Semiconductor, Inc. | Transistor having high dielectric constant gate insulating layer and source and drain forming Schottky contact with substrate |
| US6974737B2 (en) | 2002-05-16 | 2005-12-13 | Spinnaker Semiconductor, Inc. | Schottky barrier CMOS fabrication method |
| US7052945B2 (en) | 1999-12-16 | 2006-05-30 | Spinnaker Semiconductor, Inc. | Short-channel Schottky-barrier MOSFET device and manufacturing method |
| JP2006173468A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
| US8058167B2 (en) | 2003-10-22 | 2011-11-15 | Avolare 2, Llc | Dynamic Schottky barrier MOSFET device and method of manufacture |
| KR101138478B1 (ko) * | 2005-11-01 | 2012-04-25 | (주)귀뚜라미 | 폐열회수 환기장치 |
| KR101347631B1 (ko) * | 2006-03-31 | 2014-01-09 | 라피스 세미컨덕터 가부시키가이샤 | 반도체 기억 장치 및 그 제조 방법 |
-
1992
- 1992-09-16 JP JP4246365A patent/JPH0697109A/ja not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052945B2 (en) | 1999-12-16 | 2006-05-30 | Spinnaker Semiconductor, Inc. | Short-channel Schottky-barrier MOSFET device and manufacturing method |
| US6949787B2 (en) | 2001-08-10 | 2005-09-27 | Spinnaker Semiconductor, Inc. | Transistor having high dielectric constant gate insulating layer and source and drain forming Schottky contact with substrate |
| US8022459B2 (en) | 2001-08-10 | 2011-09-20 | Avolare 2, Llc | Metal source and drain transistor having high dielectric constant gate insulator |
| US7674680B2 (en) | 2001-08-10 | 2010-03-09 | Avolare 2, Llc | Transistor having high dielectric constant gate insulating layer and source and drain forming Schottky contact with substrate |
| US7939902B2 (en) | 2002-01-23 | 2011-05-10 | Avolare 2, Llc | Field effect transistor having source and/or drain forming schottky or schottky-like contact with strained semiconductor substrate |
| US7294898B2 (en) | 2002-01-23 | 2007-11-13 | Spinnaker Semiconductor, Inc. | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate |
| US6784035B2 (en) | 2002-01-23 | 2004-08-31 | Spinnaker Semiconductor, Inc. | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate |
| WO2003098693A3 (en) * | 2002-05-16 | 2004-10-21 | Spinnaker Semiconductor Inc | Schottky barrier cmos device and method |
| US6974737B2 (en) | 2002-05-16 | 2005-12-13 | Spinnaker Semiconductor, Inc. | Schottky barrier CMOS fabrication method |
| US8154025B2 (en) | 2002-05-16 | 2012-04-10 | Avolare 2, Llc | Schottky barrier CMOS device and method |
| US8058167B2 (en) | 2003-10-22 | 2011-11-15 | Avolare 2, Llc | Dynamic Schottky barrier MOSFET device and method of manufacture |
| JP2006173468A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR101138478B1 (ko) * | 2005-11-01 | 2012-04-25 | (주)귀뚜라미 | 폐열회수 환기장치 |
| KR101347631B1 (ko) * | 2006-03-31 | 2014-01-09 | 라피스 세미컨덕터 가부시키가이샤 | 반도체 기억 장치 및 그 제조 방법 |
| JP2009540603A (ja) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低接触抵抗ｃｍｏｓ回路およびその製造方法 |
| DE112007001436B4 (de) * | 2006-06-15 | 2013-03-21 | Advanced Micro Devices, Inc. | CMOS-Schaltungen mit geringem Kontaktwiderstand |
| JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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