JPH0834245B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0834245B2 JPH0834245B2 JP63092827A JP9282788A JPH0834245B2 JP H0834245 B2 JPH0834245 B2 JP H0834245B2 JP 63092827 A JP63092827 A JP 63092827A JP 9282788 A JP9282788 A JP 9282788A JP H0834245 B2 JPH0834245 B2 JP H0834245B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- pattern
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は基板上に形成される半導体装置の製造方法に
関する。
関する。
（従来の技術） 近年、半導体デバイスにおける高集積化、高速化は著
しい向上をとげており、加工技術の進歩による素子の微
細化によるところが大きかった。しかし、素子が微細化
されることによって素子自体の能力の向上は計られてき
たが、それと同時に各素子を結ぶ配線も微細化され、半
導体デバイスの速度を決める割合として配線遅延時間が
徐々に大きくなってきた。特に、配線間隔（ピッチ）が
狭まったことにともなう配線容量の増大が問題となって
いる。配線容量を決めるものは、配線間隔と容量を形成
する断面積および配線間に存在する材質の誘電率があ
る。配線間容量を減少する一つの方法として配線間に存
在する絶縁体材料を低誘電率のものを用いることが考え
られるが、原理的に何もない状態（真空）が最も小さ
く、空気などの気体もほぼ同等である。現在よく用いら
れているシリコン酸化物（SiO2）をとりのぞき、気体な
どを用いることで幾何学的な形状が変わらなければ大幅
な容量の低減（約1/4）が期待できる。
しい向上をとげており、加工技術の進歩による素子の微
細化によるところが大きかった。しかし、素子が微細化
されることによって素子自体の能力の向上は計られてき
たが、それと同時に各素子を結ぶ配線も微細化され、半
導体デバイスの速度を決める割合として配線遅延時間が
徐々に大きくなってきた。特に、配線間隔（ピッチ）が
狭まったことにともなう配線容量の増大が問題となって
いる。配線容量を決めるものは、配線間隔と容量を形成
する断面積および配線間に存在する材質の誘電率があ
る。配線間容量を減少する一つの方法として配線間に存
在する絶縁体材料を低誘電率のものを用いることが考え
られるが、原理的に何もない状態（真空）が最も小さ
く、空気などの気体もほぼ同等である。現在よく用いら
れているシリコン酸化物（SiO2）をとりのぞき、気体な
どを用いることで幾何学的な形状が変わらなければ大幅
な容量の低減（約1/4）が期待できる。
配線を橋状にし、空中に浮かす方法として、例えばジ
ー・ディー・マコーマク（G.D.McCormack）らによって1
982年ガリウムヒ素ICシンポジウムの技術予稿集の25〜2
8頁に「ガリウムヒ素LSIによる８ビット乗算機と除算
機」と題した論文において、第３図に示すようにチタン
と金をメッキする方法で厚さ２μｍ、高さ1.2μｍ、線
幅４μｍ、ピッチ７μｍ、最大空中配線長60μｍを実現
している。
ー・ディー・マコーマク（G.D.McCormack）らによって1
982年ガリウムヒ素ICシンポジウムの技術予稿集の25〜2
8頁に「ガリウムヒ素LSIによる８ビット乗算機と除算
機」と題した論文において、第３図に示すようにチタン
と金をメッキする方法で厚さ２μｍ、高さ1.2μｍ、線
幅４μｍ、ピッチ７μｍ、最大空中配線長60μｍを実現
している。
（発明が解決しようとする課題） 上述の従来方法はめっき技術を用いているために配線
材料が限定される。また、長い配線を形成しようとする
際に橋ゲタとなる部分も同じ材料を用いるため、配線長
に制限があった。
材料が限定される。また、長い配線を形成しようとする
際に橋ゲタとなる部分も同じ材料を用いるため、配線長
に制限があった。
（課題を解決するための手段） 本発明は、基板上に半導体素子を形成した後絶縁膜を
堆積する工程と、前記絶縁膜をエッチングしコンタクト
ホールと支柱を同時に形成する工程と、有機膜パターン
を形成した後導電体膜を堆積する工程と、導電体パター
ンを形成した後有機膜パターンを除去する工程とを含む
半導体装置の製造方法である。
堆積する工程と、前記絶縁膜をエッチングしコンタクト
ホールと支柱を同時に形成する工程と、有機膜パターン
を形成した後導電体膜を堆積する工程と、導電体パター
ンを形成した後有機膜パターンを除去する工程とを含む
半導体装置の製造方法である。
（作用） 配線を空中に浮かすことによって寄生配線容量が低減
され、デバイス動作速度が向上する。また、絶縁体の支
柱を設けることによって長い配線の形成が可能となっ
た。
され、デバイス動作速度が向上する。また、絶縁体の支
柱を設けることによって長い配線の形成が可能となっ
た。
（実施例） 以下、本発明の実施例について図面を用いて詳細に説
明する。
明する。
第１図は、本発明の方法で形成する半導体装置の構造
を示す断面模式図である。シリコン基板上１に半導体素
子を分離する素子間分離絶縁層２とゲート酸化膜３、ゲ
ート電極である第一層配線４、およびソース・ドレイン
拡散層であるｎ型高濃度不純物拡散層５からなるMOSト
ランジスタを設け、第２配線形成のためのコンタクトホ
ールや第２配線の支柱となる第２配線用絶縁膜パターン
６を介して第２配線７を形成した半導体装置である。
を示す断面模式図である。シリコン基板上１に半導体素
子を分離する素子間分離絶縁層２とゲート酸化膜３、ゲ
ート電極である第一層配線４、およびソース・ドレイン
拡散層であるｎ型高濃度不純物拡散層５からなるMOSト
ランジスタを設け、第２配線形成のためのコンタクトホ
ールや第２配線の支柱となる第２配線用絶縁膜パターン
６を介して第２配線７を形成した半導体装置である。
第２図（ａ）〜（ｃ）は本発明の半導体装置の製造方
法を順を追って示した模式図である。ｐ型シリコン基板
11上にシリコン酸化膜からなる素子間分離絶縁層12を形
成し、つづいて素子形成領域表面にゲート絶縁膜13を形
成した後、所望の領域に第一配線としてのゲート電極14
を形成する。次にイオン注入法によりｐ型シリコン基板
中にヒ素を拡散し、ｎチャネルMIS電界効果型トランジ
スタのソース・ドレインとなるｎ型高濃度不純物拡散層
15を形成した後、第２配線とのコンタクトホール形成お
よび長い配線のための支柱となる第２配線用絶縁膜16を
堆積し、前記第２配線用絶縁膜のパターン形成を行うた
めの第一レジストパターン17を形成すると第１図（ａ）
となる。反応性イオンエッチングにより前記第２配線用
絶縁膜をエッチングしてコンタクトホールと第２配線を
支える支柱とを同時に形成した後、第２配線を浮かすた
めの仮の層間膜18である感光性ポリイミド膜を堆積し、
パターン形成を行った後、焼きしめ熱処理を行う。次に
Al−Si合金膜19を堆積した後第２レジストパターン20を
形成すると第２図（ｂ）の構造となる。そのあと第２レ
ジストパターン20をマスクにAl−Si合金膜をエッチング
し第２配線パターン21を形成する。その後O2プラズマに
より、前記第２レジストパターン20および仮層間膜18を
除去することによって前記第２配線のパターン21の一部
が気体からなるすき間22が形成され第１図（ｃ）の構造
となる。
法を順を追って示した模式図である。ｐ型シリコン基板
11上にシリコン酸化膜からなる素子間分離絶縁層12を形
成し、つづいて素子形成領域表面にゲート絶縁膜13を形
成した後、所望の領域に第一配線としてのゲート電極14
を形成する。次にイオン注入法によりｐ型シリコン基板
中にヒ素を拡散し、ｎチャネルMIS電界効果型トランジ
スタのソース・ドレインとなるｎ型高濃度不純物拡散層
15を形成した後、第２配線とのコンタクトホール形成お
よび長い配線のための支柱となる第２配線用絶縁膜16を
堆積し、前記第２配線用絶縁膜のパターン形成を行うた
めの第一レジストパターン17を形成すると第１図（ａ）
となる。反応性イオンエッチングにより前記第２配線用
絶縁膜をエッチングしてコンタクトホールと第２配線を
支える支柱とを同時に形成した後、第２配線を浮かすた
めの仮の層間膜18である感光性ポリイミド膜を堆積し、
パターン形成を行った後、焼きしめ熱処理を行う。次に
Al−Si合金膜19を堆積した後第２レジストパターン20を
形成すると第２図（ｂ）の構造となる。そのあと第２レ
ジストパターン20をマスクにAl−Si合金膜をエッチング
し第２配線パターン21を形成する。その後O2プラズマに
より、前記第２レジストパターン20および仮層間膜18を
除去することによって前記第２配線のパターン21の一部
が気体からなるすき間22が形成され第１図（ｃ）の構造
となる。
本発明の実施例においてｎチャネルMOS電界効果トラ
ンジスタを製造したがこれに限定するものでなく、ｐチ
ャネルMOS電界効果トランジスタ、CMOS電界効果トラン
ジスタ、ジャンクション電界効果トランジスタバイポー
ラトランジスタやこれらの複合であるバイポーラCMOS装
置でもかまわない。また、支柱となる絶縁体をSiO2とし
たが、Si3N4、Al2O3などでもかまわない。また、実施例
において２層配線としたが、これに限定するものでなく
３層以上の多層配線でもよい。また、支柱によって宙に
浮く配線材料としてAl−Si合金を用いたが、これに限定
するものでなくAuなどの低抵抗金属あるいはＷ、Moなど
の高融点金属あるいはシリサイドといった化合物でもか
まわない。
ンジスタを製造したがこれに限定するものでなく、ｐチ
ャネルMOS電界効果トランジスタ、CMOS電界効果トラン
ジスタ、ジャンクション電界効果トランジスタバイポー
ラトランジスタやこれらの複合であるバイポーラCMOS装
置でもかまわない。また、支柱となる絶縁体をSiO2とし
たが、Si3N4、Al2O3などでもかまわない。また、実施例
において２層配線としたが、これに限定するものでなく
３層以上の多層配線でもよい。また、支柱によって宙に
浮く配線材料としてAl−Si合金を用いたが、これに限定
するものでなくAuなどの低抵抗金属あるいはＷ、Moなど
の高融点金属あるいはシリサイドといった化合物でもか
まわない。
（発明の効果） 本発明の構造をとることによって、配線容量が減少
し、半導体装置が高速動作した。また、絶縁膜の支柱を
形成することにより100μｍ以上の長い配線も可能とな
った。
し、半導体装置が高速動作した。また、絶縁膜の支柱を
形成することにより100μｍ以上の長い配線も可能とな
った。
本発明の製造方法をとることでコンタクトホールと所
望の位置に支柱が同時に形成でき、製造工程が簡略化さ
れた。
望の位置に支柱が同時に形成でき、製造工程が簡略化さ
れた。
第１図は本発明の実施例における半導体装置の構造を示
す断面模式図である。第２図は本発明の製造工程を順を
追って示す断面模式図である。 第３図は従来例を示す断面模式図である。 1,11……ｐ型シリコン基板 2,12……素子間分離絶縁膜 3,13……ゲート絶縁膜 4,14……ゲート電極（第１配線） 5,15……ｎ型高濃度不純物拡散層 6,16……第２配線用絶縁膜 7,21……第２配線パターン 8,22……気体からなるすき間 17……第１レジストパターン 18……仮の層間膜 19……Al−Si合金膜 20……第２レジストパターン 31……ガリウムヒ素基板 32……n-層 33……n+層 34……Au−Ge−Ni合金 35……Ti−Pd−Au合金 36……SiN膜 37……Ti−Au配線
す断面模式図である。第２図は本発明の製造工程を順を
追って示す断面模式図である。 第３図は従来例を示す断面模式図である。 1,11……ｐ型シリコン基板 2,12……素子間分離絶縁膜 3,13……ゲート絶縁膜 4,14……ゲート電極（第１配線） 5,15……ｎ型高濃度不純物拡散層 6,16……第２配線用絶縁膜 7,21……第２配線パターン 8,22……気体からなるすき間 17……第１レジストパターン 18……仮の層間膜 19……Al−Si合金膜 20……第２レジストパターン 31……ガリウムヒ素基板 32……n-層 33……n+層 34……Au−Ge−Ni合金 35……Ti−Pd−Au合金 36……SiN膜 37……Ti−Au配線
Claims (1)
- 【請求項１】基板上に半導体素子を形成した後、絶縁膜
を堆積する工程と、この絶縁膜をエッチングしてコンタ
クトホールと支柱を同時に形成する工程と、有機膜パタ
ーンを形成した後導電体を堆積する工程と、導電体パタ
ーンを形成した後前記有機膜パターンを除去する工程と
を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092827A JPH0834245B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092827A JPH0834245B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264243A JPH01264243A (ja) | 1989-10-20 |
| JPH0834245B2 true JPH0834245B2 (ja) | 1996-03-29 |
Family
ID=14065269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092827A Expired - Lifetime JPH0834245B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834245B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3111977B2 (ja) | 1998-05-15 | 2000-11-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4967084B2 (ja) * | 2000-06-02 | 2012-07-04 | Ｓｐｐテクノロジーズ株式会社 | 半導体装置及びその製造方法 |
| JP5640670B2 (ja) * | 2010-11-10 | 2014-12-17 | 富士通株式会社 | 配線基板の製造方法及び配線基板 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143448A (ja) * | 1984-08-08 | 1986-03-03 | Agency Of Ind Science & Technol | 空間配線 |
| JPS6240744A (ja) * | 1985-08-19 | 1987-02-21 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路配線の製作方法 |
| JPS63293950A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-14 JP JP63092827A patent/JPH0834245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264243A (ja) | 1989-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022765A (en) | Semiconductor device having a SOI structure and a manufacturing method thereof | |
| JPH07183302A (ja) | 金属層の形成及びボンディング方法 | |
| JPS61198780A (ja) | 半導体装置の製造方法 | |
| JPH0574958A (ja) | 半導体装置およびその製造方法 | |
| US4729969A (en) | Method for forming silicide electrode in semiconductor device | |
| JPH0697109A (ja) | 半導体装置 | |
| GB2180991A (en) | Silicide electrode for semiconductor device | |
| JP3113426B2 (ja) | 絶縁ゲート半導体装置及びその製造方法 | |
| JPH0834245B2 (ja) | 半導体装置の製造方法 | |
| JPS6344771A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS61284963A (ja) | 半導体装置とその製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| JPS6013313B2 (ja) | 半導体装置の製造方法 | |
| JPS63299142A (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| JPS621276A (ja) | Ｍｏｓ型半導体装置 | |
| KR0127266B1 (ko) | 고전압용 반도체 소자의 제조방법 | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JPH02170423A (ja) | 半導体装置及びその製造方法 | |
| JPS62104138A (ja) | 半導体装置 | |
| JPH0431193B2 (ja) | ||
| JPS60177622A (ja) | 半導体装置 | |
| JPS63114261A (ja) | トランジスタ用の自己整合型ベース分路 | |
| JPH03276763A (ja) | 半導体装置 | |
| JPS6230364A (ja) | Ｍｉｓ半導体装置の製法 |