JPS6240744A - 集積回路配線の製作方法 - Google Patents
集積回路配線の製作方法Info
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- JPS6240744A JPS6240744A JP18042885A JP18042885A JPS6240744A JP S6240744 A JPS6240744 A JP S6240744A JP 18042885 A JP18042885 A JP 18042885A JP 18042885 A JP18042885 A JP 18042885A JP S6240744 A JPS6240744 A JP S6240744A
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- conductive wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は！Ｉ積回路内の静電容量が小さく、信号の伝播
速度の速い集積回路配線のγ１作方法に関するものであ
る。
速度の速い集積回路配線のγ１作方法に関するものであ
る。
（発明のＲ装）
本発明はＩＪ！積回路配線の製作方法において、（ａｌ
半導体基板上に第１のＩＩ導電性配線りなる層を形成す
る工程と、（ｂ）ついで前記の第１の４電性配線かを含
む基板上に等方性エツチングにより除去できる層間膜を
形成する工程と、（ｃ）前記の層間膜に前記の第１の導
電性配線に至るスルホールを形成する工程と、（（１）
前記のスルホール及び層間膜上に第２の導電性配線を形
成する工程と、（ｅ）前記の層間膜をエツチングにより
選択的に除去する工程とを具備することにより、高密度
、多層化に適した低静電容量の集積回路配線の製作方法
を提供するにある。
半導体基板上に第１のＩＩ導電性配線りなる層を形成す
る工程と、（ｂ）ついで前記の第１の４電性配線かを含
む基板上に等方性エツチングにより除去できる層間膜を
形成する工程と、（ｃ）前記の層間膜に前記の第１の導
電性配線に至るスルホールを形成する工程と、（（１）
前記のスルホール及び層間膜上に第２の導電性配線を形
成する工程と、（ｅ）前記の層間膜をエツチングにより
選択的に除去する工程とを具備することにより、高密度
、多層化に適した低静電容量の集積回路配線の製作方法
を提供するにある。
さらに本発明はｉ積回路配線の製作方法において、（ａ
）半導体基板上に第１の導電性配線よりなる曙を形成す
る工程と、（ｂ）ついで前記の第１のＩＰ電性配線層を
含む基板上に等方性エツチングにより除去できる層間膜
を形成する工程と、（ｃ）前記の層間膜に前記の第１の
４電性配線に至るスルホールを形成する工程と、（ｄ）
前記のスルホール及び層間膜上に第２の導電性配線を形
成する工程と、（ｅ）前記の層間膜をエツチングにより
選択的に除去する工程（「）前記層間膜を除去した後、
低誘電率の絶縁物で前記第１の導電性配線を埋込む工程
とを具備するごとにより、高密度、多層化に適した低静
電容量の集積回路配線の製作方法を提供するにある。
）半導体基板上に第１の導電性配線よりなる曙を形成す
る工程と、（ｂ）ついで前記の第１のＩＰ電性配線層を
含む基板上に等方性エツチングにより除去できる層間膜
を形成する工程と、（ｃ）前記の層間膜に前記の第１の
４電性配線に至るスルホールを形成する工程と、（ｄ）
前記のスルホール及び層間膜上に第２の導電性配線を形
成する工程と、（ｅ）前記の層間膜をエツチングにより
選択的に除去する工程（「）前記層間膜を除去した後、
低誘電率の絶縁物で前記第１の導電性配線を埋込む工程
とを具備するごとにより、高密度、多層化に適した低静
電容量の集積回路配線の製作方法を提供するにある。
（従来技術及び発明が解決しようとする問題点）１Ｊ、
積回路の動作速度を向上さゼるためには、集積回路を構
成するトランジスタ等の素子自身の動作速度を向上させ
ることと同時に、この素子間を接続する配線の信号の伝
播遅延時間を短縮することが必要である。
積回路の動作速度を向上さゼるためには、集積回路を構
成するトランジスタ等の素子自身の動作速度を向上させ
ることと同時に、この素子間を接続する配線の信号の伝
播遅延時間を短縮することが必要である。
ところで、多数の素子を相互に接続するためには、同一
平面で口れを実現することはトポロジー的に不可能で、
一般に、絶縁膜を層間膜にして多層の配線にする口とが
通常用いられる。この場合、上下の配線間が交叉する部
分では、第６図に示すように上下の配線層１．１２は層
間絶縁膜１３を挟んだ平行平板容伍を構成し、ないに静
電容量Ｃｐを待つ。１０は半導体基板を示す。この容量
は大略、交叉部の面積をＳ、＠間膜の厚さを（１，［ａ
ｌｌＩの誘電率をεとするとＣｐ＝εＳ／ｄで与えられ
る。
平面で口れを実現することはトポロジー的に不可能で、
一般に、絶縁膜を層間膜にして多層の配線にする口とが
通常用いられる。この場合、上下の配線間が交叉する部
分では、第６図に示すように上下の配線層１．１２は層
間絶縁膜１３を挟んだ平行平板容伍を構成し、ないに静
電容量Ｃｐを待つ。１０は半導体基板を示す。この容量
は大略、交叉部の面積をＳ、＠間膜の厚さを（１，［ａ
ｌｌＩの誘電率をεとするとＣｐ＝εＳ／ｄで与えられ
る。
一本の配線について、上記の交叉点がｎ個あるとすると
、その配線全体の静電容量は大略ｎＣｐとなる。とごろ
で配線の伝１１ｉ！！延時間は通常口の配線の静電容１
に比例して増大するため、伝播遅延時間を短くするため
にはＣＰを小さくすること、即ち、（イ）層間膜の厚さ
ｄを大きくする、或は（ロ）層間膜の誘電率を小さくす
る必要がある。層間膜の厚さを大きくすると、上下の層
を接続することが困難になるため、自ずと、厚さには制
限ｌｆある。誘電率を下げる方法として最も効果的なの
は、最小の比誘率１の空気を用いる方法で、通常エア・
ブリッジ法として知られている。この製作方法を第７図
を用いて以下に筒中に説明する。
、その配線全体の静電容量は大略ｎＣｐとなる。とごろ
で配線の伝１１ｉ！！延時間は通常口の配線の静電容１
に比例して増大するため、伝播遅延時間を短くするため
にはＣＰを小さくすること、即ち、（イ）層間膜の厚さ
ｄを大きくする、或は（ロ）層間膜の誘電率を小さくす
る必要がある。層間膜の厚さを大きくすると、上下の層
を接続することが困難になるため、自ずと、厚さには制
限ｌｆある。誘電率を下げる方法として最も効果的なの
は、最小の比誘率１の空気を用いる方法で、通常エア・
ブリッジ法として知られている。この製作方法を第７図
を用いて以下に筒中に説明する。
半導体基板２０上に第１ ｆｉ１１！ｉｉ！ｌ１１２１
を形成した後、交叉部分を７オトレジスト２３でバタン
ニングして覆い、さらに高温で熱処理してこれを硬化さ
せる。
を形成した後、交叉部分を７オトレジスト２３でバタン
ニングして覆い、さらに高温で熱処理してこれを硬化さ
せる。
この上に第２隔配１１２２を形成する。最後に、硬化し
たフオＩ・レジスト２３を灰化により完全に除去するこ
とによって、上下の配線が空気で分離される。
たフオＩ・レジスト２３を灰化により完全に除去するこ
とによって、上下の配線が空気で分離される。
この方法は、交叉部分以外は基本的にはｉｍ配線の技術
であり、素子数が少なく、単純な配線にス・１しては有
効な方法と言えるが、東ｆｉ！ｉ密度が増し、配線が複
雑になるとその適用は困難になる。その理由は以下の通
りである。
であり、素子数が少なく、単純な配線にス・１しては有
効な方法と言えるが、東ｆｉ！ｉ密度が増し、配線が複
雑になるとその適用は困難になる。その理由は以下の通
りである。
（イ）フ第１・レジスｉ・の硬化に伴なうリフ口＝によ
るなだらかな断面形状を利用しているため、配線間隔に
余裕が必要となり、配線密度を高めることが困難である
。
るなだらかな断面形状を利用しているため、配線間隔に
余裕が必要となり、配線密度を高めることが困難である
。
（０）配線形成後の表面の凸凹が激しいため、３閾以上
の配線にすることは大変難しい。
の配線にすることは大変難しい。
（問題点を解決するための手段）
本発明は、上記の欠点を改善するために提案されたもの
で、従来のエアブリッジ法の欠１：、ｉを解決し、ｒｖ
′！ｉ密度・多層化に適した低静電容量の集積回路配線
の製作方法を提供することを目的とする。
で、従来のエアブリッジ法の欠１：、ｉを解決し、ｒｖ
′！ｉ密度・多層化に適した低静電容量の集積回路配線
の製作方法を提供することを目的とする。
本発明は、隔間絶縁Ｓを用いて多層配線を形成した後、
最後に層間絶縁膜を除去することを膿も主要な特徴とす
る。層間絶縁膜を除去するまでは、従来用いられている
高密度の多層配線技術をほとんどそのまま用いる口とが
できるため、従来のエア・ブリッジ法に比較すると、複
雑で高密度の配線が容易に得られる。また、交叉部も含
め、最終的には絶縁膜が除去され空気、或は低電率の絶
縁物で配線間が分離されるために、配線の静電容量は層
間膜が残っている通常の配線に比べ、単純には誘電率の
比だけ、例えば層間膜に比誘電率７のＳｈＮ＋ＩＩ！を
用いた場合に比べると１７７に減少する。
最後に層間絶縁膜を除去することを膿も主要な特徴とす
る。層間絶縁膜を除去するまでは、従来用いられている
高密度の多層配線技術をほとんどそのまま用いる口とが
できるため、従来のエア・ブリッジ法に比較すると、複
雑で高密度の配線が容易に得られる。また、交叉部も含
め、最終的には絶縁膜が除去され空気、或は低電率の絶
縁物で配線間が分離されるために、配線の静電容量は層
間膜が残っている通常の配線に比べ、単純には誘電率の
比だけ、例えば層間膜に比誘電率７のＳｈＮ＋ＩＩ！を
用いた場合に比べると１７７に減少する。
また比較的細長い上層配線に関しては、配線の幅、厚さ
、並びに材質によって決まる適度な間隔で孤立した最下
層配線、或は基板との間に支持体を形成することによっ
て、或は、レジスト等のバタンをマスクにして適度な間
隔で配線下の絶縁膜を残留させることによって、配線密
度をさほど犠牲にすることなく配線容量を大幅に減少で
きることが従来技術と異なる。
、並びに材質によって決まる適度な間隔で孤立した最下
層配線、或は基板との間に支持体を形成することによっ
て、或は、レジスト等のバタンをマスクにして適度な間
隔で配線下の絶縁膜を残留させることによって、配線密
度をさほど犠牲にすることなく配線容量を大幅に減少で
きることが従来技術と異なる。
次に本発明の詳細な説明する。なお、実施例は一つの例
示であって、本発明の精神を逸脱しない範囲で、種“々
の変６更あるいは改良を行いうろことは云うまでもない
。
示であって、本発明の精神を逸脱しない範囲で、種“々
の変６更あるいは改良を行いうろことは云うまでもない
。
〔実施例１〕
本発明をＧａＡＳの集積回路の配線に適用した実施例を
第１図を用いて説明する。
第１図を用いて説明する。
（ａ）トランジスタ等の素子を含むＧａＡｓ基板３０上
ニ厚す３（１００７，（７） ８１３ Ｎ ４１！３３
ａをスペーサとしたリフトオフにより−ｒｉ／Ｐｔｚ’
Ａｕの３閾から成る厚ざ２５００Ｘの第１層配線３１ａ
、３１１＋を形成する（第１図（ａ））。
ニ厚す３（１００７，（７） ８１３ Ｎ ４１！３３
ａをスペーサとしたリフトオフにより−ｒｉ／Ｐｔｚ’
Ａｕの３閾から成る厚ざ２５００Ｘの第１層配線３１ａ
、３１１＋を形成する（第１図（ａ））。
（１次に再び厚さ５０００ Ｘの層間絶縁膜５Ｉ３Ｎ４
３３ ｂを主表面に堆積させる。第１１配線を第２層配
線を接続すべき部分（３１ａ上）にスルー・ホールをフ
ォトレジストをマスクにして反応性イオンエツチング等
で開け、Ｔ ＋ ｔ’ Ａ ｕから成る厚さ４５００人
のバイヤ・メタル３４を当該フォトレジストを用いてリ
フト・オフによりスルー・ホール部分に埋込む（第１図
（１）） ）。
３３ ｂを主表面に堆積させる。第１１配線を第２層配
線を接続すべき部分（３１ａ上）にスルー・ホールをフ
ォトレジストをマスクにして反応性イオンエツチング等
で開け、Ｔ ＋ ｔ’ Ａ ｕから成る厚さ４５００人
のバイヤ・メタル３４を当該フォトレジストを用いてリ
フト・オフによりスルー・ホール部分に埋込む（第１図
（１）） ）。
（ｃ）続いて、厚さ１００００人のＡｕを堆積させた後
。
。
フオトレジス１〜をマスクにしたイオンビームミリング
により加工することにより第２園配線３２を形成する（
第１図（ｃ））。ここまでは、公知の代表的なＧａＡＳ
集積回路の配線形成法であり、高密度の配線技術が確立
している。
により加工することにより第２園配線３２を形成する（
第１図（ｃ））。ここまでは、公知の代表的なＧａＡＳ
集積回路の配線形成法であり、高密度の配線技術が確立
している。
（ｄ） ！Ｎ＊に、ｌ！１１１ｇ１絶縁膜である８ １
３ Ｎ ４ ＩＩ ３３ａ 。
３ Ｎ ４ ＩＩ ３３ａ 。
３３ｂをＣＦ４１０２ガスによるバレル型プラズマ・エ
ツチングにより除去する（第１図（ｅ））。
ツチングにより除去する（第１図（ｅ））。
（（１）図は工程（ｃ）及び（ｄ）の途中の段階を、ｆ
Ｃ１図と直交する断面（紙面奥行き方向の断面）を示し
たものである。本発明では、等方性のエツチングを採用
しているため、層間１１：３３ｂは、主面方向のエツチ
ングのみならず、サイドエツチングも同時に行なわれる
。このため、第２配線＠（導電性１ｍ）：３２の直下部
においても層間膜が除去できる。この結果、（８１図に
示すごとく、層間３９ ： ３３ｂを完全に除去せしめ
ることができる。この場合、配線金属３１ａ、 ３１ｂ
、 ３４．３２及びＧａＡｓ基板３０はほとんどエツチ
ングされないこと、及び、５１３Ｎ４１１３３ａ、 ３
３１）は等方向にエツチングされることから、第２１の
配線幅が１０μｍと大きい場合でも、その下の５１３Ｎ
４１１１１もサイドエツチングにより完全に除去するこ
とが可能である。
Ｃ１図と直交する断面（紙面奥行き方向の断面）を示し
たものである。本発明では、等方性のエツチングを採用
しているため、層間１１：３３ｂは、主面方向のエツチ
ングのみならず、サイドエツチングも同時に行なわれる
。このため、第２配線＠（導電性１ｍ）：３２の直下部
においても層間膜が除去できる。この結果、（８１図に
示すごとく、層間３９ ： ３３ｂを完全に除去せしめ
ることができる。この場合、配線金属３１ａ、 ３１ｂ
、 ３４．３２及びＧａＡｓ基板３０はほとんどエツチ
ングされないこと、及び、５１３Ｎ４１１３３ａ、 ３
３１）は等方向にエツチングされることから、第２１の
配線幅が１０μｍと大きい場合でも、その下の５１３Ｎ
４１１１１もサイドエツチングにより完全に除去するこ
とが可能である。
なお上記の実施例において、スルホールにはバイヤ・メ
タルを埋込んだ場合について説明したが、スルホールに
バイヤ・メタルを埋込むことなく、第２層配線を形成す
る場合、スルホールにも第２満配線と同じ材料を同時に
埋込むことも可能である、。
タルを埋込んだ場合について説明したが、スルホールに
バイヤ・メタルを埋込むことなく、第２層配線を形成す
る場合、スルホールにも第２満配線と同じ材料を同時に
埋込むことも可能である、。
この実施例では２１ｉ１配線に関して述べたが、配線（
ｆ３ｍ以上の多曙になっても同様な手法で層間絶縁膜を
ＩＩＡ後に除去することにより本方法が適用できること
は明白である。
ｆ３ｍ以上の多曙になっても同様な手法で層間絶縁膜を
ＩＩＡ後に除去することにより本方法が適用できること
は明白である。
上記の実施例においては、第１の配線と第２の配線が直
行している場合について説明したが、第１の配線と第２
の配線とが平行に配置されている場合についても、本発
明は適用しうるものであることは云うまでもない。
行している場合について説明したが、第１の配線と第２
の配線とが平行に配置されている場合についても、本発
明は適用しうるものであることは云うまでもない。
（実施例２）
層間絶縁膜を２種類の絶縁膜で構成し、第１問配線に接
している絶縁膜は残すＧａＡｓ東積回路の配線に適用し
た実施例を第２図を用いて説明する。
している絶縁膜は残すＧａＡｓ東積回路の配線に適用し
た実施例を第２図を用いて説明する。
実施例１と同様に
（ａ）トランジスタ等の素子を含むＧａＡＳ基板４ｏ上
に厚さ３０００ Ｘの５ｆ０２膜４５ａをスペーサとし
たリフト・オフによりＴ Ｌ’ Ｐ ｊ／ Ａ ｕの３
１１ｉｌから成る厚さ２５００人の第１層配線４１ａ、
４１ｂを形成する。
に厚さ３０００ Ｘの５ｆ０２膜４５ａをスペーサとし
たリフト・オフによりＴ Ｌ’ Ｐ ｊ／ Ａ ｕの３
１１ｉｌから成る厚さ２５００人の第１層配線４１ａ、
４１ｂを形成する。
（ｂ）次に、厚さ１０００人のＳ ！ ０２ Ｆ！ ４
５ｂ トＪｌ ’ａ ５０００＾の５ｈＮ４１１！４３
の２種類の絶縁膜から成る８層間絶縁膜を主表面に堆積
させる。実施例１と同様に、第１ｗ１配線４１ａ上にス
ルー・ホールを反応性イオンエツチングで開け、Ｔｉ／
Ａｕから成る厚さ５５００スのバイヤ・メタル４４をリ
フト・オフを用いてスルーホール部分に埋込み、続いて
、厚ざ１０（１００スのＡｕの第２層配線４２を形成す
る（第２図（ａ））。
５ｂ トＪｌ ’ａ ５０００＾の５ｈＮ４１１！４３
の２種類の絶縁膜から成る８層間絶縁膜を主表面に堆積
させる。実施例１と同様に、第１ｗ１配線４１ａ上にス
ルー・ホールを反応性イオンエツチングで開け、Ｔｉ／
Ａｕから成る厚さ５５００スのバイヤ・メタル４４をリ
フト・オフを用いてスルーホール部分に埋込み、続いて
、厚ざ１０（１００スのＡｕの第２層配線４２を形成す
る（第２図（ａ））。
（ｃ）コｔ−−ｃ、５ｉＯ２Ｆ）に比へＴ Ｓ ！ ３
Ｎ ４膜１７）エツチング速度が十分大きいエツチン
グ、例えば、ＣＦｕ１０２ガスによるバレル型・プラズ
マエツチングを行なうと、層間絶Ｉ！膜の内５ＩｉＮ４
１！４３部分が選択的に除去される。即ち、第１ｍ、第
２■配線間は実施例１と同様に空気により分離されるが
、第１閣配線４１１１上が３ｉＱ２１１４５ｂで保護さ
れているため、何らかの予想されない力が働き第２ｍ配
線の一部が下方に変形することがあっても第１Ｉｍ配線
と直接接触することはなくなる。
Ｎ ４膜１７）エツチング速度が十分大きいエツチン
グ、例えば、ＣＦｕ１０２ガスによるバレル型・プラズ
マエツチングを行なうと、層間絶Ｉ！膜の内５ＩｉＮ４
１！４３部分が選択的に除去される。即ち、第１ｍ、第
２■配線間は実施例１と同様に空気により分離されるが
、第１閣配線４１１１上が３ｉＱ２１１４５ｂで保護さ
れているため、何らかの予想されない力が働き第２ｍ配
線の一部が下方に変形することがあっても第１Ｉｍ配線
と直接接触することはなくなる。
（実施例３〕
比較的細長い第２膚配線に関して、適度な間隔で基板に
スルーホールを通してコンタクトさせるＧａＡＳ集積回
路配線に適用した実施例を第３図を用いて説明する。第
３図（ａ）は完成後の断面図、第３図（ｂ）は上から見
た図である。
スルーホールを通してコンタクトさせるＧａＡＳ集積回
路配線に適用した実施例を第３図を用いて説明する。第
３図（ａ）は完成後の断面図、第３図（ｂ）は上から見
た図である。
製作方法は実施例１と同一であるので省略する。
異なる点は、比較的細長い第２層配線５２に十分な強度
を持たせるために、配線の途中に適当な間隔で、・孤立
した第１府配線５１ｃとバイヤ・メタル５４ｃを通して
Ｇ ａ Ａ ｓ ｍ板５０に接続させている所である。
を持たせるために、配線の途中に適当な間隔で、・孤立
した第１府配線５１ｃとバイヤ・メタル５４ｃを通して
Ｇ ａ Ａ ｓ ｍ板５０に接続させている所である。
なお、この方法は実施例２の方法に対しても適用できる
ことは明白である。
ことは明白である。
〔実施例４〕
比較的細長い第２瘤配線に関して適度な間隔で第２層配
線下の層間絶縁膜を残す、ＧａＡＳ集積回路配線に適用
した実施例を第４図を用いて説明する。
線下の層間絶縁膜を残す、ＧａＡＳ集積回路配線に適用
した実施例を第４図を用いて説明する。
実施例１と同一の方法で半導体基板６０上に第１層配線
６１ａ、６１ｂ、バイヤ・メタル６４．第２！１配線６
２及び層間絶縁１１１Ｉ６６から成る２層配線を形成す
る。
６１ａ、６１ｂ、バイヤ・メタル６４．第２！１配線６
２及び層間絶縁１１１Ｉ６６から成る２層配線を形成す
る。
ここで、第２層配線６２上にフ第１・レジス１〜のバタ
ン６７を形成し、これをマスクにして層間絶縁膜（Ｓ１
３Ｎ４膜）をＣＦ４１０２ガスによるバレル型プラズマ
エツチングにより除去すると、当該レジストバタン６７
よりサイド・エツチング分だけ全体に小さくなった５ｈ
Ｎ４１１！バタン６６が第２＠配線６２と基板６０間に
残り、比較的ｍ長い第２層配線に十分な強度を持たせる
ことが可能となる。レジストバタン６７は最後に例えば
０２プラズマ灰化により除去する。
ン６７を形成し、これをマスクにして層間絶縁膜（Ｓ１
３Ｎ４膜）をＣＦ４１０２ガスによるバレル型プラズマ
エツチングにより除去すると、当該レジストバタン６７
よりサイド・エツチング分だけ全体に小さくなった５ｈ
Ｎ４１１！バタン６６が第２＠配線６２と基板６０間に
残り、比較的ｍ長い第２層配線に十分な強度を持たせる
ことが可能となる。レジストバタン６７は最後に例えば
０２プラズマ灰化により除去する。
なお、この手法は実施例２の方法に対しても適用できる
口とは明白である。
口とは明白である。
（実施例５〕
層間絶縁膜を除去した後、再び低誘電率の物質で層間を
埋める実施例を第５図を用いて説明する。
埋める実施例を第５図を用いて説明する。
実施例１の方法でＧａＡＳＭ板７０上に第１１Ｉ配線７
１ａ、 ７１ｂ、バイヤ・メタル７４及び第２閾配線７
２から成る、空気により分離された多諸配線を形成する
。
１ａ、 ７１ｂ、バイヤ・メタル７４及び第２閾配線７
２から成る、空気により分離された多諸配線を形成する
。
ウェハ状態、あるいは、チップに切り出し、パッケージ
に固定した後、主表面上にＸ１ｌｌｉｌ！の小さな物質
、例えば、ポリイミド７８を塗布し、１００〜２００℃
で加熱し配線間隔を埋める。
に固定した後、主表面上にＸ１ｌｌｉｌ！の小さな物質
、例えば、ポリイミド７８を塗布し、１００〜２００℃
で加熱し配線間隔を埋める。
〔実施例６〕
実施例１〜５ではモノリシックＧａＡＳ集積回路の配線
製作に適用した例を述べたが、他の半導体集積回路、超
電導集積回路、光集積回路等のモノリシック集積回路の
配線製作に適用する場合には、基板材料に対して配線材
料と膣間絶縁膜材料選び、層間膜１ｉ膜のみ選択的に除
去するエツチング方法を組合せればよい。
製作に適用した例を述べたが、他の半導体集積回路、超
電導集積回路、光集積回路等のモノリシック集積回路の
配線製作に適用する場合には、基板材料に対して配線材
料と膣間絶縁膜材料選び、層間膜１ｉ膜のみ選択的に除
去するエツチング方法を組合せればよい。
また、本発明の方法は混成集積回路における各チップ間
の配線の製作にも適用できることは明白である。
の配線の製作にも適用できることは明白である。
なお上記の実施例においては窒化シリコンよりなる層間
膜をエツチング除去する方法について述べたが、窒化シ
リコン以外に、シリコンオキシナイトライド、リンガラ
ス、ポリイミドなどが用いられる。なお口の場合に用い
られるエツチングガスは第１表に示すとおりであり、エ
ツチング方法としては、プラズマ・エツチングすなわち
円筒型プラズマエツチング、放電式分離型ケミカルドラ
イエツチングなど縦方向と横方向のエツチング速度がほ
ぼ等しい等方向エツチングが用いられる。
膜をエツチング除去する方法について述べたが、窒化シ
リコン以外に、シリコンオキシナイトライド、リンガラ
ス、ポリイミドなどが用いられる。なお口の場合に用い
られるエツチングガスは第１表に示すとおりであり、エ
ツチング方法としては、プラズマ・エツチングすなわち
円筒型プラズマエツチング、放電式分離型ケミカルドラ
イエツチングなど縦方向と横方向のエツチング速度がほ
ぼ等しい等方向エツチングが用いられる。
上記の実施例において層間膜を除去するために、ドライ
エツチングを用いた場合について説明したが、ウェット
エツチング法を用いることも可能である。
エツチングを用いた場合について説明したが、ウェット
エツチング法を用いることも可能である。
第１表
（発明の効果）
以上説明したように、本発明によれば予習配線間が比誘
電率１の空気、或は低誘電率の物質で分離されているた
め、配線間の容量が大略誘電率に比例して減少する。配
線での信号の遅延時間は、大略配線の容量に比例するか
ら、はぼ誘電率に比例した分だけ減少する。即ら、動作
速度が向上する。
電率１の空気、或は低誘電率の物質で分離されているた
め、配線間の容量が大略誘電率に比例して減少する。配
線での信号の遅延時間は、大略配線の容量に比例するか
ら、はぼ誘電率に比例した分だけ減少する。即ら、動作
速度が向上する。
例えばＱａＡｓ ＭＥＳＦＥＴで構成した論理集積回路
の場合、現在、素子自身の有する遅延時間は３０ｐｓ程
度であるが、５１３Ｎ４膜を層間膜とした約１１の配線
を付加すると配線での遅延時間も３０ｐｓ程度あり、全
体での遅延時間は約６０ｐｓ程度に落ちる。
の場合、現在、素子自身の有する遅延時間は３０ｐｓ程
度であるが、５１３Ｎ４膜を層間膜とした約１１の配線
を付加すると配線での遅延時間も３０ｐｓ程度あり、全
体での遅延時間は約６０ｐｓ程度に落ちる。
本発明による空気で分離した配線技術を用いると、配線
での遅延時間は誘電率の比（１／７）に減少し、約４ｐ
ｓになる。全体での遅延時間は３４１）Ｓとなり、従来
技術の６０ｐｓに対して４割以上の改善効果がある。
での遅延時間は誘電率の比（１／７）に減少し、約４ｐ
ｓになる。全体での遅延時間は３４１）Ｓとなり、従来
技術の６０ｐｓに対して４割以上の改善効果がある。
また、配線による消費電力は、配線容量に比例するため
、誘電率比だけ低消費電力化が達成できる。
、誘電率比だけ低消費電力化が達成できる。
さらに、本発明の手法によると、従来のエアブリッジ法
に比べて配線密度を大幅に向上することができるため、
集積回路のチップ面積を減少させることができ、１ウエ
ハからとれるチップの数が増加するばかりでなく、良品
歩留りも向上し、その結果、チップ当りの生産原価を下
げることができる。また、高密度で複雑、な配線が必要
な大規模集積回路へ適用する口とも容易である。
に比べて配線密度を大幅に向上することができるため、
集積回路のチップ面積を減少させることができ、１ウエ
ハからとれるチップの数が増加するばかりでなく、良品
歩留りも向上し、その結果、チップ当りの生産原価を下
げることができる。また、高密度で複雑、な配線が必要
な大規模集積回路へ適用する口とも容易である。
第１図は本発明のＩ積回路配線の製作方法を説明する図
面、第２図乃至第５図は本発明の他の実施例を示し、第
６図は配線容量を説明する図、第７図は従来のエアブリ
ッジ法による配線の断面図を示す。 １０、２０．３０．４０．５０．６０．７０・・・・半
導体基板、１１，２１゜３１．４１，５１，６１．７１
・・・・第１！ｌＲ線、１２，２２，３２，４２，５２
゜６２．７２−１．−第２１１配線、 １３，３３，４
３，４５．６６．７８・−・−絶縁膜、２３・・・・フ
ォトレジスト、３４．４４．５４．６４．７４・・・・
バイア・メタル、６７・・・・フオトレジス］・バタン
区 −−− 〇 −Ｏ（Ｊ ｌ−Ｎ） ＼ノ
−ノ℃
Φ ＼ユノ
−、ノく い 骸 脈 ■ さ 賊 糎
面、第２図乃至第５図は本発明の他の実施例を示し、第
６図は配線容量を説明する図、第７図は従来のエアブリ
ッジ法による配線の断面図を示す。 １０、２０．３０．４０．５０．６０．７０・・・・半
導体基板、１１，２１゜３１．４１，５１，６１．７１
・・・・第１！ｌＲ線、１２，２２，３２，４２，５２
゜６２．７２−１．−第２１１配線、 １３，３３，４
３，４５．６６．７８・−・−絶縁膜、２３・・・・フ
ォトレジスト、３４．４４．５４．６４．７４・・・・
バイア・メタル、６７・・・・フオトレジス］・バタン
区 −−− 〇 −Ｏ（Ｊ ｌ−Ｎ） ＼ノ
−ノ℃
Φ ＼ユノ
−、ノく い 骸 脈 ■ さ 賊 糎
Claims (7)
- （１）（ａ）半導体基板上に第１の導電性配線よりなる
層を形成する工程と、 （ｂ）ついで前記の第１の導電性配線層を含む基板上に
等方性エッチングにより除去できる層間膜を形成する工
程と、 （ｃ）前記の層間膜に前記の第１の導電性配線に至るス
ルホールを形成する工程と、 （ｄ）前記のスルホール及び層間膜上に第２の導電性配
線を形成する工程と、 （ｅ）前記の層間膜をエッチングにより選択的に除去す
る工程 とを具備することを特徴とする集積回路配線の製作方法
。 - （２）スルホール及び層間膜上に第２の導電性配線を形
成する工程において、スルホールには層間膜上に形成す
る導電性配線とは別の導電性金属を埋込む特許請求の範
囲第１項記載の集積回路配線の製作方法。 - （３）層間膜を選択的に除去する工程において、層間膜
をエッチング速度の異なる２層以上の多層で構成し、少
なくとも最下層の層間膜を残して、それ以外の層間膜の
全て或は一部を選択的に除去することを特徴とする特許
請求の範囲第１項記載の集積回路配線の製作方法。 - （４）スルホールを形成する工程において、適度な間隔
で少くとも２つ以上のスルホールを形成することを特徴
とする特許請求の範囲第１項記載の集積回路配線の製作
方法。 - （５）層間膜を選択的に除去する工程において、配線下
の層間膜の一部を残留させることを特徴とする特許請求
の範囲第１項または第３項記載の集積回路配線の製作方
法。 - （６）（ａ）半導体基板上に第１の導電性配線よりなる
層を形成する工程と、 （ｂ）ついで前記の第１の導電性配線層を含む基板上に
等方性エッチングにより除去できる層間膜を形成する工
程と、 （ｃ）前記の層間膜に前記の第１の導電性配線に至るス
ルホールを形成する工程と、 （ｄ）前記のスルホール及び層間膜上に第２の導電性配
線を形成する工程と、 （ｅ）前記の層間膜をエッチングにより選択的に除去す
る工程と （ｆ）前記層間膜を除去した後、低誘電率の絶縁物で前
記第１の導電性配線を埋込む工程 とを具備することを特徴とする集積回路配線の製作方法
。 - （７）層間膜として、窒化シリコン、シリコンオキシナ
イトライド、リンガラス、ポリイミドのいずれかが用い
られることを特徴とする特許請求の範囲第１項、第２項
、第３項、第４項、第５項または第６項記載の集積回路
配線の製作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18042885A JPS6240744A (ja) | 1985-08-19 | 1985-08-19 | 集積回路配線の製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18042885A JPS6240744A (ja) | 1985-08-19 | 1985-08-19 | 集積回路配線の製作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240744A true JPS6240744A (ja) | 1987-02-21 |
Family
ID=16083080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18042885A Pending JPS6240744A (ja) | 1985-08-19 | 1985-08-19 | 集積回路配線の製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264243A (ja) * | 1988-04-14 | 1989-10-20 | Nec Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6088444A (ja) * | 1983-10-21 | 1985-05-18 | Nec Corp | 立体配線の形成方法 |
| JPS61133645A (ja) * | 1984-12-04 | 1986-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-08-19 JP JP18042885A patent/JPS6240744A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6088444A (ja) * | 1983-10-21 | 1985-05-18 | Nec Corp | 立体配線の形成方法 |
| JPS61133645A (ja) * | 1984-12-04 | 1986-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264243A (ja) * | 1988-04-14 | 1989-10-20 | Nec Corp | 半導体装置の製造方法 |
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