JPH0447979B2 - - Google Patents
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- JPH0447979B2 JPH0447979B2 JP20641383A JP20641383A JPH0447979B2 JP H0447979 B2 JPH0447979 B2 JP H0447979B2 JP 20641383 A JP20641383 A JP 20641383A JP 20641383 A JP20641383 A JP 20641383A JP H0447979 B2 JPH0447979 B2 JP H0447979B2
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- 239000004065 semiconductor Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010408 film Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係る。
通常の半導体装置はトランジスタ等の機能素子
およびこれらの機能素子を結合するための導電線
が平面的に集積されている。この平面的な広がり
を持つ半導体装置を複数個重ね合せることによ
り、立体的な広がりを持つ半導体装置へ拡張すれ
ば、実装密度が向上するばかりでなく、機能の拡
大、信号処理速度の向上等、優れた効果が発揮さ
れる。本発明は機能素子、これらを接続するため
の水平配線、および該半導体装置が複数層積層さ
れる場合異なる層の半導体装置に集積化された機
能素子を有機的に接続するための垂直配線、を有
する半導体装置の製造方法に関する。
およびこれらの機能素子を結合するための導電線
が平面的に集積されている。この平面的な広がり
を持つ半導体装置を複数個重ね合せることによ
り、立体的な広がりを持つ半導体装置へ拡張すれ
ば、実装密度が向上するばかりでなく、機能の拡
大、信号処理速度の向上等、優れた効果が発揮さ
れる。本発明は機能素子、これらを接続するため
の水平配線、および該半導体装置が複数層積層さ
れる場合異なる層の半導体装置に集積化された機
能素子を有機的に接続するための垂直配線、を有
する半導体装置の製造方法に関する。
本発明によれば半導体基板上に第１の絶縁層を
介して形成された半導体層を用いて、トランジス
タ等の機能素子を作成し、機能素子を含む全面に
第２の絶縁層を形成した後、第２の絶縁層、第１
の絶縁層および半導体基板の一部を貫ぬく第１の
開口部分を機能素子が形成されている部分以外の
場所に複数個設け、第１の開口部分の内部でかつ
露出した半導体基板の表面に第３の絶縁層を形成
し、次に第１の開口部分の内部に導電性材料を埋
め込んで、第１の垂直配線を作成し、この後機能
素子と機能素子との間および機能素子と所望の第
１の垂直配線との間をそれぞれ電気的に接続する
水平配線を形成し、次に全面を第４の絶縁層でお
おつた後、該第４の絶縁層の一部を除去して、水
平配線あるいは水平配線と接続しない第１の垂直
配線に到達する第２の開口部分を設け、第２の開
口部分の内部に導電性材料を埋め込み、前記水平
配線あるいは前記垂直配線と電気的に接続すると
ともに、第２の開口部分の上でかつ第４の絶縁層
の表面より上部に出たバンプを有する第２の垂直
配線を形成することを特徴とする半導体装置の製
造方法が得られる。
介して形成された半導体層を用いて、トランジス
タ等の機能素子を作成し、機能素子を含む全面に
第２の絶縁層を形成した後、第２の絶縁層、第１
の絶縁層および半導体基板の一部を貫ぬく第１の
開口部分を機能素子が形成されている部分以外の
場所に複数個設け、第１の開口部分の内部でかつ
露出した半導体基板の表面に第３の絶縁層を形成
し、次に第１の開口部分の内部に導電性材料を埋
め込んで、第１の垂直配線を作成し、この後機能
素子と機能素子との間および機能素子と所望の第
１の垂直配線との間をそれぞれ電気的に接続する
水平配線を形成し、次に全面を第４の絶縁層でお
おつた後、該第４の絶縁層の一部を除去して、水
平配線あるいは水平配線と接続しない第１の垂直
配線に到達する第２の開口部分を設け、第２の開
口部分の内部に導電性材料を埋め込み、前記水平
配線あるいは前記垂直配線と電気的に接続すると
ともに、第２の開口部分の上でかつ第４の絶縁層
の表面より上部に出たバンプを有する第２の垂直
配線を形成することを特徴とする半導体装置の製
造方法が得られる。
さらに本発明によれば、半導体基板上に第１の
絶縁層を介して形成された半導体層を用いて、ト
ランジスタ等の機能素子を作成し、機能素子を含
む全面に第２の絶縁層を形成した後、第２の絶縁
層、第１の絶縁層および半導体基板の一部を貫ぬ
く第１の開口部分を機能素子が形成されている部
分以外の場所に複数個設け、第１の開口部分の内
部でかつ露出した半導体基板の表面に第３の絶縁
層を形成し、次に第１の開口部分の内部に導電性
材料を埋め込んで、第１の垂直配線を作成し、こ
の後機能素子と機能素子との間および機能素子と
第１の垂直配線との間をそれぞれ電気的に接続す
る水平配線を形成し、次に全面を第４の絶縁層で
おおつた後、該第４の絶縁層の一部を除去して、
水平配線あるいは水平配線と接続しない第１の垂
直配線に到達する第２の開口部分を設け、第２の
開口部分の内部に導電性材料を埋め込み、前記水
平配線あるいは前記垂直配線と電気的に接続する
とともに、第２の開口部分の上でかつ第４の絶縁
層の表面より上部に出たバンプを有する第２の垂
直配線を形成し、次に半導体基板おおよび第３の
絶縁層を除去し、第１の垂直配線の一部を露出さ
せることを特徴とする半導体装置の製造方法が得
られる。
絶縁層を介して形成された半導体層を用いて、ト
ランジスタ等の機能素子を作成し、機能素子を含
む全面に第２の絶縁層を形成した後、第２の絶縁
層、第１の絶縁層および半導体基板の一部を貫ぬ
く第１の開口部分を機能素子が形成されている部
分以外の場所に複数個設け、第１の開口部分の内
部でかつ露出した半導体基板の表面に第３の絶縁
層を形成し、次に第１の開口部分の内部に導電性
材料を埋め込んで、第１の垂直配線を作成し、こ
の後機能素子と機能素子との間および機能素子と
第１の垂直配線との間をそれぞれ電気的に接続す
る水平配線を形成し、次に全面を第４の絶縁層で
おおつた後、該第４の絶縁層の一部を除去して、
水平配線あるいは水平配線と接続しない第１の垂
直配線に到達する第２の開口部分を設け、第２の
開口部分の内部に導電性材料を埋め込み、前記水
平配線あるいは前記垂直配線と電気的に接続する
とともに、第２の開口部分の上でかつ第４の絶縁
層の表面より上部に出たバンプを有する第２の垂
直配線を形成し、次に半導体基板おおよび第３の
絶縁層を除去し、第１の垂直配線の一部を露出さ
せることを特徴とする半導体装置の製造方法が得
られる。
以下図面を用いて本発明を詳細に説明する。第
１図から第６図は本発明による半導体装置の製造
方法を工程順に示したものである。第１図におい
て、１は半導体基板、２は第１の絶縁層、３は半
導体層である。なお半導体層３がシリコン（Si）
の場合、通常第１図の半導体構造はSOI（Silicon
on Insulator）と呼ばれている。さらに詳しくは
厚さ300ミクロンないし400ミクロンの単結晶Si基
板１上に、熱酸化あるいは気相成長（CVD）技
術で厚さ約１ミクロンの二酸化シリコン（SiO2）
膜２を形成する。次にCVD技術等で厚さ約5000
Åのポリシリコン層をSiO2上に堆積し、該ポリ
シリコンをレーザビーム、電子ビームあるいは高
温のカーボンヒータ等で溶解し、再結晶化すれ
ば、単結晶Si膜３が得られる。
１図から第６図は本発明による半導体装置の製造
方法を工程順に示したものである。第１図におい
て、１は半導体基板、２は第１の絶縁層、３は半
導体層である。なお半導体層３がシリコン（Si）
の場合、通常第１図の半導体構造はSOI（Silicon
on Insulator）と呼ばれている。さらに詳しくは
厚さ300ミクロンないし400ミクロンの単結晶Si基
板１上に、熱酸化あるいは気相成長（CVD）技
術で厚さ約１ミクロンの二酸化シリコン（SiO2）
膜２を形成する。次にCVD技術等で厚さ約5000
Åのポリシリコン層をSiO2上に堆積し、該ポリ
シリコンをレーザビーム、電子ビームあるいは高
温のカーボンヒータ等で溶解し、再結晶化すれ
ば、単結晶Si膜３が得られる。
第２図は、第１図に示したSOIと周知の集積回
路製造プロセスを用い、トランジスタ等の機能素
子を作成した状態の模式図である。４，５，６は
それぞれMOSFETの拡散層（ドレイン、ソー
ス）、チヤネル領域、ゲート電極である。この例
ではMOSFETは第１図に示した半導体層３に形
成されている。次にCVD法等を用い第２の絶縁
層７、例えば、厚さ約１ミクロンのSiO2層を形
成する。この時、該第２の絶縁層の表面をRFバ
イアススパツタ法あるいはオルガノシリカを溶媒
に溶かした溶液をスピン塗布する等の方法で平坦
化すれば、後続の製造プロセスが容易になる上、
導電線の断線防止に有利である。次に破線８で示
す部分を周知の写真食刻技術とエツチング技術に
より除去し、第１の開口部分９を設ける。開口部
分の形状は、例えば、直径が10ミクロン程度の円
形あるいは１辺が10ミクロン程度の正方形などで
ある。またSi基板部分の深さは約１ミクロンない
し２ミクロンである。なおこの第１の開口部分９
は後述する垂直配線に利用する。
路製造プロセスを用い、トランジスタ等の機能素
子を作成した状態の模式図である。４，５，６は
それぞれMOSFETの拡散層（ドレイン、ソー
ス）、チヤネル領域、ゲート電極である。この例
ではMOSFETは第１図に示した半導体層３に形
成されている。次にCVD法等を用い第２の絶縁
層７、例えば、厚さ約１ミクロンのSiO2層を形
成する。この時、該第２の絶縁層の表面をRFバ
イアススパツタ法あるいはオルガノシリカを溶媒
に溶かした溶液をスピン塗布する等の方法で平坦
化すれば、後続の製造プロセスが容易になる上、
導電線の断線防止に有利である。次に破線８で示
す部分を周知の写真食刻技術とエツチング技術に
より除去し、第１の開口部分９を設ける。開口部
分の形状は、例えば、直径が10ミクロン程度の円
形あるいは１辺が10ミクロン程度の正方形などで
ある。またSi基板部分の深さは約１ミクロンない
し２ミクロンである。なおこの第１の開口部分９
は後述する垂直配線に利用する。
次に露出した半導体基板１の表面１０（第２
図）に、第３図に示すように第３の絶縁層１１を
形成する。半導体基板１がSiの場合、温度が980
℃の水蒸気雰囲気中で約30分間酸化すれば、露出
したSi基板１０の表面に約2000ÅのSiO2膜１１
が形成される。またCVD法によつても該第３の
絶縁膜１１を形成することもできる。
図）に、第３図に示すように第３の絶縁層１１を
形成する。半導体基板１がSiの場合、温度が980
℃の水蒸気雰囲気中で約30分間酸化すれば、露出
したSi基板１０の表面に約2000ÅのSiO2膜１１
が形成される。またCVD法によつても該第３の
絶縁膜１１を形成することもできる。
次に導電性材料を第３図の開口部分９に埋め込
み、第４図に示すように、第１の垂直配線１２を
形成する。具体的な例として、まず第３図の状態
において、スパツタ法、CVD法等により第２の
絶縁膜７および開口部分９を含む全面にアルミニ
ユーム（Al）などの導電性薄膜を形成する。膜
厚は第１の開口部分９の深さと同程度とする。次
に全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。こ
の膜は開口部上に厚く形成されているから、開口
部にのみ膜が残る。次にこの膜をマスクにしてウ
エツトエツチングする。このようにして導電性膜
を該開口部分９にのみ残し、他の部分を除去すれ
ば、第１の垂直配線１２が形成される。
み、第４図に示すように、第１の垂直配線１２を
形成する。具体的な例として、まず第３図の状態
において、スパツタ法、CVD法等により第２の
絶縁膜７および開口部分９を含む全面にアルミニ
ユーム（Al）などの導電性薄膜を形成する。膜
厚は第１の開口部分９の深さと同程度とする。次
に全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。こ
の膜は開口部上に厚く形成されているから、開口
部にのみ膜が残る。次にこの膜をマスクにしてウ
エツトエツチングする。このようにして導電性膜
を該開口部分９にのみ残し、他の部分を除去すれ
ば、第１の垂直配線１２が形成される。
次に第５図に示すように、周知の半導体装置の
製造方法を用い、Al等の水平配線１３を形成し、
機能素子間、第１の垂直配線１２と機能素子間を
接続する。なおよく知られたAlの２層配線の製
造工程と同様に、該第１の垂直配線１２と該水平
配線１３間の導電性を良好に保つため、該水平配
線１３を形成する以前に、該第１の垂直配線１２
の表面に形成される絶縁被膜（例えば、第１の垂
直配線がAlの場合、アルミナなどがAlの表面に
形成される場合がある）をあらかじめ軽くエツチ
ングするなどして除去しておく必要がある、次に
第２の絶縁層７と同様な方法により、厚さ0.5ミ
クロン程度の第４の絶縁層１４を形成し、所望の
位置に第３図に示した第１の開口部分９と同様な
方法により、第２の開口部分１５を設ける。
製造方法を用い、Al等の水平配線１３を形成し、
機能素子間、第１の垂直配線１２と機能素子間を
接続する。なおよく知られたAlの２層配線の製
造工程と同様に、該第１の垂直配線１２と該水平
配線１３間の導電性を良好に保つため、該水平配
線１３を形成する以前に、該第１の垂直配線１２
の表面に形成される絶縁被膜（例えば、第１の垂
直配線がAlの場合、アルミナなどがAlの表面に
形成される場合がある）をあらかじめ軽くエツチ
ングするなどして除去しておく必要がある、次に
第２の絶縁層７と同様な方法により、厚さ0.5ミ
クロン程度の第４の絶縁層１４を形成し、所望の
位置に第３図に示した第１の開口部分９と同様な
方法により、第２の開口部分１５を設ける。
開口後、導電性材料を該第４の絶縁層１４およ
び第２の開口部分１５を含む全面に形成する。次
に第６図に示すように、バンプ部分１６ａを含む
第２の垂直配線１６を残し、他の部分を写真食刻
技術およびエツチング技術により除去する。この
場合も、露出した水平配線１３の表面に形成され
る絶縁膜をあらかじめ除去した後、第２の垂直配
線１６用の導電材料として、例えば、金（Au）
をスパツタ法などで蒸着し、該水平配線１３と該
第２の垂直配線１６の導電性を十分高めておくこ
とが重要である。なお上記では第２の開口部分の
深さが0.5ミクロン程度の浅い場合について述べ
たが、該第４の絶縁膜１４の膜厚が、例えば、２
ミクロン等厚い場合、第１の垂直配線と同様な製
造方法で、第２の開口部分１５にのみ第２の垂直
配線１６ｂを埋め込み、次にあらためて、別の導
電性材料を用いてバンプ部分１６ａのみ形成して
もかまわない。
び第２の開口部分１５を含む全面に形成する。次
に第６図に示すように、バンプ部分１６ａを含む
第２の垂直配線１６を残し、他の部分を写真食刻
技術およびエツチング技術により除去する。この
場合も、露出した水平配線１３の表面に形成され
る絶縁膜をあらかじめ除去した後、第２の垂直配
線１６用の導電材料として、例えば、金（Au）
をスパツタ法などで蒸着し、該水平配線１３と該
第２の垂直配線１６の導電性を十分高めておくこ
とが重要である。なお上記では第２の開口部分の
深さが0.5ミクロン程度の浅い場合について述べ
たが、該第４の絶縁膜１４の膜厚が、例えば、２
ミクロン等厚い場合、第１の垂直配線と同様な製
造方法で、第２の開口部分１５にのみ第２の垂直
配線１６ｂを埋め込み、次にあらためて、別の導
電性材料を用いてバンプ部分１６ａのみ形成して
もかまわない。
第７図に本発明の製造方法により作成された半
導体装置を複数個積層して得られた立体的な広が
りを持つ多層の半導体装置を示す。ここでは一例
として２個の半導体装置を積層した例を示す。な
お、ここで示す各要素が第１図から第６図に示し
た各要素と同一の場合、第１図から第６図で用い
た番号をそのまま用い、その説明を省く。１０１
は第１層の半導体装置で、第６図と同様の構造を
示している。１０２は第２層の半導体装置で、第
６図と異なる点は第６図に示した半導体基板１お
よび第３の絶縁層１１が除去されている点であ
る。なお該半導体基板１および第３の絶縁層１１
の除去については後述する。
導体装置を複数個積層して得られた立体的な広が
りを持つ多層の半導体装置を示す。ここでは一例
として２個の半導体装置を積層した例を示す。な
お、ここで示す各要素が第１図から第６図に示し
た各要素と同一の場合、第１図から第６図で用い
た番号をそのまま用い、その説明を省く。１０１
は第１層の半導体装置で、第６図と同様の構造を
示している。１０２は第２層の半導体装置で、第
６図と異なる点は第６図に示した半導体基板１お
よび第３の絶縁層１１が除去されている点であ
る。なお該半導体基板１および第３の絶縁層１１
の除去については後述する。
同図から明らかなように、第一層目の半導体装
置１０１と第２層目の半導体装置１０２は、例え
ば、拡散溶接などにより接続された第１層目の半
導体装置１０１の第２の垂直配線１６と第２層目
の半導体装置１０２の第１の垂直配線１２を介し
て互いに接続されている。第２層目の半導体装置
１０２の上へ第３層目、第４層目、……と半導体
装置を積層し、各層の第１および第２の垂直配線
を接続すれば、さらに拡張された多層の半導体装
置が実現される。
置１０１と第２層目の半導体装置１０２は、例え
ば、拡散溶接などにより接続された第１層目の半
導体装置１０１の第２の垂直配線１６と第２層目
の半導体装置１０２の第１の垂直配線１２を介し
て互いに接続されている。第２層目の半導体装置
１０２の上へ第３層目、第４層目、……と半導体
装置を積層し、各層の第１および第２の垂直配線
を接続すれば、さらに拡張された多層の半導体装
置が実現される。
なお第２層目以上に用いる半導体装置に対して
は第６図に示す半導体基板１と第３の絶縁層１１
を除去し、第１の垂直配線１２の一部を露出させ
る必要がある。まず半導体基板１のバンプ部分１
６ａがある側を接着剤を用いて石英板等の支持基
板にはりつける。半導体基板１がSiの場合、 HNO3：HF：CH3COOHの割合いが５：３：３
のエツチヤントを用いることにより容易に除去で
きる。この場合、第１の絶縁層２と第３の絶縁層
１１がエツチングのストツパとして働くから、こ
れらの絶縁層をこえてエツチングは急速には進行
しない。次に第１の垂直配線１２を露出するため
に第３の絶縁層１１を除去する。該第３の絶縁層
が、例えばSiO2の場合、緩衝フツ酸（フツ酸と
フツ化アンモニウムの混合液）を用いることによ
り、該第３の絶縁膜１１を除去することができ
る。
は第６図に示す半導体基板１と第３の絶縁層１１
を除去し、第１の垂直配線１２の一部を露出させ
る必要がある。まず半導体基板１のバンプ部分１
６ａがある側を接着剤を用いて石英板等の支持基
板にはりつける。半導体基板１がSiの場合、 HNO3：HF：CH3COOHの割合いが５：３：３
のエツチヤントを用いることにより容易に除去で
きる。この場合、第１の絶縁層２と第３の絶縁層
１１がエツチングのストツパとして働くから、こ
れらの絶縁層をこえてエツチングは急速には進行
しない。次に第１の垂直配線１２を露出するため
に第３の絶縁層１１を除去する。該第３の絶縁層
が、例えばSiO2の場合、緩衝フツ酸（フツ酸と
フツ化アンモニウムの混合液）を用いることによ
り、該第３の絶縁膜１１を除去することができ
る。
以上、多層半導体装置を形成する各種の半導体
装置の製造方法を述べた。本発明によれば、平面
的な広がりのみならず立体的な広がりを持つ半導
体装置が実現させるから、実装密度の向上、機能
の拡大、信号処理能力の向上など優れた効果が得
られる。
装置の製造方法を述べた。本発明によれば、平面
的な広がりのみならず立体的な広がりを持つ半導
体装置が実現させるから、実装密度の向上、機能
の拡大、信号処理能力の向上など優れた効果が得
られる。
なお上記説明は一例を述べたもので、大きさ
（サイズ）、材料、製造手順等は本発明の効果が発
揮できれば、上記に限定されることはない。また
一層の導電性水平配線についてのみ述べたが、多
層にも拡張される。機能素子として、MOSFET
を例にあげたが、バイポーラトランジスタ、コン
デンサ、抵抗素子等いかなる素子を含んでいても
よい。
（サイズ）、材料、製造手順等は本発明の効果が発
揮できれば、上記に限定されることはない。また
一層の導電性水平配線についてのみ述べたが、多
層にも拡張される。機能素子として、MOSFET
を例にあげたが、バイポーラトランジスタ、コン
デンサ、抵抗素子等いかなる素子を含んでいても
よい。
また前記の説明では同じ層の中で垂直配線と水
平配線とをすべて接続するとして説明したが、必
要に応じて水平配線と接続しない垂直配線があつ
てもよい。即ちこの垂直配線はその属する層の上
と下の層を接続するスルーホールの役割を果た
す。
平配線とをすべて接続するとして説明したが、必
要に応じて水平配線と接続しない垂直配線があつ
てもよい。即ちこの垂直配線はその属する層の上
と下の層を接続するスルーホールの役割を果た
す。
第１図から第６図は本発明の半導体装置の製造
工程を示すための模式図である。１は半導体基
板、２は第１の絶縁膜、３は半導体層、４，５，
６はそれぞれMOSFETの拡散層、チヤネル領
域、ゲート電極、７は第２の絶縁層、９は第１の
開口部分、１０は半導体基板１の表面、１１は第
３の絶縁層、１２は第１の垂直配線、１３は水平
配線、１４は第４の絶縁層、１６は第２の垂直配
線である。 第７図は本発明の製造方法を用いて作成された
半導体装置を複数個積層して得られる多層の半導
体装置の断面図である。１０１は第１層目の半導
体装置、１０２は第２層目の半導体装置である。
工程を示すための模式図である。１は半導体基
板、２は第１の絶縁膜、３は半導体層、４，５，
６はそれぞれMOSFETの拡散層、チヤネル領
域、ゲート電極、７は第２の絶縁層、９は第１の
開口部分、１０は半導体基板１の表面、１１は第
３の絶縁層、１２は第１の垂直配線、１３は水平
配線、１４は第４の絶縁層、１６は第２の垂直配
線である。 第７図は本発明の製造方法を用いて作成された
半導体装置を複数個積層して得られる多層の半導
体装置の断面図である。１０１は第１層目の半導
体装置、１０２は第２層目の半導体装置である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の絶縁層を介して形成さ
れた半導体層を用いて、トランジスタ等の機能素
子を作成し、機能素子を含む全面に第２の絶縁層
を形成した後、第２の絶縁層、第１の絶縁層およ
び半導体基板の一部を貫ぬく第１の開口部分を機
能素子が形成されている部分以外の場所に複数個
設け、第１の開口部分の内部でかつ露出した半導
体基板の表面に第３の絶縁層を形成し、次に第１
の開口部分の内部に導電性材料を埋め込んで、第
１の垂直配線を作成し、この後機能素子と機能素
子との間および機能素子と所望の第１の垂直配線
との間をそれぞれ電気的に接続する水平配線を形
成し、次に全面を第４の絶縁層でおおつた後、該
第４の絶縁層の一部を除去して、水平配線あるい
は水平配線と接続しない第１の垂直配線に到達す
る第２の開口部分を設け、第２の開口部分の内部
に導電性材料を埋め込み、前記水平配線あるいは
前記垂直配線と電気的に接続するとともに、第２
の開口部分の上でかつ第４の絶縁層の表面より上
部に出たバンプを有する第２の垂直配線を形成す
ることを特徴とする半導体装置の製造方法。 ２ 半導体基板上に第１の絶縁層を介して形成さ
れた半導体層を用いて、トランジスタ等の機能素
子を作成し、機能素子を含む全面に第２の絶縁層
を形成した後、第２の絶縁層、第１の絶縁層およ
び半導体基板の一部を貫ぬく第１の開口部分を機
能素子が形成されている部分以外の場所に複数個
設け、第１の開口部分の内部でかつ露出した半導
体基板の表面に第３の絶縁層を形成し、次に第１
の開口部分の内部に導電性材料を埋め込んで、第
１の垂直配線を作成し、この後機能素子と機能素
子との間および機能素子と所望の第１の垂直配線
との間をそれぞれ電気的に接続する水平配線を形
成し、次に全面を第４の絶縁層でおおつた後、該
第４の絶縁層の一部を除去して、水平配線あるい
は水平配線と接続しない第１の垂直配線に到達す
る第２の開口部分を設け、第２の開口部分の内部
に導電性材料を埋め込み、前記水平配線あるいは
前記垂直配線と電気的に接続するとともに、第２
の開口部分の上でかつ第４の絶縁層の表面より上
部に出たバンプを有する第２の垂直配線を形成
し、次に半導体基板および第３の絶縁層を除去
し、第１の垂直配線の一部を露出させることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641383A JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641383A JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098654A JPS6098654A (ja) | 1985-06-01 |
| JPH0447979B2 true JPH0447979B2 (ja) | 1992-08-05 |
Family
ID=16522951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20641383A Granted JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098654A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215834A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | 多層配線 |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
| US6809421B1 (en) | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| JP4110390B2 (ja) * | 2002-03-19 | 2008-07-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2004342990A (ja) | 2003-05-19 | 2004-12-02 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP5526529B2 (ja) * | 2008-11-18 | 2014-06-18 | 株式会社ニコン | 積層半導体装置及び積層半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP20641383A patent/JPS6098654A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6098654A (ja) | 1985-06-01 |
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