JPS6034034A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6034034A JPS6034034A JP14255383A JP14255383A JPS6034034A JP S6034034 A JPS6034034 A JP S6034034A JP 14255383 A JP14255383 A JP 14255383A JP 14255383 A JP14255383 A JP 14255383A JP S6034034 A JPS6034034 A JP S6034034A
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- JP
- Japan
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- layer
- grooves
- film
- films
- substrate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係り、詳しくは半導体基板表面
に設けられた溝を絶縁物乃至誘電体材料で充填し、半導
体素子間の電気的絶縁分離溝として用いる半導体装置に
関する。
に設けられた溝を絶縁物乃至誘電体材料で充填し、半導
体素子間の電気的絶縁分離溝として用いる半導体装置に
関する。
高集積・高速ＬＳＩを実現する絶縁分離方法として、半
導体基板表面に溝を設け、上記溝に絶縁物や誘電体材料
を充填して、この溝を素子分離溝として用いる方法があ
る。ところが、この方法では、溝幅を一定として、素子
の平坦化を行なうため、能動領域と配線領域の絶縁膜厚
が同一となり、配線領域の容量が増大し、回路の動作速
度が遅くなる、といった欠点があった。
導体基板表面に溝を設け、上記溝に絶縁物や誘電体材料
を充填して、この溝を素子分離溝として用いる方法があ
る。ところが、この方法では、溝幅を一定として、素子
の平坦化を行なうため、能動領域と配線領域の絶縁膜厚
が同一となり、配線領域の容量が増大し、回路の動作速
度が遅くなる、といった欠点があった。
本発明の目的は、上記従来技術の欠点を除去し、簡単な
プロセスで、配線領域の絶縁膜を厚くして、配線容量を
小さくすることのできる半導体装置を提供することにあ
る。
プロセスで、配線領域の絶縁膜を厚くして、配線容量を
小さくすることのできる半導体装置を提供することにあ
る。
上記目的を達成するために、本発明は、半導体基板表Ｗ
＝設けた素子分離溝と、配線領域に設けた厚い絶縁膜を
併用する。厚い絶縁膜の形成法としては、通常の選択酸
化法を用いた。また配線領域の大部分の面積に厚い絶縁
膜を設けるために、バードビークの先端から素子分離溝
間に存在する配線領域にも比較的厚い絶縁膜を設けた。
＝設けた素子分離溝と、配線領域に設けた厚い絶縁膜を
併用する。厚い絶縁膜の形成法としては、通常の選択酸
化法を用いた。また配線領域の大部分の面積に厚い絶縁
膜を設けるために、バードビークの先端から素子分離溝
間に存在する配線領域にも比較的厚い絶縁膜を設けた。
以下、バイポーラ集積回路の製造方法に関する本発明の
一実施例を用いて本発明の詳細な説明する。
一実施例を用いて本発明の詳細な説明する。
第１図圧水すように１百方位（１００）面を有するＳｉ
基板１上に、コレクタ埋込層２を形成し、さらにＳＬエ
ピタキシャル層３（厚さ約１μｍ）を設け、上記エピタ
キシャル層３の表面を酸化して５ｊ０２４を形成し、さ
らにＳ：Ｏｘ４上に５ｉ３Ｎ４５を堆積する。次に、通
常のホトエツチング法を用いて厚い酸化膜を形成すべき
領域の５ｊ３Ｎ４５を除去し、高圧酸化法を用いて約１
μｍの５ｊ０２４を設け、再び８１３Ｎ４５を堆積する
（第２図）。
基板１上に、コレクタ埋込層２を形成し、さらにＳＬエ
ピタキシャル層３（厚さ約１μｍ）を設け、上記エピタ
キシャル層３の表面を酸化して５ｊ０２４を形成し、さ
らにＳ：Ｏｘ４上に５ｉ３Ｎ４５を堆積する。次に、通
常のホトエツチング法を用いて厚い酸化膜を形成すべき
領域の５ｊ３Ｎ４５を除去し、高圧酸化法を用いて約１
μｍの５ｊ０２４を設け、再び８１３Ｎ４５を堆積する
（第２図）。
次に、ホトエツチング法を用いて、素子領域以外の５１
３Ｎ４５を除去し、再びホトエツチング法を適用して、
素子間分離溝上の５ｆ０２４を除去し、開孔６を設ける
（第３図）。次に、周知の反応性イオンエツチング法な
どを用いて、８１基板１に垂直でコレクタ埋込層２を貫
通する素子分離溝７を形成する（第４図）。次に、ＨＦ
系のエツチング液を用いて５ｉ０２４をエツチング後、
再び熱酸化法を用いて５ＩＯｚ８（厚さ約０．５μｍ）
を形成する。この時５ｉ３Ｎ４５直下の５ｊ（ｈ５膜厚
は約０．１μｍ、また、ＬＯＣＯ８領域のＳｊＯ＊４膜
厚は約１．０μｍである（第５図）。
３Ｎ４５を除去し、再びホトエツチング法を適用して、
素子間分離溝上の５ｆ０２４を除去し、開孔６を設ける
（第３図）。次に、周知の反応性イオンエツチング法な
どを用いて、８１基板１に垂直でコレクタ埋込層２を貫
通する素子分離溝７を形成する（第４図）。次に、ＨＦ
系のエツチング液を用いて５ｉ０２４をエツチング後、
再び熱酸化法を用いて５ＩＯｚ８（厚さ約０．５μｍ）
を形成する。この時５ｉ３Ｎ４５直下の５ｊ（ｈ５膜厚
は約０．１μｍ、また、ＬＯＣＯ８領域のＳｊＯ＊４膜
厚は約１．０μｍである（第５図）。
次に、ＣＶＤ法を用いて多結晶５ｉｘｏを堆積して溝を
充填する（第６図）。さらに、等方性エツチングを用い
て８ｉ３Ｎ４５が露出するまで、上記多結晶５ｒｘｏを
エッチバックして、表面の平坦化を行なう（第７図）。
充填する（第６図）。さらに、等方性エツチングを用い
て８ｉ３Ｎ４５が露出するまで、上記多結晶５ｒｘｏを
エッチバックして、表面の平坦化を行なう（第７図）。
次に、多結晶５ｉｌＯの表面を酸化して５ＩＣｈＢを設
けた後、８１ ｓ Ｎ４５を除去して溝の内面にのみ５
ｉｓＮ４５を残し、再び全面にＳｉ、Ｎ４５を堆積して
、素子分離工程を完了する（第８図）。
けた後、８１ ｓ Ｎ４５を除去して溝の内面にのみ５
ｉｓＮ４５を残し、再び全面にＳｉ、Ｎ４５を堆積して
、素子分離工程を完了する（第８図）。
次圧、コレクタ拡散層１３、ベース拡散層１２、エミッ
タ拡散層１１を形成後、パッシベーション膜に開孔し、
ベース電極１４、エミッタ電極１５、コレクタ電極１６
を設けて、トランジスタを作製した（第９図）。
タ拡散層１１を形成後、パッシベーション膜に開孔し、
ベース電極１４、エミッタ電極１５、コレクタ電極１６
を設けて、トランジスタを作製した（第９図）。
本発明を適用して、バイポーラＬＳＩを試作した結果、
素子領域以外に厚い酸化膜ＳｉＯ，４，８が存在するた
めに、配線容量は従来の構造に比較して約１／１０に減
少し、また、回路の動作速度は約６０％高速化できた。
素子領域以外に厚い酸化膜ＳｉＯ，４，８が存在するた
めに、配線容量は従来の構造に比較して約１／１０に減
少し、また、回路の動作速度は約６０％高速化できた。
。
尚、本実施例では、ベース拡散層１２とコレクタ拡散層
１３の間に素子分離溝を設けない構造について述べたが
、第１０図および第１１図に示すように、上記拡散層間
に、厚い酸化膜５ｊ（ｈ４やコレクタ埋込層２を貫通し
ない素子分離溝を設けることも可能である。
１３の間に素子分離溝を設けない構造について述べたが
、第１０図および第１１図に示すように、上記拡散層間
に、厚い酸化膜５ｊ（ｈ４やコレクタ埋込層２を貫通し
ない素子分離溝を設けることも可能である。
また、素子分離溝の埋め込みに、本実施例では多結晶Ｓ
；ｔＯを用いたが、他の絶縁物材料、例えば５ｊＯｉ等
を充填することは、もちろん可能である。
；ｔＯを用いたが、他の絶縁物材料、例えば５ｊＯｉ等
を充填することは、もちろん可能である。
第１図乃至第９図は、本発明の一実施例を示す工程断面
図、第１０図乃至第１１図は、本発明の他の実施例を示
す工程断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
Ｓｉエピタキシャル層、４，８．９・・・５ｊＣｈ層、
５・・・５ｆｓＮ４層、１０・・・多結晶Ｓｉ０第７図 菖 ど 図 冨ｑ図 第１θ図 第１１図
図、第１０図乃至第１１図は、本発明の他の実施例を示
す工程断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
Ｓｉエピタキシャル層、４，８．９・・・５ｊＣｈ層、
５・・・５ｆｓＮ４層、１０・・・多結晶Ｓｉ０第７図 菖 ど 図 冨ｑ図 第１θ図 第１１図
Claims (1)
- １、半導体素子の周辺に形成された素子分離溝と、上記
半導体素子及び上記素子分離溝以外の領域に形成された
厚い酸化膜を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14255383A JPS6034034A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14255383A JPS6034034A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034034A true JPS6034034A (ja) | 1985-02-21 |
Family
ID=15318016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14255383A Pending JPS6034034A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125466A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723239A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59204251A (ja) * | 1983-05-06 | 1984-11-19 | Nec Corp | 小配線容量の半導体装置 |
-
1983
- 1983-08-05 JP JP14255383A patent/JPS6034034A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723239A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59204251A (ja) * | 1983-05-06 | 1984-11-19 | Nec Corp | 小配線容量の半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125466A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 半導体装置の製造方法 |
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