JPS59204251A - 小配線容量の半導体装置 - Google Patents

小配線容量の半導体装置

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Publication number
JPS59204251A
JPS59204251A JP7897583A JP7897583A JPS59204251A JP S59204251 A JPS59204251 A JP S59204251A JP 7897583 A JP7897583 A JP 7897583A JP 7897583 A JP7897583 A JP 7897583A JP S59204251 A JPS59204251 A JP S59204251A
Authority
JP
Japan
Prior art keywords
region
circuit element
isolation region
semiconductor substrate
wiring capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7897583A
Other languages
English (en)
Inventor
Kunio Aomura
青村 國男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS59204251A publication Critical patent/JPS59204251A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路装置に係り、特に集積度を高めるため
に用いられる埋設絶縁物分離構造を有する集積回路装置
に関するものである。
従来、集積回路装置の集積度を高めるために回路素子を
小型化する一方、該回路素子を互に電気的に分離するた
めの分離領域を小面積化する方法が重要になっている。
例えば、良く知られている1つの方法は、シリコン窒化
膜をマスクにして選択的に熱酸化膜をシリコン基体に埋
設形成し、この熱酸化膜を分離領域の一部をして使う方
法である。しかしながら、この方法では1分離領域が始
めのシリコン窒化膜のパターンよりかなり広がることが
知られており、分離領域の小面積化には適当でない。
上記の欠点の改善方法として次の2つの従来例がある。
第1図に示す従来例は分@領域形成方法としてp型シリ
コン基板11上に成長したn型エピタキシャル層13の
表面よりほぼ前記エピタキシャル層の厚さ分だけ構体が
りの少ないシリコンエツチングを行ない、細い溝を形成
したあと、表面を薄い酸化膜14で覆い、さらに溝の部
分には多結晶シリコン16を表面がほぼ平担になる様に
埋め込み、その後その表面を酸化膜17で振い分離領域
内にトランジスタ15を形成したあと、了ルミニウムに
よる配線18. 18’、  18”を行い回路を完成
する。
第2図に他の従来例を示す。分離領域形成方法として前
記例と異なる点は細い溝を形成したあと。
気相成長による咳化物27を埋め込んでいる点である。
以上従来実施例について説明してきたが、従来実施例で
は分離領域の小面積化にのみ重点がおかれていた。即ち
、集積回路装置において他の重要な点である配線容量に
ついては考隠されていない。シリコン窒化膜をマスクに
して選択的に熱酸化膜を形成する方法では、配線と半導
体基体との間には厚い酸化膜があり、配線容量を小さく
することができたが、改善方法の上記2つの従来例では
分離領域の小面積化は達成することができているが、配
線容量に関しては、配線と半導体基体との間の酸化膜1
4.24は従来例では回路素子領域と同時に形成したも
のであるため薄いものである。そのため、配線容量は非
常大きくなり、集積回路装置の回路動作速度を遅くする
という欠点がある。
本発明は上記従来の欠点を改善するための構造を提供す
ることにある。
即ち1本発明は1選択的に設けられた開孔部を有する絶
縁膜で覆われた半導体基体と、該半導体基体表面近傍に
設けられた少なくとも一つの回路素子と、該回路素子を
他の回路素子と電気的に分離するために半導体基体の表
面近傍に埋設し、該回路素子を囲んで設けられた分離領
域と、該分離領域を構成ず乞材料の少なくとも一つが絶
縁物からなる半導体装置において1回路素子領域及び分
離領域以外の少なくとも一部の領域の半導体基体の表面
が1回路素子領域の半導体基体の表面より深く、かつ分
離領域の半導体基体の表面より浅いことを特徴としてい
る。
本発明をよりよく理解する為に、本発明の実施例を用い
て次に説明する。
第3図に本発明の実施例を示す。該実施例は、分離領域
の一部に多結晶シリコン36を用いたものである。即ち
、第1図で説明した従来実施例の改善構造である。配線
38. 38’、  38“の下の絶縁膜厚が領域によ
り異なっているためシリコン基体の表面位置が、回路素
子領域ではAの位置であり1分離領域ではCの位置であ
り、他の領域ではBの位置になっている。これにより配
線とシリコン基体との間の単位面積当りの配線容量は分
離領域が小さく1回路素子領域が大きく、その他の領域
がそれらの中間の値になる。
それ故、従来に比べて配線容量が小さくなり、速度の低
下が少なくなる。尚、その他の領域すべてをBの位置ま
で絶縁膜で覆う必要はなく、配線容量として影響の大き
い部分、例えば配線面積の大きくなる外部接続部(ボン
デング部)、電源供給部、大電流供給部等のみでも充分
に効果はある。
【図面の簡単な説明】
第1図及び第2図は各々従来の半導体装置の断面図、第
3図は本発明の一実施例を示す半導体装置の断面図であ
る、 図中において、  11.13.21.23.31.3
3・・・・・・半導体基体、12,22.32・・・・
・・コレクタ埋込領1或、14.17.24.27.3
4.37.39・・・・・絶縁膜、15.25.35・
・・・・・トランジスタ、16.36・・・・・・多結
晶シリコン% 18.18’、18“、 28.28’
、 28“。 38.38’、38“・・・・・・電極配線、をそれぞ
れ示す。

Claims (1)

    【特許請求の範囲】
  1. 選択的に設けられた開孔部を有する絶縁膜で覆われた半
    導体基体と、該半導体基体表面近傍に設けられた回路素
    子と、該回路素子を囲んで設けられた分離領域と該分離
    領域を44成する材料の少なくとも一つが絶縁物からな
    る半導体装置において、回路素子領域及び分離領域以外
    の少なくとも一部の前記半導体基体の表面が、該回路素
    子領域の半導体基体の表面より深く、かつ分離領域の半
    導体基体の表面より、浅いことを特徴とする半導体装置
JP7897583A 1983-05-06 1983-05-06 小配線容量の半導体装置 Pending JPS59204251A (ja)

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JP7897583A JPS59204251A (ja) 1983-05-06 1983-05-06 小配線容量の半導体装置

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JP7897583A JPS59204251A (ja) 1983-05-06 1983-05-06 小配線容量の半導体装置

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JPS59204251A true JPS59204251A (ja) 1984-11-19

Family

ID=13676896

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Application Number Title Priority Date Filing Date
JP7897583A Pending JPS59204251A (ja) 1983-05-06 1983-05-06 小配線容量の半導体装置

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JP (1) JPS59204251A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034034A (ja) * 1983-08-05 1985-02-21 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
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