JP3133425B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP3133425B2
JP3133425B2 JP03266655A JP26665591A JP3133425B2 JP 3133425 B2 JP3133425 B2 JP 3133425B2 JP 03266655 A JP03266655 A JP 03266655A JP 26665591 A JP26665591 A JP 26665591A JP 3133425 B2 JP3133425 B2 JP 3133425B2
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Inventor
満博 村岡
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山形日本電気株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected

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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法にかかり、特にペレットを分離する領域（以下
スクライブ線領域と称す）の構造に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図４に示
す様にそれぞれのペレット間の境界領域となるスクライ
ブ線領域１には、例えばＰ型またはＮ型の絶縁分離領域
６を形成していた。このため、個々のペレットに分離す
ると、このスクライブ線領域１のペレット表面上はシリ
コンが露出するか、または０．５〜１．０μｍ程度の薄
い表面保護膜８で被覆されている構造となっている。
尚、図４において、半導体基体５の上にエピタキシャル
層４を成長し、ペレットのスクライブ線領域１に囲まれ
た素子形成領域２には選択的に基板（エピタキシャル層
４）に一部埋設する厚い素子分離絶縁膜３が形成されて
いる。７ａ、７ｂ、７ｃは各ペレット（半導体装置）で
あり、ペレットを分離するスクライブ線領域１の中央部
で分離される。
【０００３】
【発明が解決しようとする課題】従来の半導体装置のス
クライブ線領域は、半導体基体と絶縁分離層が同種の不
純物拡散をされたもので形成され電気的に短絡してい
た。また、このペレットを分離するスクライブ線領域に
は表面保護膜のない場合が多く、その為、図５に示すよ
うにボンディングワイヤー９が、ペレット端に接触する
と、裏面部である半導体基体と短絡し特性不良になると
いう問題点があった。また、スクライブ線領域に表面保
護膜を残しても絶縁は十分でない。
【０００４】
【課題を解決するための手段】本発明の特徴は、半導体
基板の周囲がペレットを分離する領域に囲まれ、前記半
導体基板の素子を形成する領域に半導体表面よりも一部
が埋設し上面が前記半導体表面よりも突出している厚い
素子分離絶縁膜を有する半導体装置において、前記ペレ
ットを分離する領域には前記素子分離絶縁膜と同じ態様
の厚い絶縁膜が形成され、前記厚い絶縁膜の前記半導体
表面よりも突出した上面から内部に該厚い絶縁膜を分離
することによりペレットとなっている半導体装置にあ
る。本発明の他の特徴は、半導体基板の周囲がペレット
を分離する領域に囲まれ、前記半導体基板の素子を形成
する領域に選択的酸化法により素子分離絶縁膜を形成す
る半導体装置の製造方法において、前記選択的酸化法に
より前記素子分離絶縁膜を形成する際に前記ペレットを
分離する領域にもペレット分離絶縁膜を形成し、前記ペ
レット分離絶縁膜において個々のペレットに分離する半
導体装置の製造方法にある。
【０００５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
【０００６】図１は本発明の第１の実施例の半導体ウエ
ーハ状態を示す断面図であり、図２は図１を個々のペレ
ット（半導体装置）に切断分離したときの断面図であ
る。半導体基体５上にエピタキシャル層４を成長形成し
て，半導体基板を構成している。それぞれの素子形成領
域２すなわち半導体装置本体はスクライブ線領域１によ
って囲まれている。各素子形成領域２には多数の能動素
子や受動素子またボンディングパッドを含む内部配線が
形成されている。これらの素子は基板に一部埋設する厚
い素子分離絶縁膜３によってたがいに素子分離されてい
る。この厚い絶縁膜３はいわゆるＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）等の方
法により形成された１．５μｍ以上の膜厚の厚い酸化膜
である。また、素子形成領域の周辺部にはＮ型もしくは
Ｐ型の不純物による絶縁分離領域６が形成され、上面に
は全体的に表面保護膜となる絶縁膜８が披着している。
本発明では、素子分離絶縁膜３の形成の際にスクライブ
線領域２にも同様の厚い絶縁膜１３を形成する。このス
クライブ線領域２の中央部１１を切断して個々の半導体
ペレットすなわち半導体装置に分離する。分離方法は、
けがき（スクライブ）を入れてから引延す方法でもダイ
シング法でも良い。個々のペレット領域７ａ、７ｂ、７
ｃごとに分離されたペレットは図２に示す様に、上部周
辺を厚い絶縁膜１３の部分１３Ａによって囲まれたもの
となるから、ペレット端にボンディングワイヤー９が接
触しても内部の半導体装置と不都合な電気的短絡を生じ
ることはない。
【０００７】図３は本発明の第２の実施例を示す断面図
である。図３において図１、図２と同じ機能の箇所は同
一の符号で示している。この第２の実施例では不純物に
よる絶縁分離領域６を省略しており、使用周波数が低
い、または、ＤＣの用途に使用される半導体装置に適用
できる。
【０００８】
【発明の効果】以上説明した様に、本発明は、スクライ
ブ線領域上に厚い絶縁膜層を形成することにより、ペレ
ット個片時にボンディングワイヤーがペレット端に接触
しても、半導体基板とボンディングワイヤーとの絶縁が
完全となり、特性不良にならないという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体ウエハー状態に
おける断面図。
【図２】本発明の第１の実施例の半導体装置の断面図。
【図３】本発明の第２の実施例の半導体装置の断面図。
【図４】従来技術の半導体ウエハー状態における断面
図。
【図５】従来技術の半導体装置の断面図。
【符号の説明】
１ スクライブ線領域 ２ 素子形成領域 ３ 厚い絶縁膜 ４ エピタキシャル層 ５ 半導体基体 ６ 絶縁分離領域 ７ ペレット領域 ８ 表面保護膜 ９ ボンディングワイヤー １１ スクライブ線領域の中央部 １３ スクライブ線領域の厚い絶縁膜

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の周囲がペレットを分離する
    領域に囲まれ、前記半導体基板の素子を形成する領域に
    半導体表面よりも一部が埋設し上面が前記半導体表面よ
    りも突出している厚い素子分離絶縁膜を有する半導体装
    置において、前記ペレットを分離する領域には前記素子
    分離絶縁膜と同じ態様の厚い絶縁膜が形成され、前記厚
    い絶縁膜の前記半導体表面よりも突出した上面から内部
    に該厚い絶縁膜を分離することによりペレットとなって
    いることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板の周囲がペレットを分離する
    領域に囲まれ、前記半導体基板の素子を形成する領域に
    選択的酸化法により素子分離絶縁膜を形成する半導体装
    置の製造方法において、前記選択的酸化法により前記素
    子分離絶縁膜を形成する際に前記ペレットを分離する領
    域にもペレット分離絶縁膜を形成し、前記ペレット分離
    絶縁膜において個々のペレットに分離することを特徴と
    する半導体装置の製造方法。
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