JPS63173360A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63173360A JPS63173360A JP62006684A JP668487A JPS63173360A JP S63173360 A JPS63173360 A JP S63173360A JP 62006684 A JP62006684 A JP 62006684A JP 668487 A JP668487 A JP 668487A JP S63173360 A JPS63173360 A JP S63173360A
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- JP
- Japan
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- layer
- oxide film
- collector
- buried layer
- impurity region
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にプログラム可能な
読出し専用記憶装置に関する。
読出し専用記憶装置に関する。
破壊型のプログラム可能な読出専用記憶装置（以降、Ｐ
ＲＯＭと称す）では、情報の確実な書込みが要求され、
それを達成するなめに書込むべき記憶素子の正確な破壊
が必要となる。
ＲＯＭと称す）では、情報の確実な書込みが要求され、
それを達成するなめに書込むべき記憶素子の正確な破壊
が必要となる。
又、最近では、大規模化、高速化の要求が一層厳しくな
り半導体記憶装置の集積度を一段と高める必要がある。
り半導体記憶装置の集積度を一段と高める必要がある。
従来、ＰＲＯＭは、記憶素子の構造の違いから２種類に
分類される。一方はヒユーズとこれに接続された１つの
ＰＮ接合を記憶素子としてヒユーズを溶断することによ
り情報を書き込むヒユーズ型ＰＲＯＭであり、他方は互
いに逆方向に接続されたＰＮ接合の一方を破壊すること
により情報を書き込む接合破壊型ＰＲＯＭである。
分類される。一方はヒユーズとこれに接続された１つの
ＰＮ接合を記憶素子としてヒユーズを溶断することによ
り情報を書き込むヒユーズ型ＰＲＯＭであり、他方は互
いに逆方向に接続されたＰＮ接合の一方を破壊すること
により情報を書き込む接合破壊型ＰＲＯＭである。
第３図は従来の半導体記憶装置の一例の断面図である。
この従来例は、Ｐ型の半導体基板１表面のＮ＋型高濃度
の埋込層２の上に互いに絶縁分離用の酸化膜５ａ″によ
って仕切られたＮ型低能度エピタキシャル層からなるコ
レクタ層３及び埋込層２に至るコレクタ引出し用のＮ＋
型高濃度の不純物領域５″とを設け、コレクタ層３表面
に順次Ｐ型のベース領域４″及びＮ＋型のエミッタ領域
６″を設け、コンタクト用の窓を開孔した酸化膜５ｂ″
を表面に設け、開孔部上にそれぞれ多結晶シリコン層７
″と＾ｌからなるディジット線８″及びワード線９″と
を設けた構造の接合破壊型のＰＲＯＭである。ここで、
絶縁分離用の酸化膜５ａ″は、通常、埋込層２上のコレ
クタ層３を表面から選択的に酸化して、形成される。
の埋込層２の上に互いに絶縁分離用の酸化膜５ａ″によ
って仕切られたＮ型低能度エピタキシャル層からなるコ
レクタ層３及び埋込層２に至るコレクタ引出し用のＮ＋
型高濃度の不純物領域５″とを設け、コレクタ層３表面
に順次Ｐ型のベース領域４″及びＮ＋型のエミッタ領域
６″を設け、コンタクト用の窓を開孔した酸化膜５ｂ″
を表面に設け、開孔部上にそれぞれ多結晶シリコン層７
″と＾ｌからなるディジット線８″及びワード線９″と
を設けた構造の接合破壊型のＰＲＯＭである。ここで、
絶縁分離用の酸化膜５ａ″は、通常、埋込層２上のコレ
クタ層３を表面から選択的に酸化して、形成される。
この従来例のＰＲＯＭに情報を書込むには、書込みをす
るメモリセルのエミッタ・ベース間に逆方向の電流を流
し、多結晶シリコン層７″及びエミッタ領域６″に人！
とＳｉとの共晶体からなるアロイスパイクを形成してエ
ミッタ・ベース接合を破壊する。
るメモリセルのエミッタ・ベース間に逆方向の電流を流
し、多結晶シリコン層７″及びエミッタ領域６″に人！
とＳｉとの共晶体からなるアロイスパイクを形成してエ
ミッタ・ベース接合を破壊する。
上述した従来の半導体記憶装置では、絶縁分離用の酸化
膜５ａ″を、コレクタ層３とコレクタ引出用の不純物領
域５″との間に、表面からの選択酸化等により形成する
ので、その部分の面積が大きくなり素子の微細化による
記憶密度の向上を阻害するという欠点がある。
膜５ａ″を、コレクタ層３とコレクタ引出用の不純物領
域５″との間に、表面からの選択酸化等により形成する
ので、その部分の面積が大きくなり素子の微細化による
記憶密度の向上を阻害するという欠点がある。
又、この従来例のような絶縁分離用の酸化膜５ａ″は、
表面からの厚さに限度があるので、埋込層２上のコレク
タ層３を構成するエピタキシャル層厚も制限されて、従
って、ベース領域４″も浅くなり、書込み時に形成され
るアロイスパイスがベース領域４″を突接はベース・コ
レクタ接合に到達してその部分まで破壊する可能性があ
り、情報の書込みが正常に行われないという欠点もある
。
表面からの厚さに限度があるので、埋込層２上のコレク
タ層３を構成するエピタキシャル層厚も制限されて、従
って、ベース領域４″も浅くなり、書込み時に形成され
るアロイスパイスがベース領域４″を突接はベース・コ
レクタ接合に到達してその部分まで破壊する可能性があ
り、情報の書込みが正常に行われないという欠点もある
。
本発明の半導体記憶装置は、−導電型の半導体基板表面
の反対導電型高濃度の埋込層上に設けた反対導電型低濃
度のコレクタ層と、該コレクタ層表面から前記埋込層に
至りかつ側面に絶縁膜を備えた洛に埋込む姿態に設けた
接続用の反対導電型高濃度の不純物領域とを少くとも有
して成る。
の反対導電型高濃度の埋込層上に設けた反対導電型低濃
度のコレクタ層と、該コレクタ層表面から前記埋込層に
至りかつ側面に絶縁膜を備えた洛に埋込む姿態に設けた
接続用の反対導電型高濃度の不純物領域とを少くとも有
して成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例は、Ｐ型の半導体基板１表面のＮ＋型型部濃
度埋込層２上にＮ型低濃度のエピタキシャル層からなる
コレクタ層３を設け、コレクタ層３表面から埋込層２に
至る清を選択的に設け、溝側面に選択的に絶縁分離用の
酸化膜５ａを設け、渦を埋込む姿態にＮ４型高濃度不純
物を含有する多結晶リコン層からなるコレクタ引出し用
の不純物領域５を設け、コレクタ層３表面にＰ型のベー
ス領域４及びＮ＋型のエミッタ領域６を順次設け、コン
タクト用の窓を開孔した酸化膜５ｂを設け、コンタクト
用の窓の上にそれぞれ多結晶シリコン層７を介して人！
からなるディフッ１〜線８及びワード線９を設けている
。
度埋込層２上にＮ型低濃度のエピタキシャル層からなる
コレクタ層３を設け、コレクタ層３表面から埋込層２に
至る清を選択的に設け、溝側面に選択的に絶縁分離用の
酸化膜５ａを設け、渦を埋込む姿態にＮ４型高濃度不純
物を含有する多結晶リコン層からなるコレクタ引出し用
の不純物領域５を設け、コレクタ層３表面にＰ型のベー
ス領域４及びＮ＋型のエミッタ領域６を順次設け、コン
タクト用の窓を開孔した酸化膜５ｂを設け、コンタクト
用の窓の上にそれぞれ多結晶シリコン層７を介して人！
からなるディフッ１〜線８及びワード線９を設けている
。
第２図は本発明の第２の実施例の断面図である。
この実施例は、ヒユーズ型ＦＲＯＭであり、第１の実施
例と同様、側面が酸化膜５ａに覆われた埋込層２に至る
溝を充填するコレクタ引出し用の＝５− 不純物領域５を設けているが、コレクタ層３表面にベー
ス領域４を設けた後、コンタクト用の窓を開孔した酸化
膜５ｂを表面全体に設け、ベース領域４上にはコンタク
ト用の窓を通じて接続した多結晶シリコンあるいはニッ
ケル・クロム等からなるヒユーズ１０を設け、更にＡｅ
からなるディジット線８′及びワード線９′を設けてい
る。
例と同様、側面が酸化膜５ａに覆われた埋込層２に至る
溝を充填するコレクタ引出し用の＝５− 不純物領域５を設けているが、コレクタ層３表面にベー
ス領域４を設けた後、コンタクト用の窓を開孔した酸化
膜５ｂを表面全体に設け、ベース領域４上にはコンタク
ト用の窓を通じて接続した多結晶シリコンあるいはニッ
ケル・クロム等からなるヒユーズ１０を設け、更にＡｅ
からなるディジット線８′及びワード線９′を設けてい
る。
従って、本発明の実施例と従来例とを比較すると、絶縁
分離用の酸化膜を形成する部分は、従来例では表面上の
間隔が６μｍ以上を必要としたが、本発明では溝側面に
酸化膜（窒化膜等の絶縁膜でも良い）を形成する構造な
ので３μｍ以下にすることができる。
分離用の酸化膜を形成する部分は、従来例では表面上の
間隔が６μｍ以上を必要としたが、本発明では溝側面に
酸化膜（窒化膜等の絶縁膜でも良い）を形成する構造な
ので３μｍ以下にすることができる。
又、従来例では、酸化膜の厚さそのものがエピタキシャ
ル層の厚さすなわち埋込層までの深さを決めてしまうの
で、通常の製造方法では、せいぜい１．５μｍ程度が限
度であった。
ル層の厚さすなわち埋込層までの深さを決めてしまうの
で、通常の製造方法では、せいぜい１．５μｍ程度が限
度であった。
以上説明したように本発明は、コレクタ引出し用の不純
物領域を、側面が酸化膜で覆われかつ埋込層に至る溝内
に設けることにより、コレクタ層の厚さに無関係に占有
面積の少ない絶縁分離用の絶縁膜に囲まれたコレクタ引
出し用の不純物領域の形成が可能となり、書込み誤動作
がきわめて少く高信頼度でしかも高密度の半導体記憶装
置が実現出来るという効果がある。
物領域を、側面が酸化膜で覆われかつ埋込層に至る溝内
に設けることにより、コレクタ層の厚さに無関係に占有
面積の少ない絶縁分離用の絶縁膜に囲まれたコレクタ引
出し用の不純物領域の形成が可能となり、書込み誤動作
がきわめて少く高信頼度でしかも高密度の半導体記憶装
置が実現出来るという効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の断面図、第３図は従来の半導体記憶装置の一例の
断面図である。 １・・・半導体基板、２・・・埋込層、３・・・コレク
タ層、４．４″・・・ベース領域、５．５″・・・不純
物領域、５ａ、５ａ″、５ｂ、５ｂ″−酸化膜、６゜６
″・エミッタ領域、７．７令・・・多結晶シリコン層、
８．８”、８″・・・ディジット線、９．９′。 ９″・・・ワード線、１０・・・ヒユーズ。 第１区
施例の断面図、第３図は従来の半導体記憶装置の一例の
断面図である。 １・・・半導体基板、２・・・埋込層、３・・・コレク
タ層、４．４″・・・ベース領域、５．５″・・・不純
物領域、５ａ、５ａ″、５ｂ、５ｂ″−酸化膜、６゜６
″・エミッタ領域、７．７令・・・多結晶シリコン層、
８．８”、８″・・・ディジット線、９．９′。 ９″・・・ワード線、１０・・・ヒユーズ。 第１区
Claims (1)
- 一導電型の半導体基板表面の反対導電型高濃度の埋込
層上に設けた反対導電型低濃度のコレクタ層と、該コレ
クタ層表面から前記埋込層に至りかつ側面に絶縁膜を備
えた溝に埋込む姿態に設けた接続用の反対導電型高濃度
の不純物領域とを少くとも有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006684A JPS63173360A (ja) | 1987-01-13 | 1987-01-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006684A JPS63173360A (ja) | 1987-01-13 | 1987-01-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173360A true JPS63173360A (ja) | 1988-07-16 |
Family
ID=11645185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006684A Pending JPS63173360A (ja) | 1987-01-13 | 1987-01-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173360A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011514675A (ja) * | 2008-02-27 | 2011-05-06 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造 |
| JP2016164989A (ja) * | 2008-02-14 | 2016-09-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 |
| US9905640B2 (en) | 2002-09-29 | 2018-02-27 | Skyworks Solutions (Hong Kong) Limited | Isolation structures for semiconductor devices including trenches containing conductive material |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
| JPS5943566A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体メモリ装置 |
-
1987
- 1987-01-13 JP JP62006684A patent/JPS63173360A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
| JPS5943566A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体メモリ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905640B2 (en) | 2002-09-29 | 2018-02-27 | Skyworks Solutions (Hong Kong) Limited | Isolation structures for semiconductor devices including trenches containing conductive material |
| US10074716B2 (en) | 2002-09-29 | 2018-09-11 | Skyworks Solutions (Hong Kong) Limited | Saucer-shaped isolation structures for semiconductor devices |
| JP2016164989A (ja) * | 2008-02-14 | 2016-09-08 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分離されたｃｍｏｓおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 |
| JP2011514675A (ja) * | 2008-02-27 | 2011-05-06 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 半導体ダイのための分離されたトランジスタおよびダイオードならびに分離および終端構造 |
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