JPS61150369A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

読み出し専用半導体記憶装置およびその製造方法

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JPS61150369A
JPS61150369A JP59278410A JP27841084A JPS61150369A JP S61150369 A JPS61150369 A JP S61150369A JP 59278410 A JP59278410 A JP 59278410A JP 27841084 A JP27841084 A JP 27841084A JP S61150369 A JPS61150369 A JP S61150369A
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wiring layer
contact
substrate
forming
oxidation
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Shoji Ariizumi
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/34—Source electrode or drain electrode programmed

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデータの読み出しを専用に行なう読み出し専
用半導体記憶装置およびその製造方法に関する。
［発明の技術的背景とその問題点コ 一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと
称する）は、ウェハ製造工程の途中でマスクを用いてデ
ータが書き込まれるのでマスクプログラムＲＯＭと呼ば
れる。このＲＯＭでデータの書き込みに広く採用されて
いる方式として、コンタクト方式、トランジスタの有無
によりデータを占き込むいわゆるＳ（ソース）Ｄ（ドレ
インンＧ（ゲート）方式、トランジスタのしきい値電圧
を書き込みデータに応じて異ならせる方式、の三つがあ
る。他方、メモリセルの回路構成に基づくＮＯＲ型ＲＯ
ＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の分は方も有
り、さらにＲＯＭをシステム側からみると、同期型ＲＯ
Ｍと非同期型ＲＯＭというような分は方も有る。そして
高速動作に適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低
速の場合に、はＮ’ＡＮＤ−ＮＯＲ型ＲＯＭがそｔＬぞ
れ使用されることが多い。
上記のような方式によるＲＯＭの分は方のうち、高速動
作に適したＮＯＲ型ＲＯＭには、その回路設計の容易さ
、データ書き込みの容易さおよび確実さに加えて、デー
タの害き込み工程が全工程の後半にあることから生産対
応上の効果があるコンタクト方式を採用することが多い
。
第８図はこのコンタクト方式を採用した従来のＲＯＭの
メモリセル部分の構成を示すパターン平面図である。図
において、破線で囲んだ領域が＝゛つのメモリセル１で
あり、複数のメモリセルが横方向および縦方向に配列さ
れている。一つのメモリセル１は一つのＭＯＳトランジ
スタで構成され、さらにメモリセル１はドレインとなる
拡散領１ｉ！２、図中横方向に配列された複数のＭＯＳ
トランジスタの共通ソースとなる拡散領域３、横方向に
配列された複数のＭＯＳ　トランジスタの共通ゲート電
極となる多結晶シリコン層からなるワード線４および図
中縦方向に配列された複数のＭＯＳトランジスタのドレ
イン（拡散領域２）が書き込みデータに応じてコンタク
トホール５を介して選択的に接続されるアルミニューム
等により構成されたデータ線６からなっている。
第９図はこのようなパターンを有するＲＯＭの等価回路
図である。コンタクト方式のＲＯＭはその名の通りウェ
ハプロセスのコンタクト形成時にデータを書き込むため
、コンタクトホール５によるコンタクトの有無がデータ
の゛１″レベル、“０”レベルに対応している。
ところで、第８図のようなパターンを有する従来のＲＯ
Ｍでは、メモリセル用ＭＯＳトランジスタのドレインと
なる拡散領域２はコンタクトホール５を介してデータ線
６に接続される。ここで拡散領域２はシリコンによって
構成され、他方、データ線６はアルミニューム等の金属
で構成されており、両者の仕事関数が異なっている。仕
事関数が異なる材料どうしの接触抵抗を十分に小さくす
るためにはコンタクトホール５の面積を大きくとる必要
がある。しかも基板との短絡を防止するためにコンタク
トホール５の周囲と拡散領域２の周囲との間の距離も十
分に取る必要がある。このために、各ドレイン１の占有
面積が広くなって一つのメモリセル１の面積が広くなり
、大きな記憶容量のＲＯＭの場合にはチップ面積が大き
くなって価格の上昇をもたらす。
そこで本発明者は上記従来のＲＯＭが持つ欠点を除去す
る目的で、第１０図のパターン平面図および第１１図の
断面図のようなＲＯＭを発明した。このＲＯＭは特願昭
５８−７５０２６号の願書に添付された明＠喜に記載さ
れているものであり、以下、これについて説明する。こ
のＲＯＭはＮチャネルのＭｏＳトランジスタをメモリセ
ルとして用いたものであり、第１０図中、破線で囲んだ
領域が一つのメモリセル１０である。そして複数のメモ
リセルが横方向および縦方向にマトリクス状に配列され
ている。前記第８図と同様に一つのメモリセルは一つの
ＭＯＳトランジスタで構成されている。Ｐ型のシリコン
半導体基板１１内には各メモリセル１０のドレインとな
るＮ＋型領領域１２設けられる。さらに上記基板１１内
には、図中、横方向に配列された複数のメモリセルの共
通ソース領域となるＮ＋型領領域１３横方向に延長して
設けられる。また、横方向に配列された複数のメモリセ
ルにおいて、各Ｎ＋型領領域２．１３間をまたぐように
、横方向に配列された複数のメモリセルの共通ゲート電
極となる第１層目の多結晶シリコンで構成されたワード
１１１４が延長して設けられている。さらに各メモリセ
ル毎ドレインとなるＮ＋型領領域１２表面は、横方向に
配列された２列分のメモリセル毎に開孔されたコンタク
トホール１５を介して第２層目の多結晶シリコンで構成
された配線層１６と接続されており、この配線層１６の
端部は前記共通ゲートＮ極であるワード線１４上まで延
在するように設けられている。横方向に配列された複数
のメモリセルには、ドレインであるＮ＋型領領域１２書
き込みデータに応じて設けられるコンタクトホール１７
を介して選択的に接続されたアルミニュームからなるデ
ータ９１８が共通に設けられる。
第１１図は上記第１０図のＡ−Ａ’線に沿った一つのメ
モリセルの断面構造を示す。２０は素子分離用のフィー
ルド酸化膜、２１はワード線１４の下部に設けられてい
るゲート酸化膜、２２ないし２４はそれぞれ酸化膜であ
る。なお、上記フィールド酸化膜２０下部の基板１１の
表面に反転防止層２５が設けられてい・る。
このような構成のＲＯＭは、メモリセル用トランジスタ
のドレインであるＮ＋型領領域１２、アルミニュームに
より構成されたデータ線１８を直接に接続するのではな
く、まず、Ｎ＋型領領域１２表面の一部にコンタクトホ
ール１５を介して、多結晶シリコンにより構成された配
線層１６を接続する。なお、この配線層１６はワード線
１４上まで延長されている。そしてさらに、上記配線層
１６を、書き込みデータに応じて選択的に設けられたコ
ンタクトホール１７を介して、アルミニュームにより構
成されたデータ線１８と接続するようにしたものである
。
Ｎ“型領域１２と配線層１６とは共にシリコンを構成材
料としているので仕事関数は等価である。このため、両
者間の接触抵抗は接触している面積がせまくても十分小
さくでき、コンタクトホール１５のＮ＋型領領域１２上
面積をせまくできる。さらにこのコンタクトホール１５
を介してＮ＋型領領域１２配＄１１１６とを接続する際
に、フィールド酸化膜２０側はセルファライン構造にで
き、コンタクトホール１５はワード線１４側にのみ適度
な距離を保てばよい。
従って、Ｎ＋梨型領域２自体の面積を十分せまくでき、
メモリセルで換算して前記第８図のものよらも２０〜５
０％程度縮小される。
他方、互いに仕事関数が異なるアルミニュームにより構
成されたデータ線１８と多結晶シリコンにより構成され
た配線層１６との接続を行なう場合に、配線層１６はワ
ード＄９１４の上方まで延長されており、その平面距離
はＮ＋型領領域１２りも十分に長くされている。従って
、データ線１８と配線層１６との接続部分であるコンタ
クトホール１７の面積はＮ＋型領領域１２面積の大きさ
にかかわらず十分広くとることができる。これにより、
コンタクトホールの面積で決定される接触抵抗の大きさ
によるトランジスタの電圧、電流特性の劣化もなく、高
密度化が可能にされている。
このように第１０図のＲＯＭでは前記第８図のものに比
較して大幅なセルサイズの縮小が可能である。ところが
、これはデータ線方向での縮小が主であり、ワード線方
向はほとんど寄与していない。
このため、さらに＾集積化が進む中においてざらに高密
度化する割合が低下してしまう。また、高集積化に伴い
、さらに高密度化するため、コンタクトサイズを小さく
すると、アルミニュームのグレインサイズの関係等から
コンタク、ト抵抗が大きくなってしまう。これを防止す
るためグレインサイズの小さなバリア金属等を使用する
方式もあるが、プロセスを大幅に変更する必要があり、
製造工程も？！雑になってしまう。
［発明の目的コ この発明は上記のような事情を考慮してなされたもので
ありその目的は、製造プロセスを大幅に変更することな
しにワード線方向でのセルサイズを大幅に縮小化でき、
もって高集積化が可能な読み出し専用半導体記憶装置お
よびその製造方法を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明にあっては、メモリセ
ルを構成するＭＯＳ　トランジスタのトレーイン拡散層
と直接に接触する多結晶シリコンからなる第１の配線層
を選択酸化技術によりこの第１の配線層を分離する絶ト
膜とともに形成し、上記選択酸化の際にマスクして用い
た耐酸化性膜を書き込みデータに応じて選択的に除去し
、この後、上記第１の配線層の表面上に上記耐酸化性の
マスクの有無に応じて上記第１の配線層の表面と選択的
に接触する第２の配線層を形成するようにしている。こ
のようにすれば、コンタクトホール方式の特徴を生かし
たままで準セルファラインコンタクト構造となり、ゆる
やかな段差を有する信頼性の高い＾密度化装置が実現さ
れる。
〔発明の実施例］ 以下、図面参照してこの発明の一実施例を説明する。
第１図（ａ）ないしくｅ）は、この発明に係る読み出し
専用半導体記憶装置をＮチャネルＭＯＳトランジスタを
メモリセルとして使用するＲＯＭに実施した場合の各製
造工程を示す断面図であり、この装置は次のようにして
順次製造される。
先ず、第１図（ａ）に示すように、例えばＰ型のシリコ
ン半導体基板３１に選択酸化を施し、フィールド酸化膜
３２を形成する。その後、熱酸化によりゲート酸化膜３
３を形成する。そして次に、このゲート酸化１Ｉ３３上
に、例えばＣＶＤ　（化学的気相成長）法により、リン
を含有した多結晶シリコン層を形成し、引続きＰＥＰ（
写真蝕刻技術）によりパターニングを行なうことにより
、上記多結晶シリコン層からなる多結晶シリコンゲート
電極３４を形成する。なお、上記多結晶シリコン層は、
最初にリンをドープしていないものを形成し、その後、
リンをドープするようにしてもよい。この後、上記多結
晶シリコンゲート電極３４をマスクにしてＮ型不純物、
例えばヒ素のイオン注入を行ない、Ｎ型のドレイン領域
３５およびソース領域３６を形成する。
次に第１図（ｂ）に示すように、ＣＶＤ法により基板３
１の全面に低温酸化もしくは高温の酸化性雰囲気中での
酸化により３０００人程度０厚みの絶縁膜３１を形成す
る。この後、ＰＥＰ技術により上記絶縁膜３７に、後工
程で形成する配線層とドレイン領域３５を接続するため
のコンタクトホール３８を形成する。
しかる後、第１図（Ｃ）に示すように、基板全面に導電
体層３９を堆積形成し、さらにその上に例えばＣＶＤ法
によりシリコン窒化膜４０を１０００人程度堆積形成し
、このシリコン窒化膜４０をパターニングする。ここで
、上記導電体層３９が例えば多結晶シリコン層の場合に
は、上記シリコン窒化膜４０を形成する前にイオン注入
もしくは不純物の拡散等の方法により低抵抗化しておく
とともに、ドレイン領域３５との接触部分も低抵抗化し
ておく。
この後、第１図（ｄ）に示すように、パターニングされ
た上記シリコン窒化膜４０をマスクとして用いて、例え
ば９００〜１０００℃で熱酸化を行ない、このシリコン
窒化膜４０の下部に位置している導電体１１３９を残し
て導電体層３９を酸化し、絶縁膜４１を形成する。そし
てこの工程で残された上記導電体層３９の一部が前記ド
レイン流域３５に接続された配線層４２にされる。図示
するように、この配線層４２の一部は前記コンタクトホ
ール３８を介して前記ドレイン領域３５の表面と接触し
ており、かつ、前記多結晶シリコンゲート電極３４の上
方まで延長するように形成されている。
次に、第１図（ｅ）に示すように、前記第９図中のメモ
リセル用ＭＯＳトランジスタのように、ドレインがデー
タ線６に接続されるものについては上記シリコン窒化１
１９４０を選択的に除去し、ドレインがデータ線６に接
続されないものについては上記シリコン窒化ｇｉ４０を
そのまま残した状態で全面にアルミニューム層４３を堆
積形成し、これをパターニングする。
このようにして製造されたＲＯＭの４ビツトのメモリセ
ルのパターン平面図を第２図に、そのＢ−Ｂ’線に沿っ
た断面図を第３図に示す。第２図および第３図において
４４は前記多結晶シリコンゲート電極３４からなるワー
ド線であり、４５は上記アルミニューム層４３をパター
ニングして形成されたデータ線である。そして破線で囲
んだ領域が一つのメモリセルであり、第３図において左
側のメモリセルはドレイン領域３５が配＠層４２を介し
てデータ線４５に接続されており、右側のメモリセルは
配線Ｉ！４２とデータＩ４５との間にシリコン窒化膜４
０が残されておりドレイン領域３５がデータ線４５に接
続されていない場合を示している。
ここで第２図および第３図のものは、前記第１０図の場
合のように、前記配線層４２とデータ線４５とを接続す
る際に必要なコンタクトホールが不要となるので、この
コンタクトホール形成のための寸法余裕を取る必要がな
い。従って、その分だけメモリセルのワード線方向のセ
ルサイズを縮小化することができ、従来と同−設計基準
でかなり大幅な高密度化が実現される。しかもこれを実
現するプロセスは従来技術の延長でよく、装置の信頼性
も高くできる。
また、アルミニュームからなる金属の配線層４３と多結
晶シリコン層からなる配線層４２との接触がコンタクト
ホールを介したものではなく、シリコン窒化膜４０の有
無による平面的な接触であるために、配線層４３を微細
化してもアルミニュームのグレインサイズが原因のコン
タクト抵抗の増大という＠題も生じなくなり、かつ、選
択酸化により形成される絶縁膜４１のなだらかな段差も
使用できるので、配線層４３（データ１ｉ４５）の段切
れに対しても対策できる。また、絶縁膜４１の形成は段
差部でのアルミニューム厚の減少問題の対策ともなり、
アルミニュームのエレクトロマイグレーションの問題も
発生しにくくなる。
さらに、データのプログラムがコンタクトホールという
有利な特徴を保ったままで、しかもＰＥＰ的に楽なシリ
コン窒化膜の剥離（選択除去）によりセルファライン的
にコンタクト部が形成されるので、ブＯセス的なマージ
ンも高くなっている。
第４図はこの発明の他の実施例による断面図を示す。上
記第３図のものではドレイン領域３５の底部が平坦にさ
れているが、この実施例のものではドレイン領域３５の
底部に図示のような段差を付けている。このようにドレ
イン領域３５の形状が異なっているのは、第３図のもの
が配線層４２にドレイン領域３５に導入した不純物と同
じヒ素をドープした場合であるのに対し、第４図のもの
では配線層４２に不純物としてドレイン領域３５に導入
した不純物とは異なるリンをドープするようにしたもの
である。すなわち、配線層４２にリンをドープした後、
熱酸化等の工程の熱履歴によりこの配線層４２に含まれ
ているリンが再拡散され、これ、により図示の形状のト
レイン領域３５が得られる。
第５図はこの発明のさらに他の実施例によるＲＯＭのパ
ターン平面図であり、第６図はそのＣ−Ｃ′線に沿った
断面図である。この実施例によるＲＯＭが上記各実施例
のものと異なっているところは、上記第１図（ａ）の工
程の後に全面を熱酸化して多結晶シリコンゲート電極３
４の周囲を絶縁１１４６で覆い、その後、前記コンタク
トホール３８を形成することなしに前記多結晶シリコン
からなる導電体層３９を堆積形成し、以下は同様の工程
を用いて製造するようにしたものである。
このようなＲＯＭでは、上記実施例と同様にワード線方
向でのセルサイズを縮小化できるのみではなく、データ
線方向での縮小化も達成され、さらに大幅な高密度化が
実現できる。
第７図はこの発明の別な他の実施例によるＲＯＭの断面
図である。上記各実施例では酸化後に分離形成される配
線層４２が多結晶シリコンゲート電極３４の上方まで延
長されているが、これはこの実施例に示すように電極３
４の上方まで延長せずとも、データ線４５との接触面積
を十分に取ることができる。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能である。例えば上記実施例ではメモ
リセル用ＭＯＳトランジスタの共通ゲート電極であるワ
ード線が多結晶シリコンによって構成される場合につい
て説明したが、これはその他に例えばモリブデンシリサ
イドのような高融点金属のシリサイドもしくは高融点金
属あるいは高融点金属と多結晶シリコンとの二層膜等を
用いてもよく、要するにこの層は不純物を含有する能力
を有する導電性材料で構成すればよい。
さらに上記各実施例ではこの発明をＰ型半導体基板を用
いたＮチャネルのＲＯＭに実施した場合について説明し
たが、これはＰ型半導体基板を用いたＮウェル０ＭＯ３
構造のＲＯＭあるいはＮ型半導体基板にＰウェル領域を
形成した０ＭＯ８構造のＲＯＭ等に実施が可能であるこ
とはいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、製造プロセスを
大幅に変更することなしにワード線方向でのセルサイズ
を大幅に縮小化でき、もって高集積化が可能な読み出し
専用半導体記憶装置およびその製造方法を提供すること
ができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る読み出し専用半導体
記憶装置の各製造工程を示す断面図、第２図はそのパタ
ーン平面図、第３図は第２図の一部を断面した断面図、
第４図はどの発明の他の実施例による断面図、第５図は
この発明のざらに他の実施例によるパターン平面図、第
６図はその断面図、第７図はこの発明の別の実施例の断
面図、第８図は従来のＲＯＭのメモリセル部分のパター
ン平面図、第９図は第８図のようなパターンを有するＲ
ＯＭの等価回路図、第１０図はこの発明の途中の過程で
発明されたＲＯＭのパターン平面図、第１１図はその断
面図である。 ３１・・・Ｐ型のシリコン半導体基板、３２・・・フィ
ールド酸化膜、３３・・・ゲート酸化膜、３４・・・多
結晶シリコンゲート電極、３５・・・ドレイン領域、３
６・・・ソース領域、３７・・・絶縁膜、３８・・・コ
ンタクトホール、３９・・・導電体層、４０・・・シリ
コン窒化膜、４１・・・絶縁膜、４２・・・配線層、４
３・・・配線層、４４・・・ワード線、４５・・・デ〜
り線。

Claims (4)

    【特許請求の範囲】
  1. （１）一導電型半導体基板内に互いに離間して形成され
    る逆導電型の一対の半導体領域と、上記一対の半導体領
    域間をまたぐように上記基板上に形成される絶縁ゲート
    電極と、上記一対の半導体領域の一方の表面と接触する
    ように形成された逆導電型の不純物を含有する第１の配
    線層と、書込み情報に応じて上記第１の配線層の表面上
    に選択的に形成される電気的な絶縁性を有する耐酸化性
    のマスク部材と、上記第１の配線層の表面上に形成され
    上記耐酸化性のマスク部材の有無に応じて上記第１の配
    線層の表面と選択的に接触する第２の配線層とを具備し
    たことを特徴とする読み出し専用半導体記憶装置。
  2. （２）前記第１の配線層が多結晶シリコンにより構成さ
    れている特許請求の範囲第１項に記載の読み出し専用半
    導体記憶装置。
  3. （３）前記耐酸化性のマスク部材が窒化シリコンにより
    構成されている特許請求の範囲第１項に記載の読み出し
    専用半導体記憶装置。
  4. （４）一導電型の半導体基板上に選択的にフィールド酸
    化膜を形成して素子分離を行なう工程と、素子分離され
    た素子領域の上記基板上に絶縁ゲート電極を形成する工
    程と、上記フィールド酸化膜および上記絶縁ゲート電極
    をマスクとして用いて逆導電型の不純物を上記基板内に
    導入することにより逆導電型の一対の半導体領域を互い
    に離間して形成する工程と、上記工程の後に全面に形成
    される酸化膜に対して上記一対の半導体領域の一方の表
    面に通じるコンタクト孔を開孔する工程と、全面に逆導
    電型の不純物を含有する第１の導電層を堆積形成する工
    程と、全面に耐酸化性のマスク部材を堆積しこれをパタ
    ーニングする工程と、上記マスク部材を酸化用のマスク
    として用いて上記第１の配線層の選択酸化を行なつて一
    部が上記コンタクト孔を通じて上記一対の半導体領域の
    一方の表面に接触する第１の配線層を形成するとともに
    この第１の配線層を分離する絶縁膜を形成する工程と、
    上記マスク部材を選択的に除去する工程と、全面に第２
    の導電層を堆積形成しこれをパターニングして上記第１
    の配線層の表面と直接に接触および上記マスク部材を介
    して接触する第２の配線層を形成する工程とを具備した
    ことを特徴とする読み出し専用半導体記憶装置の製造方
    法。
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